JP4779702B2 - 固体撮像素子 - Google Patents
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Description
図1(A)は本発明になる固体撮像素子の第1の実施の形態の1画素分の平面図、同図(B)は同図(A)のX−X’線に沿う縦断面図を示す。本実施の形態で使用する基板は、図1(B)に示すように、p+基板上41にp-型エピタキシャル層42を成長させてある。p-型エピタキシャル層42内にnウェル43があり、nウェル43上にはゲート酸化膜44を挟んで第1のゲート電極として、平面形状がリング状のゲート電極45が形成されている。
次に、図1及び図2と共に説明した本発明の固体撮像素子を製造する第1の実施の形態の製造方法について、図3〜図7の構造断面図と共に説明する。図3〜図7中、図1及び図2と同一構成部分には同一符号を付してある。図3(A)は配線工程に入る前の本発明の固体撮像素子の第1の実施の形態の1画素分の断面図を示す。フォトダイオード上の酸化膜はゲート酸化膜44そのものでもよいし、酸化、CVD(Chemical Vapour Deposition:化学気相成長)等で厚くなっていても構わない。SiN膜と合わせて反射防止膜として機能すれば問題ない。
最初に行うのは全画素一斉にフォトダイオード(図1(A)の50、図8の74等)からリング状ゲート電極(図1の45)のソース近傍p型領域(図1の47)にホールを転送することである。そのため、図9(B)に示すように転送ゲート電位制御回路82から出力される転送ゲート制御信号がVddからLow2に下がり、転送ゲート電極(図1の51)の電位がLow2となり、転送ゲートMOSFET75がオン状態になる。
Low≦Low1≦Vg1≦Vdd (ただし、Low<Vdd)
なる不等式が成立する電位である。また、上記の期間(4)ではスイッチSW1が図9(I)に示すようにオフ、スイッチSW2が同図(J)に示すようにオン、スイッチsc1が同図(M)に示すようにオン、スイッチsc2が同図(N)に示すようにオフとされる。この結果、リング状ゲートMOSFET73のソースに接続されたソースフォロア回路が働き、リング状ゲートMOSFET73のソース電位は、図9(L)に示すように期間(4)ではS2(=Vg1−Vth1)となる。ここで、Vth1とはバックゲート(ソース近傍p型領域47)にホールがある状態での、リング状ゲートMOSFET73のしきい値電圧である。このソース電位S2がオンとされているスイッチsc1を通してキャパシタC1に記憶される。
ただし、期間(4)とは異なり、図9(M)、(N)に示すように、スイッチsc1はオフ、スイッチsc2はオンとする。リング状ゲート電極は図9(K)に示すように期間(4)と同じVg1とする。しかし、この期間(6)では直前の期間(5)でホールが基板に排出されていて、ソース近傍p型領域47にはホールが存在しないので、リング状ゲートMOSFET73のソース電位は、図9(L)に示すように期間(6)ではS0(=Vg1−Vth0)となる。ここでVth0は、バックゲート(ソース近傍p型領域47)にホールがない状態でのリング状ゲートMOSFET73のしきい値電圧である。
ホールが完全に排出されたときのソース電極電位は、High1−Vth0になる。この方法では、ソース電位制御回路85のうち、Highsを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
次に、本発明になる固体撮像素子の第2の実施の形態について説明する。第1の実施の形態では、固体撮像素子の製造において、露光、エッチバックという工程が必要になる。反射防止膜だけが必要で、セルフ・アライン・コンタクトが不要な場合には、第1の実施の形態は工程が過剰である。そこで、この第2の実施の形態の固体撮像素子は、より簡単な工程で反射防止膜を得る構造を有するようにしたものである。
次に、図10と共に説明した本発明の固体撮像素子を製造する第2の実施の形態の製造方法について、図11〜図14の構造断面図と共に説明する。図11〜図14中、図10と同一構成部分には同一符号を付してある。図11(A)は配線工程に入る前の本発明の固体撮像素子の第2の実施の形態の1画素分の断面図を示す。フォトダイオード上の酸化膜はゲート酸化膜44そのものでもよいし、酸化、CVD(Chemical Vapour Deposition:化学気相成長)等で厚くなっていても構わない。SiN膜と合わせて反射防止膜として機能すれば問題ない。
45 リング状ゲート電極
46 n+型ソース領域
47 ソース近傍p型領域
48 n+型ドレイン領域
49 埋め込みp-型領域
50、74 フォトダイオード
51 転送ゲート電極
52、76 ドレイン電極配線
53、79 リング状ゲート電極配線
54、84 ソース電極配線(出力線)
55、81 転送ゲート電極配線
56 遮光膜
58、91 SiN膜
59 絶縁膜
60 サイドスペーサ
66〜68 コンタクト
71 画素敷き詰め領域
72 画素
73 リング状ゲートMOSFET
75 転送ゲートMOSFET
92 ドレイン・コンタクト
93 リング状ゲート電極・コンタクト
94 ソース電極コンタクト
95 転送ゲート電極コンタクト
Claims (3)
- 被写体の光学像を複数の全画素の光電変換領域に露光の開始と終了のタイミングが全画素同時となるように露光して光電変換して得たホール電荷を全画素に蓄積した後、前記露光の期間に蓄積した前記ホール電荷を各画素から撮像信号として順次出力するグローバルシャッタ型のCMOSエリアセンサの構造を備えた固体撮像素子であって、
半導体基板上に形成された第1導電型のウェル、及び前記ウェルにおける所定の第1の領域とは異なる第2の領域に形成されて前記ウェルに接続する第2導電型の埋め込み部を有し、前記光学像を光電変換して得たホール電荷を蓄積するフォトダイオードと、
前記埋め込み部上に形成された反射防止膜と、
前記第1の領域上にゲート酸化膜を介して形成されたリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記ウェル内の領域に形成された第1導電型の第1ソース部と、前記第1ソース部の周囲に前記リング状ゲート電極の外周に達しないように、かつ、前記ゲート酸化膜に接しないように前記ウェル内に埋め込まれて形成されて前記第1ソース部に接続し前記フォトダイオードから転送された前記ホール電荷を蓄積する第2導電型のソース近傍領域部と、前記ウェルにおける前記第1の領域とは異なる第3の領域に前記第1ソース部及び前記ソース近傍領域部に離間して形成された第1導電型の第1ドレイン部とを有し、前記ソース近傍領域部に蓄積されたホール電荷を前記撮像信号として出力するリング状ゲートトランジスタと、
前記第1の領域上に、前記リング状ゲート電極の一部を覆うように形成された転送ゲート電極を有し、前記転送ゲート電極と前記リング状ゲート電極との電位差を制御して前記フォトダイオードに蓄積された前記ホール電荷を前記リング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、
を画素毎に有し、
前記転送ゲート電極から前記リング状ゲート電極までの前記ゲート酸化膜の直下の領域であって、かつ、前記フォトダイオードから前記ソース近傍領域部に至るまでの領域には前記ウェルが連続して存在しており、
前記埋め込み部に蓄積されたホール電荷は、前記リング状ゲート電極下と前記転送ゲート電極下とで前記ウェルにバリアとなる電位差が生じないように前記リング状ゲート電極の電位及び前記転送ゲート電極の電位がそれぞれ制御されることにより、前記ウェルのみを介して前記ソース近傍領域部に全画素一斉に転送され、
前記ホール電荷が前記撮像信号として出力された後の前記ソース近傍領域部は、前記リング状ゲート電極の電位及び前記転送ゲート電極の電位が前記第1ドレイン部の電位以下の電位で、リセットされ、
前記フォトダイオードにおけるホール電荷の蓄積は次のホール電荷の転送が開始されるまで前記撮像信号の出力期間中も継続して行われ、前記撮像信号はフレーム毎に連続して出力されることを特徴とする固体撮像素子。 - 前記反射防止膜は、前記埋め込み部上に形成された前記ゲート酸化膜と、前記ゲート酸化膜上に形成された窒化シリコン膜との積層膜からなることを特徴とする請求項1記載の固体撮像素子。
- 前記リング状ゲート電極の内周面に形成されたサイドスペーサと、
前記リング状ゲート電極の中央開口部を通ると共に前記サイドスペーサによってセルフアライン形成されて前記第1ソース部に接続するコンタクト部と、
をさらに備えていることを特徴とする請求項1又は2記載の固体撮像素子。
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