JP4636265B2

JP4636265B2 - 半導体装置およびその製造方法

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Publication number: JP4636265B2
Application number: JP2005335820A
Authority: JP
Inventors: 晋一深田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-11-21
Filing date: 2005-11-21
Publication date: 2011-02-23
Anticipated expiration: 2025-11-21
Also published as: JP2007142260A

Description

本発明は、強誘電体キャパシタを含む半導体装置に関する。

強誘電体メモリとして、強誘電体キャパシタを選択用トランジスタにスタックする構造が知られている。強誘電体キャパシタと選択用トランジスタの間には、絶縁層が介在し、絶縁層のコンタクトホールに埋め込まれたプラグによって両者の電気的接続が図られている。プラグの形成は、コンタクトホールの内部および周囲の絶縁層上にプラグ材料である導電層を成膜し、全体を化学的機械的研磨（ＣＭＰ）法などを適用して研磨することによって行われる。しかしながら、この場合、導電層とその周囲の絶縁層との研磨速度が異なることに起因して、コンタクトホールに導電層のリセス（凹部）が発生する。リセスを残したままにしておくと、強誘電体キャパシタを平坦な面上に形成できず、製造プロセスの安定化が損なわれ、信頼性の低下を招くおそれがある。また、研磨後のプラグ表面は平坦性に乏しく、この点でも信頼性の低下を招くおそれがある。
特開平１１−７４４８８号公報

本発明の目的は、リセスの発生が抑制され、信頼性の向上が図られたスタック構造の強誘電体メモリを含む半導体装置を提供することにある。

（１）本発明にかかる半導体装置は、
基体と、
前記基体の上方に設けられた絶縁層と、
前記絶縁層に設けられたコンタクトホールと、
前記コンタクトホールの内部に設けられ、前記絶縁層の上面よりも低い上面を有する第１プラグと、
前記コンタクトホールの内部であって、前記第１プラグの上方に設けられた第２プラグと、
少なくとも前記第２プラグの上方に設けられた第１電極と、
前記第１電極の上方に設けられた強誘電体層と、
前記強誘電体層の上方に設けられた第２電極と、を含み、
前記第２プラグは、タングステン層を含む。

本発明にかかる半導体装置によれば、コンタクトホール内に第１プラグと第２プラグとが設けられ、第２プラグはタングステン層を含む。通常、形成されるタングステン膜は膜の成長方向に伸びる太さ数nm〜数十nm程度の細かな柱状組織より成る。この膜をCMP法で研磨平坦化する場合、膜の成長方向に平行（すなわち、柱状組織に平行）に研磨すると、柱状の結晶粒界が露出してしまい平滑な表面を得ることができない。深いコンタクトホール内にタングステン成膜する場合には、ホール側壁から膜成長して来るので、その後のW-CMP工程ではまさに上記状況が発生し、プラグ表面を平滑に仕上げることができないのである。また、プラグ中央にはタングステン膜の成長方向に起因するシームと呼ばれる孔が残り、コンタクトホールを完全に埋め込むことができず平坦化の障害となる。一方、膜の成長方向に垂直（すなわち、柱状組織に垂直）に研磨した場合には、柱状組織の結晶粒界を切断することになるので、粒界表面が露出することはなく研磨表面を平滑に仕上げることが可能である。また、シームも発生しない。

本発明においては一つのコンタクトホールを２回に分けて埋め込んでおり、第２プラグが埋める孔を浅くしている。これにより、コンタクトホール底面から成長してくるタングステン膜の比率を増加させ、シームの発生を抑制する。また、W-CMP時に底面から成長してくるタングステン膜が研磨されるようにすることで、研磨表面を平坦化するものである。また、一般的にプラグが浅い方が、埋め込むタングステン膜を薄くできるので、CMP研磨量も少なくできる。すなわち研磨残りの発生防止を目的とする過剰研磨量も減らすことができ、リセスの発生量自体を減らす効果もある。

以上の効果により、本発明によれば、表面モフォロジーが改善されたプラグを形成することができる。そのため、本発明にかかる半導体装置によれば、第１電極、強誘電体層および第２電極を平坦な面に形成することができる。これにより、平坦性および結晶配向性が向上した第１電極を形成でき、ひいては強誘電体層および第２電極についても、所望の配向の膜を形成できる。その結果、特性の良い強誘電体キャパシタを含む半導体装置を提供することができる。

なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。

本発明にかかる半導体装置は、さらに、下記の態様をとることができる。

（２）本発明にかかる半導体装置において、
前記第２プラグは、（２００）配向（（１００）面に配向）していることができる。

（３）本発明にかかる半導体装置において、
前記第１プラグと前記第２プラグとの間には、バリア層が設けられていることができる。

（４）本発明にかかる半導体装置において、
前記第１プラグの上面と、コンタクトホールの側面とからなる凹部の深さ方向の長さと、幅方向の長さとの比は、１未満であることができる。

（５）本発明にかかる半導体装置において、
前記タングステン層は、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で形成されていることができる。

（６）本発明にかかる半導体装置において、
前記第１プラグは、タングステン層を含むことができる。

以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。

１．半導体装置
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。図１に示すように、本実施の形態に係る半導体装置は、基体１０と、絶縁層１２と、コンタクトホール２０と、コンタクト部３０と、強誘電体キャパシタ４０と、を含む。

基体１０は、半導体基板（たとえばシリコン基板）である。基体１０には、複数のトランジスタ（図示しない）が形成されている。トランジスタは、ソース領域又はドレイン領域となる不純物領域と、ゲート絶縁層と、ゲート電極と、を含む。各トランジスタの間には素子分離領域（図示しない）が形成され、トランジスタ間の電気的絶縁が図られている。本実施の形態に係る半導体装置は、たとえば１Ｔ１Ｃ型のスタック構造を有する。

絶縁層１２は、基体１０上に形成されている。絶縁層１２は、たとえば酸化シリコン層（ＳｉＯ_２層）、窒化シリコン層（ＳｉＮ層）、窒化酸化シリコン層（ＳｉＯＮ層）および酸化アルミニウム層（Ａｌ_２Ｏ_３層）の少なくともいずれか１層から形成され、単一層であってもよいし、複数層であってもよい。

コンタクトホール２０は、絶縁層１２を貫通している。コンタクトホール２０の内部には、電気的導電性を有するコンタクト部３０が形成されている。

コンタクト部３０は、基体１０の面に垂直方向に延出して形成され、絶縁層１２を貫通している。コンタクト部３０の一方の端部には、基体１０のトランジスタ（ソース領域およびドレイン領域のいずれか一方）が電気的に接続され、他方の端部には強誘電体キャパシタ４０が電気的に接続されている。すなわち、コンタクト部３０は、トランジスタおよび強誘電体キャパシタ４０を電気的に接続する。

コンタクト部３０は、第１プラグ３４と、第１プラグ３４の上方に設けられた第２プラグ３８とを含む。第１プラグ３４は、その上面が絶縁層１２の上面と比して低い位置に設けられている。第２プラグ３８は、その上面が絶縁層１２の上面とほぼ同一の高さに設けられている。第１プラグ３４の上面と、コンタクトホール２０の側面とにより、凹部２６が構成されている。この凹部２６内に、第２プラグ３８が設けられている。凹部２６は、深さ方向の長さＸと、幅方向の長さＹとの比（ＸをＹで除して得られた値）が１未満であることが好ましい。この態様によれば、第２プラグ３８の上面にタングステン結晶粒界を露出させずに研磨出来るので、平坦性を向上させることができる。第１プラグ３４および第２プラグ３８は、タングステン層であることができる。

さらに、図１に示す半導体装置においては、コンタクト部３０は、コンタクトホール２０の内面（底面および側面）と第１プラグ３４との間に形成されたバリア層３２と、凹部２６の内面（第１プラグ３４の上面とコンタクトホール２０に側面）に沿って形成されたバリア層３６とを含む。バリア層３２、３６は、たとえば、窒化チタンアルミニウム層（ＴｉＡｌＮ層）および窒化チタン層（ＴｉＮ層）のいずれか少なくとも１層から構成されていることができる。バリア層３２、３６が設けられていることにより、第１プラグ３４および第２プラグ３８に対する拡散防止および酸化防止が可能になり、コンタクト部３０の低抵抗化を図ることができる。

強誘電体キャパシタ４０は、少なくともコンタクト部３０の上であって、コンタクト部３０を含む領域に形成されている。すなわち、基体１０の面から垂直方向の平面視において、強誘電体キャパシタ４０の平面領域は、プラグ３４およびその周辺領域（絶縁層１２）を含む。

強誘電体キャパシタ４０は、下部電極４２、強誘電体層４４、上部電極４６が順に積層して形成されている。下部電極４２は、プラグ３４に電気的に接続されている。詳しくは、強誘電体キャパシタ４０の下部電極４２は、トランジスタのソース領域又はドレイン領域のいずれかに電気的に接続されている。本実施の形態に係る半導体装置が有する強誘電体メモリでは、強誘電体キャパシタ４０の下部電極４２がトランジスタを介してビット線に電気的に接続され、強誘電体キャパシタ４０の上部電極４６がプレート線に電気的に接続され、トランジスタのゲート電極がワード線に電気的に接続されている。

下部電極４２および上部電極４６は、たとえばＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯ_ｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯ_ｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯ_ｘ）などから形成される。下部電極４２および上部電極４６のそれぞれは、単一層から形成されていてもよいし、複数層から形成されていてもよい。

強誘電体層４４は、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を用いて形成されていてもよい。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ_３（ＰＺＴＮ系）を適用してもよい。あるいは、強誘電体層４４はこれらの材料に限定されるものではなく、たとえばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。

２．半導体装置の製造方法
次に、本実施の形態に係る半導体装置の製造方法について図２〜図１０を参照しつつ説明する。図２〜図１０は、本実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。

（１）まず、図２に示すように、基体１０上に絶縁層１２を形成する。絶縁層１２は、基体１０における複数のトランジスタが形成された面上に形成する。絶縁層１２は、ＣＶＤ法などの公知技術を適用して形成することができる。

（２）次に、図３に示すように、絶縁層１２を貫通するコンタクトホール２０を形成する。その場合、フォトリソグラフィ技術を適用してもよい。詳しくは、絶縁層１２の一部を開口するようにレジスト層（図示しない）を形成し、該レジスト層からの開口部をエッチングすることによって、絶縁層１２を貫通するコンタクトホール２０を形成する。コンタクトホール２０からは基体１０が露出している。

（３）次に、コンタクトホール２０にコンタクト部３０（図１参照）を形成する。コンタクト部３０の形成では、まず、図４に示すように、コンタクトホール２０の内面に沿ってバリア層（他のバリア層）３１を形成する。バリア層３１は、スパッタリング等によって成膜することができる。バリア層３１は、コンタクトホール２０の側面（第１および第２の絶縁層１２，１４の端面）およびコンタクトホール２０の底面（基体１０の上面）に形成し、コンタクトホール２０の内面に形成する部分と連続して絶縁層１２の上面にも形成する。ただし、バリア層３１は、コンタクトホール２０を埋めないように形成する。

（４）次に、図５に示すように、コンタクトホール２０の内部および絶縁層１２上に第１の導電層３３を形成する。第１の導電層３３は、コンタクトホール２０の内部（詳しくはバリア層３１で囲まれた内側）を埋め込むように形成する。バリア層３１を形成する場合には、バリア層３１上に第１の導電層３３を形成する。第１の導電層３３は、たとえばＣＶＤ法、スパッタリング法により成膜することができる。

（５）次に、図６に示すように、第１の導電層３３を研磨する。本実施の形態では、第１の導電層３３の一部およびバリア層３１の一部を研磨および除去する。すなわち、第１の導電層３３（およびバリア層３１）をストッパとなる絶縁層１２が露出するまで研磨する。研磨工程では、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａl ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｍｅｎｔ）法による工程を適用することができる。絶縁層１２は、第１の導電層３３よりも研磨されにくい性質を有する。そのため、第１の導電層３３が絶縁層１２よりも優先的に研磨される。その結果、コンタクトホール２０の内部において、第１の導電層３３のリセス（凹部２６）が発生することとなる。また、バリア層３１が第１の導電層３３と同様に絶縁層１２よりも優先的に研磨される材質である場合には、図６に示すように、バリア層３１の上部が研磨および除去される。なお、図６では、バリア層３１および第１の導電層３３の上面が同一の高さとなった場合を図示するが、これに限定されない。たとえば、バリア層３１が、第１の導電層３３と比して研磨されにくい材質である場合には、バリア層３１の上面が、第１の導電層３３（第１プラグ３４）と比して高い構造をとることとなる。

また、上述の研磨工程終了後、凹部２６をさらに深く形成するために、コンタクトホール２０の内部の第１の導電層３３（第１プラグ３４）の上部をさらに除去してもよい。たとえば、第１の導電層３３の上部をエッチング（たとえばドライエッチング）してもよい。この凹部２６は、深さ方向の長さＸと、幅方向の長さＹとの比が１未満となるように形成することが好ましい。この態様によれば、第２プラグ３８（後述参照）として、基体１０の表面から垂直方向に成長した柱状結晶を形成することができる。また、孔を浅くすることにより、第２プラグ３８を形成するためのＣＭＰ工程でのリセスの発生を抑制できるという利点を有する。このようにして、第１の導電層３３からプラグ３４を形成することができる。プラグ３４の上面は、絶縁層１２の上面よりも低い位置にある。また、同時に、プラグ３４とコンタクトホール２０内部の表面との間にバリア層３２を形成することができる。

（６）次に、図７に示すように、コンタクトホール２０の内面に沿ってバリア層（他のバリア層）３５を形成する。バリア層３５は、凹部２６の内面（第１プラグ３４の露出面および絶縁層１２の端面）に形成し、凹部２６の内面に形成する部分と連続して絶縁層１２の上面にも形成する。バリア層３５の材質および形成方法は、バリア層３１と同様に行うことができる。

（７）次に、図８に示すように、凹部２６の内部および絶縁層１２上に第２の導電層３７を形成する。第２の導電層３７は、凹部２６の内部（詳しくはバリア層３１で囲まれた内側）を埋め込むように形成する。バリア層３５を形成する場合には、バリア層３５上に第２の導電層３７を形成する。第２の導電層３７としては、タングステン層が用いられ、ＣＶＤ法により成膜することができる。

（８）次に、図９に示すように、第２の導電層３７の一部およびバリア層３５の一部を研磨および除去する。第２の導電層３７およびバリア層３５を絶縁層１２の上面が露出するまで行われる。研磨工程では、ＣＭＰ法による工程を適用することができる。このようにして、凹部２６の内部であって、第１プラグ３４の上方に第２プラグ３８が形成される。また、同時に、凹部２６の内面と第２プラグ３８との間にバリア層３６が形成される。これにより、コンタクト部３０が形成される。

（９）次に、図１０に示すように、コンタクト部３０上を含む領域に、強誘電体キャパシタ４０を形成する。具体的には、下部電極（第１電極）４２、強誘電体層４４、上部電極（第２電極）４６を順に積層して積層体４１を形成し、積層体４１を所定形状にパターニングする。

下部電極４２の形成方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法などを適用することができる。強誘電体層４４の形成方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを適用することができる。なお、上部電極４６は下部電極４２と同様の方法を適用して形成することができる。ついで、積層体４１の上に、たとえば、レジスト層Ｒ１を形成する。レジスト層Ｒ１は、フォトリソグラフィ技術を適用して形成することができる。

（１０）次に、図１に示すように、積層体４１のうちレジスト層Ｒ１に覆われない部分を除去する。積層体４１の除去は、公知のエッチング技術を適用して行うことができる。積層体４１をパターニングして強誘電体キャパシタ４０を形成した後、強誘電体層４４の安定化（たとえばエッチングダメージ回復）のため酸素雰囲気下でアニール処理を行う。

以上の工程により、本実施の形態にかかる半導体装置を製造することができる。

本実施の形態にかかる半導体装置によれば、コンタクトホール２０内に第１プラグ３４と第２プラグ３８とが設けられ、第２プラグ３８は、（２００）配向した（（１００）面に配向した）タングステン層を含む。タングステン層は、最表面が柱状組織の断面となっている場合に平坦性がよい状態となる。つまり、表面モフォロジーが改善された第２プラグ３８（コンタクト部３０）を形成することができる。この平坦性が向上した第２プラグ３８（コンタクト部３０）が形成される工程について、図１２を参照しつつさらに説明する。

図１２（Ａ）〜図１２（Ｃ）は、コンタクト部３０を拡大して示す断面図であり、それぞれ工程（６）〜工程（８）を説明する図である。なお、この説明では、第１プラグ３４および第２プラグ３８として、タングステン層を形成した例である。図１２（Ａ）に示すように、まず、コンタクトホール２０の側面および底面に対してそれぞれ垂直な方向に柱状結晶が成長していく。この成長方向に起因して、コンタクトホール２０の中心部にシームと呼ばれる孔が残り、平坦化の障害となる。しかし、本実施の形態では、図１２（Ｂ）および（Ｃ）に示すように、凹部２６に第２プラグ３８を形成している。特に、凹部２６内のアスペクト比（Ｘ／Ｙ）が１未満である場合には、研磨を終えた段階で、側面から成長した結晶を概ね除去することができ、底面から垂直方向に成長（（２００）面に配向、（１００）面に配向）した結晶を残すことができる。そのため、シームのない第２プラグ３８を形成することができる。また、基板に垂直に柱状組織の成長した膜は、ＣＭＰ工程を施したときに平坦化が容易となり、平担性を向上させることができるのである。第２プラグ３８のアスペクト比が小さいため、埋め込みに要するタングステン膜厚を小さく出来、その結果、Ｗ−ＣＭＰ研磨量も減らせるためリセス発生量も低減することが出来るのである。

そのため、本実施の形態にかかる半導体装置によれば、第１電極４２、強誘電体層４４および第２電極４６を平坦な面に形成することができる。これにより、平坦性および結晶配向性が向上した第１電極４２を形成でき、ひいては強誘電体層４４および第２電極４６についても、所望の配向の膜を形成できる。その結果、特性の良い強誘電体キャパシタ４０を含む半導体装置を提供することができる。

３．変形例
次に、本実施の形態にかかる半導体装置の変形例について、図１１を参照しつつ説明する。図１１は、本変形例にかかる半導体装置を模式的に示す断面図である。なお、以下の説明では、上述の実施の形態と異なる点についてのみ説明する。

図１１に示すように、本変形例にかかる半導体装置では、第２プラグ３８の上面が、絶縁層１２の上面と比して高い位置にある。そして、絶縁層１２と下部電極４２との間には、バリア層３６が設けられている。つまり、バリア層３６は、凹部２６に内面とその周囲の絶縁層１２を覆うように設けられている。このように、絶縁層１２と下部電極４２との間にバリア層３６を設けることにより、下部電極４２と絶縁層１２との密着性を挙げることができる。また、強誘電体キャパシタ４０を形成後の結晶回復の熱処理による第２プラグ３８の酸化を防止することができる。その結果、第２プラグ３８（第１プラグ３４）の高抵抗化および体積膨張を防止することができる。

本変形例にかかる半導体装置を製造する場合には、上述の工程（８）における研磨および除去量を適宜制御すればよい。具体的には、バリア層３５が露出した段階でＣＭＰ工程を終了することができる。

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

本実施の形態にかかる半導体装置を模式的に示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。本実施の形態の変形例にかかる半導体装置を模式的に示す断面図。コンタクト部３０の形成工程を説明する図。

符号の説明

１０…基体、１２…絶縁層、２０…コンタクトホール、２６…凹部、３０…コンタクト部、３１、３２、３５、３６…バリア層、３３…第１の導電層、３４…第１プラグ、３７…第２の導電層、３８…第２プラグ、４０…強誘電体キャパシタ、４１…積層体、４２…下部電極、４４…強誘電体層、４６…上部電極、Ｒ１…レジスト層

Claims

基体と、
前記基体の上方に設けられた絶縁層と、
前記絶縁層に設けられたコンタクトホールと、
前記コンタクトホールの内部に設けられ、前記絶縁層の上面よりも低い上面を有する第１プラグと、
前記コンタクトホールの内部であって、前記第１プラグの上面と前記コンタクトホールの側面とによる凹部に設けられた第２プラグと、
少なくとも前記第２プラグの上面に設けられた第１電極と、
前記第１電極の上面に設けられた強誘電体層と、
前記強誘電体層の上面に設けられた第２電極と、
を含み、
前記第１プラグの上面は、前記コンタクトホールの側面に垂直な方向に成長した柱状結晶の断面を含み、
前記第２プラグの上面は、前記第１プラグの上面に垂直な方向に成長した柱状結晶の断面を含み、
前記第２プラグは、タングステン層を含み、
前記凹部の深さ方向の長さと、前記凹部の幅方向の長さとの比は、１未満である、半導体装置。
請求項１において、
前記第２プラグは、（１００）面に配向している、半導体装置。
請求項１または２において、
前記第１プラグと前記第２プラグとの間には、バリア層が設けられている、半導体装置。
請求項１ないし３のいずれかにおいて、
前記第１プラグは、タングステン層を含む、半導体装置。
基体の上方に絶縁層を形成する工程と、
前記絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホールの内部及び前記絶縁層の上方に第１導電層を形成する工程と、
前記第１導電層を研磨することにより、前記コンタクトホールの内部に第１プラグを形成し、前記第１プラグの上面と前記コンタクトホールの側面とによる凹部を形成する工程と、
前記第１プラグの上方及び前記絶縁層の上方に第２導電層を形成する工程と、
前記第２導電層を研磨することにより、前記コンタクトホールの内部であって前記第１プラグの上方にタングステン層を含む第２プラグを形成する工程と、
前記第２プラグの上面に第１電極を形成する工程と、
前記第１電極の上面に強誘電体層を形成する工程と、
前記強誘電体層の上面に第２電極を形成する工程と、
を含み、
前記凹部のアスペクト比が１未満であり、
前記第１プラグの上面は、前記コンタクトホールの側面に垂直な方向に成長した柱状結晶の断面を含み、
前記第２プラグの上面は、前記第１プラグの上面に垂直な方向に成長した柱状結晶の断面を含む、半導体装置の製造方法。
請求項５において、
前記第２導電層を形成する工程に先立ち、前記第１プラグの上面及び前記絶縁層の上面にバリア層を形成する工程を含む、半導体装置の製造方法。