JP4016004B2

JP4016004B2 - 半導体装置の製造方法

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Publication number: JP4016004B2
Application number: JP2004031024A
Authority: JP
Inventors: 豊二伊東; 英治藤井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-02-06
Filing date: 2004-02-06
Publication date: 2007-12-05
Anticipated expiration: 2022-03-28
Also published as: JP2004140410A

Description

本発明は、容量素子、特に強誘電体又は高誘電体を容量絶縁膜に用いた容量素子を有する半導体装置の製造方法に関する。

強誘電体又は高誘電体は、ヒステリシス特性による残留分極又は高い比誘電率を有するため、不揮発性メモリ装置又はＤＲＡＭ装置の分野において、酸化シリコン又は窒化シリコンを容量絶縁膜の用いた容量素子を有する半導体装置と置き換わる可能性がある。

以下、従来の強誘電体又は高誘電体を容量絶縁膜に用いた容量素子を有する半導体装置の製造方法について図面を参照しながら説明する。

まず、図１９（ａ）に示すように、シリコンからなる半導体基板１０１上に選択的に形成された素子分離膜１０２により、トランジスタ形成領域１０３を区画する。その後、区画されたトランジスタ形成領域１０３に、ＭＯＳトランジスタ１０４を形成する。

次に、図１９（ｂ）に示すように、酸化シリコンからなる第１の層間絶縁膜１０５を堆積し、その上面を平坦化する。その後、平坦化した第１の層間絶縁膜１０５の上に、スパッタ法により、白金からなる下部電極形成膜を堆積し、続いて、下部電極形成膜の上に、スピンオン法により、ストロンチウム、ビスマス及びタンタル等を含む強誘電体膜を成膜する。強誘電体膜を結晶化した後、強誘電体膜の上に、再度スパッタ法により、白金からなる上部電極形成膜を堆積する。その後、上部電極形成膜、強誘電体膜及び下部電極形成膜に対して順次ドライエッチングを行なって、層間絶縁膜１０５上における素子分離膜１０２の上側の領域に、下部電極形成膜から下部電極１０６を、強誘電体膜から容量絶縁膜１０７を、上部電極形成膜から上部電極１０８をそれぞれパターニングして、下部電極１０６、容量絶縁膜１０７及び上部電極１０８からなる容量素子１０９を形成する。

次に、図１９（ｃ）に示すように、半導体基板１０１の全面に、酸化シリコンからなる第２の層間絶縁膜１１０を堆積し、堆積した第２の層間絶縁膜１１０に、上部電極１０８を露出する第１コンタクトホール１１０ａと、ＭＯＳトランジスタ１０４の拡散領域を露出する第２コンタクトホール１１０ｂとを形成する。

次に、図１９（ｄ）に示すように、第２の層間絶縁膜１１０の上に各コンタクトホール１１０ａ、１１０ｂを含む全面に、アルミニウムを主成分とする金属膜を堆積し、堆積した金属膜に対してパターニングを行なって、金属膜から配線１１１を形成する。その後、他の配線層及び保護絶縁膜等を形成する。

しかしながら、前記従来の半導体装置の製造方法は、容量素子１０９をトランジスタ形成領域１０３と隣接する素子分離膜１０２の上に形成している。

その上、容量素子１０９は半導体基板１０１の主面方向に広がる、いわゆるプレーナ型であるため、所定の容量を確保するには容量素子１０９の基板面への投影面積が大きくなり、その結果、ＭＯＳトランジスタ１０４及び配線１１１の配線ルールを縮小する効果が極めて小さい。

このため、特に強誘電体又は高誘電体を容量絶縁膜１０７に用いた容量素子１０９を有する半導体装置においては、１容量素子当たり、特に半導体記憶装置においては単位セル当たりの面積を小さくすることができないという問題がある。

本発明は、前記従来の問題を解決し、容量素子を有する半導体装置の１容量素子当たりの面積を縮小できるようにすることを目的とする。

前記の目的を達成するため、本発明は、導電性プラグの上に酸素バリア膜、下部電極及び容量絶縁膜を積層すると共に、容量絶縁膜に導電性プラグの貫通方向に屈曲する屈曲部を持たせる構成とする。

具体的に、本発明に係る第１の半導体装置は、絶縁膜を貫通する導電性プラグと、絶縁膜の上に、導電性プラグと電気的に接続され且つ導電性プラグを覆うように形成された導電性の酸素バリア膜と、酸素バリア膜の上に形成され、酸素バリア膜と接続された下部電極と、下部電極の上に該下部電極に沿って形成された容量絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿って形成された上部電極とを備え、容量絶縁膜は前記導電性プラグの貫通方向に屈曲する屈曲部を有している。

第１の半導体装置によると、例えば基板に形成されたトランジスタとのコンタクトを取る導電性プラグの上に酸素バリア膜を介して下部電極が形成され、該下部電極に沿ってそれぞれ容量絶縁膜及び上部電極が形成されている。すなわち、下部電極、容量絶縁膜及び上部電極からなる容量素子は導電性プラグを介在させてトランジスタの上方に形成されているため、容量素子とトランジスタとからなるセルの単位面積が小さくなる。その上、容量絶縁膜は導電性プラグの貫通方向に屈曲する屈曲部を有しているため、容量絶縁膜の一部は基板面とほぼ垂直な面を持つことになる。従って、容量絶縁膜の一部が基板面と垂直な面を持つため、容量絶縁膜の基板面への投影面積が縮小されるので、セル面積が一層縮小される。また、下部電極と導電性プラグとの間には、酸素バリア膜を介在させているため、容量絶縁膜を構成する酸素原子によって導電性プラグが酸化されることがない。

本発明に係る第２の半導体装置は、基板の上に形成された第１の層間絶縁膜を貫通する導電性プラグと、第１の層間絶縁膜の上に、導電性プラグと電気的に接続され且つ導電性プラグを覆うように形成された導電性の酸素バリア膜と、第１の層間絶縁膜の上に形成され、酸素バリア膜を露出する開口部を有する第２の層間絶縁膜と、第２の層間絶縁膜における開口部の底面上及び壁面上に沿って形成され、酸素バリア膜と接続された下部電極と、下部電極の上に該下部電極に沿って形成された容量絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿って形成された上部電極とを備え、容量絶縁膜は、開口部の壁面上に位置する部分と底面上に位置する部分とが接続してなり、導電性プラグの貫通方向に屈曲する屈曲部を有している。

第２の半導体装置によると、導電性プラグと酸素バリア膜と下部電極とが積層されており、酸素バリア膜と接続された下部電極は、第２の層間絶縁膜における開口部の底面上及び壁面上に沿って形成され、さらに、容量絶縁膜は下部電極に沿って形成されているため、開口部の壁面上に位置する部分と底面上に位置する部分との接続部分に、導電性プラグの貫通方向に屈曲する屈曲部が形成される。すなわち、容量絶縁膜の一部が基板面とほぼ垂直な面を持つことになるので、第１の半導体装置と同様の効果を得ることができる。

第２の半導体装置は、開口部の底面及び壁面と下部電極との間に、下部電極の第２の層間絶縁膜に対する密着性を高める密着層をさらに備えていることが好ましい。

又は、第２の半導体装置は、開口部の壁面と下部電極との間に、下部電極の第２の層間絶縁膜に対する密着性を高める密着層をさらに備えていることが好ましい。

この場合に、密着層が金属酸化物からなることが好ましい。

本発明に係る第３の半導体装置は、基板の上に形成された層間絶縁膜を貫通する導電性プラグと、層間絶縁膜の上に、導電性プラグと電気的に接続され且つ導電性プラグを覆うように形成された導電性の酸素バリア膜と、酸素バリア膜の上に、該酸素バリア膜と接続され且つ該酸素バリア膜を覆うように形成され、膜厚が比較的に大きい下部電極と、下部電極の上面及び側面上に形成された容量絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿って形成された上部電極とを備え、容量絶縁膜は、下部電極の上面に位置する部分と側面上に位置する部分とが接続してなり、導電性プラグの貫通方向に屈曲する屈曲部を有している。

第３の半導体装置によると、導電性プラグと酸素バリア膜と下部電極とが積層されており、容量絶縁膜は膜厚が比較的に大きい下部電極の上面及び側面上に形成されているため、下部電極の上面に位置する部分と側面上に位置する部分との接続部分に導電性プラグの貫通方向に屈曲する屈曲部が形成される。すなわち、容量絶縁膜の一部が基板面とほぼ垂直な面を持つことになるので、第１の半導体装置と同様の効果を得ることができる。

本発明に係る第４の半導体装置は、基板の上に形成された層間絶縁膜を貫通する導電性プラグと、層間絶縁膜の上に、導電性プラグと電気的に接続され且つ導電性プラグを覆うように形成された導電性の酸素バリア膜と、酸素バリア膜の上に形成され、膜厚が比較的に大きい下地膜と、下地膜の上面及び側面上に形成され、その端部が酸素バリア膜と接続された下部電極と、下部電極の上に該下部電極に沿って形成された容量絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿って形成された上部電極とを備え、容量絶縁膜は、下地膜の上面に位置する部分と側面上に位置する部分とが接続してなり、導電性プラグの貫通方向に屈曲する屈曲部を有している。

第４の半導体装置によると、導電性プラグと酸素バリア膜と下部電極とが積層されており、その端部が酸素バリア膜と接続された下部電極は、膜厚が比較的に大きい下地膜の上面及び側面上に形成されている。さらに、容量絶縁膜は、下部電極に沿って形成されているため、下地膜の上面に位置する部分と側面上に位置する部分との接続部分に、導電性プラグの貫通方向に屈曲する屈曲部が形成される。すなわち、容量絶縁膜の一部が基板面とほぼ垂直な面を持つことになるので、第１の半導体装置と同様の効果を得ることができる。

第４の半導体装置は、下地膜と下部電極との間に形成され、下部電極の下地膜に対する密着性を高める密着層をさらに備えていることが好ましい。

本発明に係る第５の半導体装置は、基板の上に形成された層間絶縁膜を貫通する導電性プラグと、層間絶縁膜の上に、導電性プラグと電気的に接続され且つ導電性プラグを覆うように形成された導電性の酸素バリア膜と、酸素バリア膜の上に形成され、酸素バリア膜と接続された有底筒状の下部電極と、下部電極の上にその底面、内壁面及び外壁面に沿って形成された容量絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿って形成された上部電極とを備え、容量絶縁膜は、下部電極の少なくとも底面上に位置する部分と内壁面上に位置する部分とが接続してなり、導電性プラグの貫通方向に屈曲する屈曲部を有している。

第５の半導体装置によると、導電性プラグと酸素バリア膜と下部電極とが積層されており、容量絶縁膜は、酸素バリア膜と接続された有底筒状の下部電極の上にその底面、内壁面及び外壁面に沿って形成されている。従って、容量絶縁膜は、下部電極の少なくとも底面上に位置する部分と内壁面上に位置する部分との接続部分に、導電性プラグの貫通方向に屈曲する屈曲部が形成される。すなわち、容量絶縁膜の一部が基板面とほぼ垂直な面を持つことになるので、第１の半導体装置と同様の効果を得ることができる。その上、下部電極を有底筒状としているため、その外壁面により、下部電極と上部電極との対向面積が増大するので容量が格段に大きくなる。

本発明に係る第６の半導体装置は、基板の上に形成された層間絶縁膜を貫通する導電性プラグと、層間絶縁膜の上に、導電性プラグと電気的に接続され且つ導電性プラグを覆うように形成された導電性の酸素バリア膜と、酸素バリア膜の上に形成された有底筒状の形状維持膜と、形状維持膜の上にその底面、内壁面及び外壁面に沿って形成され、その端部が酸素バリア膜と接続された下部電極と、下部電極の上に該下部電極に沿って形成された容量絶縁膜と、容量絶縁膜の上に該容量絶縁膜に沿って形成された上部電極とを備え、容量絶縁膜は、形状維持膜の少なくとも底面上に位置する部分と内壁面上に位置する部分とが接続してなり、導電性プラグの貫通方向に屈曲する屈曲部を有している。

第６の半導体装置によると、導電性プラグと酸素バリア膜と下部電極とが積層されており、その端部が酸素バリア膜と接続された下部電極は、酸素バリア膜の上に形成された有底筒状の形状維持膜の上にその底面、内壁面及び外壁面に沿って形成されている。さらに、容量絶縁膜は、下部電極に沿って形成されているため、形状維持膜の少なくとも底面上に位置する部分と内壁面上に位置する部分との接続部分に、導電性プラグの貫通方向に屈曲する屈曲部が形成される。すなわち、容量絶縁膜の一部が基板面とほぼ垂直な面を持つことになるので、第１の半導体装置と同様の効果を得ることができる。その上、有底筒状の形状維持膜を用いるため、容量が大きくなると共に、下部電極の形状が安定する。

この場合に、形状維持膜が金属酸化物からなることが好ましい。

また、第１〜第６の半導体装置において、容量絶縁膜が強誘電体又は高誘電体からなることが好ましい。

本発明に係る第１の半導体装置の製造方法は、半導体領域の上に第１の層間絶縁膜を形成する第１の工程と、第１の層間絶縁膜に半導体領域と接続される導電性プラグを形成する第２の工程と、第１の層間絶縁膜の上に、導電性の酸素バリア膜を導電性プラグを覆うように形成する第３の工程と、第１の層間絶縁膜の上に、酸素バリア膜を露出する開口部を有する第２の層間絶縁膜を形成する第４の工程と、第２の層間絶縁膜における開口部の底面上及び壁面上に、酸素バリア膜と接続するように下部電極を形成する第５の工程と、下部電極の上に該下部電極に沿うように容量絶縁膜を形成する第６の工程と、容量絶縁膜の上に該容量絶縁膜に沿うように上部電極を形成する第７の工程とを備えている。

第１の半導体装置の製造方法によると、導電性の酸素バリア膜を導電性プラグを覆うように形成した後、第２の層間絶縁膜に酸素バリア膜を露出する開口部を形成する。その後、第２の層間絶縁膜における開口部の底面上及び壁面上に、酸素バリア膜と接続するように下部電極を形成し、続いて、下部電極の上に該下部電極に沿うように容量絶縁膜を形成する。これにより、容量絶縁膜の一部は、第２の層間絶縁膜の開口部の壁面上部分が基板面とほぼ垂直な面を持つため、容量を確保しながら、容量素子の基板面への投影面積を縮小することができる。さらに、下部電極を第２の層間絶縁膜における開口部の底面上及び壁面上に形成するため、該下部電極の膜厚を小さくすることが容易となり、下部電極の表面積を確実に大きくすることができる。また、酸素バリア膜を下部電極と独立して形成するため、酸素バリア膜の膜厚を比較的に大きくすることができるので、容量絶縁膜に強誘電体又は高誘電体を用いた場合であって、強誘電体等を熱処理により結晶化する際に、導電性プラグを酸化するおそれがない。

第１の半導体装置の製造方法において、第５の工程が、下部電極における第２の層間絶縁膜上に位置する部分を、例えばＣＭＰ法又はレジストエッチバック法により除去する工程を含むことが好ましい。

第１の半導体装置の製造方法は、第４の工程と第５の工程との間に、第２の層間絶縁膜における開口部の底面上及び壁面上に、酸素バリア膜と接続し、下部電極の第２の層間絶縁膜に対する密着性を高める密着層を形成する工程をさらに備えていることが好ましい。

又は、第１の半導体装置の製造方法は、第４の工程と第５の工程との間に、第２の層間絶縁膜における開口部の壁面上に、下部電極の第２の層間絶縁膜に対する密着性を高める密着層を形成する工程をさらに備えていることが好ましい。

本発明に係る第２の半導体装置の製造方法は、半導体領域の上に第１の層間絶縁膜を形成する第１の工程と、第１の層間絶縁膜に半導体領域と接続される導電性プラグを形成する第２の工程と、第１の層間絶縁膜の上に、導電性プラグを露出する第１開口部を有する第２の絶縁膜を形成する第３の工程と、第１開口部に、導電性の酸素バリア膜を充填するように形成する第４の工程と、第２の層間絶縁膜の上に、酸素バリア膜を露出する第２開口部を有する第３の層間絶縁膜を形成する第５の工程と、第３の層間絶縁膜における第２開口部の底面上及び壁面上に、酸素バリア膜と接続するように下部電極を形成する第６の工程と、下部電極の上に該下部電極に沿うように容量絶縁膜を形成する第７の工程と、容量絶縁膜の上に該容量絶縁膜に沿うように上部電極を形成する第８の工程とを備えている。

第２の半導体装置の製造方法によると、第１の半導体装置と同様の効果を得られる上に、酸素バリア膜を第２の絶縁膜の第１開口部に充填するように形成するため、酸素バリア膜がエッチングされにくい材料からなる場合であっても、酸素バリア膜の形成が容易となる。その上、酸素バリア膜の厚膜化も容易であるため、バリア特性を確実に高めることができる。

第２の半導体装置の製造方法において、第６の工程が、下部電極における第３の層間絶縁膜上に位置する部分を除去する工程を含むことが好ましい。

第２の半導体装置の製造方法は、第５の工程と第６の工程との間に、第３の層間絶縁膜における第２開口部の底面上及び壁面上に、酸素バリア膜と接続し、下部電極の第３の層間絶縁膜に対する密着性を高める密着層を形成する工程をさらに備えていることが好ましい。

また、第２の半導体装置の製造方法は、第５の工程と第６の工程との間に、第３の層間絶縁膜における第２開口部の壁面上に、下部電極の第３の層間絶縁膜に対する密着性を高める密着層を形成する工程をさらに備えていることが好ましい。

本発明に係る第３の半導体装置の製造方法は、半導体領域の上に第１の層間絶縁膜を形成する第１の工程と、第１の層間絶縁膜に半導体領域と接続される導電性プラグを形成する第２の工程と、第１の層間絶縁膜の上に、導電性の酸素バリア膜を導電性プラグを覆うように形成する第３の工程と、第１の層間絶縁膜の上に、第２の層間絶縁膜を該第２の層間絶縁膜から酸素バリア膜が露出するように形成する第４の工程と、露出した酸素バリア膜の上に、膜厚が比較的に大きい下部電極を形成する第５の工程と、下部電極の上面及び側面上に容量絶縁膜を形成する第６の工程と、容量絶縁膜の上に該容量絶縁膜に沿うように上部電極を形成する第７の工程とを備えている。

第３の半導体装置の製造方法によると、露出した酸素バリア膜の上に膜厚が比較的に大きい下部電極を形成する。その後、下部電極の上面及び側面上に容量絶縁膜を形成するため、容量絶縁膜の一部は、下部電極における壁面上部分が基板面とほぼ垂直な面を持つので、容量を確保しながら、容量素子の基板面への投影面積を縮小することができる。さらに、膜厚が比較的に大きい下部電極を酸素バリア膜の形成後に形成するため、酸素バリア膜と同時に形成する場合と比べ、加工が容易となる。また、第２の層間絶縁膜を該第２の層間絶縁膜から酸素バリア膜が露出するように形成するため、下部電極の周囲に第２の層間絶縁膜が存在する。その結果、酸素バリア膜よりも大きい面積であっても、下部電極を第２の層間絶縁膜上にもはみ出すように形成できるので、酸素バリア膜と下部電極との位置合わせが容易となる。

本発明に係る第４の半導体装置の製造方法は、半導体領域の上に第１の層間絶縁膜を形成する第１の工程と、第１の層間絶縁膜に半導体領域と接続される導電性プラグを形成する第２の工程と、第１の層間絶縁膜の上に、導電性の酸素バリア膜を導電性プラグを覆うように形成する第３の工程と、第１の層間絶縁膜の上に、第２の層間絶縁膜を該第２の層間絶縁膜から酸素バリア膜が露出するように形成する第４の工程と、露出した酸素バリア膜の上に、膜厚が比較的に大きい下地膜を形成する第５の工程と、下地膜の上面及び側面上に、その端部が酸素バリア膜と接続されるように下部電極を形成する第６の工程と、下部電極の上に該下部電極に沿うように容量絶縁膜を形成する第７の工程と、容量絶縁膜の上に該容量絶縁膜に沿うように上部電極を形成する第８の工程とを備えている。

第４の半導体装置の製造方法によると、第３の半導体装置の製造方法と同様の効果を得られる上に、下部電極自体を厚膜とする代わりに、下部電極の下地膜として他の膜厚部材を用いているため、下部電極よりも加工が容易な材料を選択することができるので、歩留まりが向上する。

第４の半導体装置の製造方法は、第５の工程と第６の工程との間に、下地膜の表面に、下部電極の下地膜に対する密着性を高める密着層を形成する工程をさらに備えていることが好ましい。

本発明に係る第５の半導体装置の製造方法は、半導体領域の上に第１の層間絶縁膜を形成する第１の工程と、第１の層間絶縁膜に半導体領域と接続される導電性プラグを形成する第２の工程と、第１の層間絶縁膜の上に、導電性の酸素バリア膜を導電性プラグを覆うように形成する第３の工程と、第１の層間絶縁膜の上に酸素バリア膜を含む全面にわたって第２の層間絶縁膜を形成した後、形成した第２の層間絶縁膜に酸素バリア膜を露出する開口部を形成する第４の工程と、第２の層間絶縁膜における開口部の底面上及び壁面上に導電性膜を堆積することにより、酸素バリア膜の上に該酸素バリア膜と接続する導電性膜からなる有底筒状の下部電極を形成する第５の工程と、第２の層間絶縁膜を除去して下部電極を露出した後、露出した下部電極の内壁面及び外壁面上に沿うように容量絶縁膜を形成する第６の工程と、容量絶縁膜の上に該容量絶縁膜に沿うように上部電極を形成する第７の工程とを備えている。

第５の半導体装置の製造方法によると、酸素バリア膜の上に該酸素バリア膜と接続する導電性膜からなる有底筒状の下部電極を形成した後、露出した下部電極の内壁面及び外壁面上に沿うように容量絶縁膜を形成するため、容量絶縁膜の一部は、下部電極における内壁面上及び外壁面上部分が基板面とほぼ垂直な面を持つので、容量を格段に増大しながら、容量素子の基板面への投影面積を縮小することができる。

本発明に係る第６の半導体装置の製造方法は、半導体領域の上に第１の層間絶縁膜を形成する第１の工程と、第１の層間絶縁膜に半導体領域と接続される導電性プラグを形成する第２の工程と、第１の層間絶縁膜の上に、導電性の酸素バリア膜を導電性プラグを覆うように形成する第３の工程と、第１の層間絶縁膜の上に酸素バリア膜を含む全面にわたって第２の層間絶縁膜を形成した後、形成した第２の層間絶縁膜に酸素バリア膜を露出する開口部を形成する第４の工程と、第２の層間絶縁膜における開口部の底面上及び壁面上に、有底筒状の形状維持膜を形成する第５の工程と、第２の層間絶縁膜を除去して形状維持膜の外壁面を露出した後、露出した形状維持膜の内壁面及び外壁面上に沿うと共に、その端部が酸素バリア膜と接続するように下部電極を形成する第６の工程と、下部電極の上に該下部電極に沿うように容量絶縁膜を形成する第７の工程と、容量絶縁膜の上に該容量絶縁膜に沿うように上部電極を形成する第８の工程とを備えている。

第６の半導体装置の製造方法によると、第５の半導体装置の製造方法と同様の効果を得られる上に、有底筒状体に下部電極を用いる代わりに、他の部材からなる形状維持膜を用いるため、有底筒状体の形状変化を防止することができる。

第６の半導体装置の製造方法において、形状維持膜が金属酸化物からなることが好ましい。

第１〜第６の半導体装置の製造方法において、容量絶縁膜が強誘電体又は高誘電体からなることが好ましい。

本発明に係る半導体装置及びその製造方法によると、下部電極、容量絶縁膜及び上部電極からなる容量素子は導電性プラグを介してトランジスタの上方に形成されるため、容量素子とトランジスタとからなるセルの単位面積を小さくすることができる。その上、容量絶縁膜は、導電性プラグの貫通方向に屈曲する屈曲部を有しているため、容量絶縁膜の基板面への投影面積が縮小されるので、セル面積が一層縮小される。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。

図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。

図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０におけるシャロウトレンチ分離（ＳＴＩ）膜１１により区画された素子形成領域には、ＭＯＳトランジスタ３０が形成されている。なお、ここでは、１つ分の素子形成領域のみを示しているが、半導体基板１０上に複数の素子形成領域を含んでいる。以下の各実施形態においても同様である。

ＭＯＳトランジスタ３０を含む半導体基板１０の上には、膜厚が約５００ｎｍの酸化シリコン（ＳｉＯ₂ ）からなる第１の層間絶縁膜１２が形成されている。

第１の層間絶縁膜１２には、厚さが約１０ｎｍのチタンと厚さが約２０ｎｍの窒化チタン（ＴｉＮ）とが積層されてなるバリア層（図示せず）を下部に設けたタングステン（Ｗ）からなる導電性プラグ１３が、ＭＯＳトランジスタ３０のソース拡散領域３０ａと接続されるように形成されている。

導電性プラグ１３の上には、該導電性プラグ１３と電気的に接続され、且つ導電性プラグ１３を覆うように導電性の酸素バリア膜１４が形成されている。酸素バリア膜１４は、下側から順次積層された、厚さが約５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）と、厚さが約５０ｎｍのイリジウム（Ｉｒ）と、厚さが約５０ｎｍの酸化イリジウム（ＩｒＯ₂ ）とにより構成されている。

第１の層間絶縁膜１２の上には、膜厚が約５００ｎｍの酸化シリコンからなり、酸素バリア膜１４を露出する開口部１５ａを有する第２の層間絶縁膜１５が形成されている。

開口部１５ａの壁面上及び該開口部１５ａの底面から露出する酸素バリア膜１４の上には、厚さが約５０ｎｍの白金（Ｐｔ）からなる下部電極１６が形成されている。

下部電極１６の上には、厚さが約５０ｎｍで、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物である強誘電体からなる容量絶縁膜１７が、下部電極１６に沿って形成されている。容量絶縁膜１７の上には、厚さが約５０ｎｍの白金（Ｐｔ）からなる上部電極１８が容量絶縁膜１７に沿って形成されている。

このように、第１の実施形態に係る容量素子１９は、下部電極１６、容量絶縁膜１７及び上部電極１８からなり、ＭＯＳトランジスタ３０のソース拡散領域３０ａ上に設けられた導電性プラグ１３のさらに上方に位置するように設けられている。これにより、容量素子とトランジスタとからなるセルの単位面積を小さくすることができる。

その上、容量絶縁膜１７は、第２の層間絶縁膜１５に設けられた酸素バリア膜１４を露出する開口部１５ａの底面及び壁面上に沿って形成されているため、容量絶縁膜１７には、導電性プラグ１３の貫通方向に屈曲する屈曲部１７ａが形成される。この屈曲部１７ａにより、容量絶縁膜１７の一部は、基板面とほぼ垂直な面を持つことになり、所定の容量を確保しながら、容量絶縁膜１７の基板面への投影面積、すなわちセルの単位面積をさらに小さくすることができる。

なお、第１の層間絶縁膜１２及び第２の層間絶縁膜１５は、酸化シリコンに代えて、それよりも誘電率が小さいフッ素（Ｆ）が添加された酸化シリコン（ＦＳＧ）等、絶縁性を有する材料であればよい。

また、導電性プラグ１３は、タングステンに限られず、多結晶シリコン等の導電性を有する材料であればよい。

また、下部電極１６及び上部電極１８は、白金に限られず、高温の酸素雰囲気で導電性が維持される材料であればよい。

また、容量絶縁膜１７は、強誘電体からなる金属酸化物又は高誘電体からなる金属酸化物が好ましい。

（第１の実施形態の第１製造方法）
以下、前記のように構成された半導体装置の第１製造方法について図面を参照しながら説明する。

図２（ａ）〜図２（ｄ）は第１の実施形態に係る半導体装置の第１製造方法の工程順の断面構成を示している。

まず、図２（ａ）に示すように、半導体基板１０の主面の上部に、ＳＴＩ膜１１を選択的に形成して、主面を複数の素子形成領域に区画する。その後、各素子形成領域にＭＯＳトランジスタ３０を形成し、形成したＭＯＳトランジスタ３０を含む半導体基板１０の上に全面にわたって、化学的気相堆積（ＣＶＤ）法により、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、化学機械的研磨（ＣＭＰ）法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、スパッタ法又はＣＶＤ法により、コンタクトホールを含む第１の層間絶縁膜１２の上に、厚さが約１０ｎｍのチタン及び厚さが約２０ｎｍの窒化チタンを堆積してバリア層（図示せず）を形成する。続いて、ＣＶＤ法により、バリア層の上にコンタクトホールを充填するように、厚さが約５００ｎｍのタングステンからなる金属膜を堆積する。その後、ＣＭＰ法により、バリア層及び金属膜における第１の層間絶縁膜１２上に位置する部分を除去することにより、コンタクトホールにバリア層及び金属膜からなる導電性プラグ１３を形成する。

次に、図２（ｂ）に示すように、スパッタ法により、導電性プラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、酸素バリア形成膜に対して、リソグラフィ法及びドライエッチング法により、導電性プラグ１３を含む領域でパターニングして、酸素バリア形成膜から酸素バリア膜１４を形成する。

次に、図２（ｃ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全面にわたって、膜厚が約１０００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５を堆積する。その後、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の上面をその膜厚が５００ｎｍ程度となるように平坦化する。続いて、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１５に、酸素バリア膜１４を露出する開口部１５ａを形成し、その後、スパッタ法又はＣＶＤ法により、開口部１５ａを含む第２の層間絶縁膜１５の上に、膜厚が約５０ｎｍの白金からなる下部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した下部電極形成膜に対して、該下部電極形成膜が少なくとも開口部１５ａの底面及び壁面上に残るようにパターニングして、下部電極形成膜から下部電極１６を形成する。

次に、図２（ｄ）に示すように、ＣＶＤ法により、下部電極１６を含む第２の層間絶縁膜１５の上に、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜形成膜を堆積する。続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜形成膜の上に、膜厚が約５０ｎｍの白金からなる上部電極形成膜を堆積する。その後、リソグラフィ法及びドライエッチング法により、容量絶縁膜形成膜び上部電極形成膜に対して、下部電極１６を含むようにパターニングを行なって、容量絶縁膜形成膜から容量絶縁膜１７を形成し、上部電極形成膜から上部電極１８を形成する。続いて、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

その後、図示はしていないが、半導体基板１０上に所定の配線等を形成した後、保護絶縁膜を成膜する。

このように、第１の実施形態の第１製造方法によると、下部電極１６と導電性プラグ１３との間には、酸素バリア膜１４を介在させているため、容量絶縁膜１７を結晶化する際の熱処理によって、容量絶縁膜１７を構成する酸素原子によって導電性プラグ１３が酸化されることがない。

その上、酸素バリア膜１４と下部電極１６とはそれぞれ異なる工程で形成するため、酸素バリア膜１４の膜厚を相対的に大きくすることによって、該酸素バリア膜１４のバリア特性の向上を図ることができると共に、逆に、下部電極１６の膜厚を相対的に小さくすることによって、容量絶縁膜１７における基板面とほぼ垂直な部分を形成できるので、容量絶縁膜１７の表面積を確実に増大することができる。

従って、例えば、下部電極１６の膜厚を相対的に大きくすると、白金等の高融点金属は一般にはエッチングが困難となるという事態を避けることができる。さらには、容量絶縁膜１７の屈曲部１７ａによる立体化を図るために設けた第２の絶縁膜１５の開口部１５ａの開口径が小さくなってしまい、容量絶縁膜１７の実効的な面積が減少するという事態を防止することができる。

（第１の実施形態の第２製造方法）
以下、第１の実施形態に係る半導体装置の第２製造方法について図面を参照しながら説明する。

図３（ａ）〜図３（ｄ）は第１の実施形態に係る半導体装置の第２製造方法の工程順の断面構成を示している。図３において、図２に示す構成部材と同一の構成部材には同一の符号を付している。

まず、図３（ａ）に示すように、第１製造方法と同様に、ＭＯＳトランジスタ３０を含む半導体基板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、開口したコンタクトホールに、バリア層及びタングステンからなる導電性プラグ１３を形成する。その後、ＣＶＤ法により、膜厚が約１５０ｎｍの酸化シリコンからなる第２の層間絶縁膜２０を堆積し、リソグラフィ法及びドライエッチング法により、堆積した第２の層間絶縁膜２０に導電性プラグ１３を露出するように第１開口部２０ａを形成する。

次に、図３（ｂ）に示すように、スパッタ法により、第１の層間絶縁膜１２の上に第１開口部２０ａを含む全面にわたって、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、ＣＭＰ法により、酸素バリア形成膜における第２の層間絶縁膜２０の上側部分を除去することにより、第２の層間絶縁膜２０の第１開口部２０ａに酸素バリア膜１４を形成する。

次に、図３（ｃ）に示すように、ＣＶＤ法により、第２の層間絶縁膜２０の上に酸素バリア膜１４を含む全面にわたって、膜厚が約５００ｎｍの酸化シリコンからなる第３の層間絶縁膜２１を成膜する。続いて、リソグラフィ法及びドライエッチング法により、第３の層間絶縁膜２１に、酸素バリア膜１４を露出する第２開口部２１ａを形成し、その後、スパッタ法又はＣＶＤ法により、第２開口部２１ａを含む第３の層間絶縁膜２１の上に、膜厚が約５０ｎｍの白金からなる下部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した下部電極形成膜に対して、該下部電極形成膜が少なくとも第２開口部２１ａの底面及び壁面上に残るようにパターニングして、下部電極形成膜から下部電極１６を形成する。

次に、図３（ｄ）に示すように、ＣＶＤ法により、下部電極１６を含む第３の層間絶縁膜２１の上に、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７の上に、膜厚が約５０ｎｍの白金からなる上部電極１８を形成する。ここでは、容量絶縁膜１７及び上部電極１８を同一のマスクによりパターニングしている。これにより、下部電極１６、容量絶縁膜１７及び上部電極１８からなる容量素子１９が形成される。ここでも、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

このように、第１の実施形態の第２製造方法によると、酸素バリア膜１４を、該酸素バリア膜１４の膜厚を決定する第２の層間絶縁膜２０の第１開口部２０ａに埋め込むことにより形成するため、酸素バリア膜１４にエッチングが困難な材料を用いた場合であっても、酸素バリア膜１４の微細加工が容易となる。また、酸素バリア膜１４のバリア特性を高めるための厚膜化も比較的容易となる。

（第１製造方法の一変形例）
以下、第１の実施形態に係る半導体装置の第１製造方法の一変形例について図面を参照しながら説明する。

図４（ａ）〜図４（ｄ）は第１の実施形態に係る半導体装置の第１製造方法の一変形例の工程順の断面構成を示している。図４において、図２に示す構成部材と同一の構成部材には同一の符号を付している。

まず、図４（ａ）に示すように、第１製造方法と同様に、ＭＯＳトランジスタ３０を含む半導体基板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、開口したコンタクトホールに、バリア層及びタングステンからなる導電性プラグ１３を形成する。

次に、図４（ｂ）に示すように、スパッタ法により、導電性プラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、酸素バリア形成膜に対して、リソグラフィ法及びドライエッチング法により、導電性プラグ１３を含むようにパターニングして、酸素バリア形成膜から酸素バリア膜１４を形成する。

次に、図４（ｃ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全面にわたって、膜厚が約１０００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の上面をその膜厚が５００ｎｍ程度となるように平坦化する。その後、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１５に、酸素バリア膜１４を露出する開口部１５ａを形成し、続いて、スパッタ法又はＣＶＤ法により、開口部１５ａの底面上及び壁面上に、酸素バリア膜１４と接続するように、膜厚が約５０ｎｍの白金からなる下部電極形成膜を堆積する。続いて、ＣＭＰ法又はレジストエッチバック法により、堆積した下部電極形成膜における第２の層間絶縁膜１５の上側部分を除去して、該下部電極形成膜を開口部１５ａの底面及び壁面上に残すことにより、下部電極形成膜から下部電極１６Ａを形成する。

次に、図４（ｄ）に示すように、ＣＶＤ法により、下部電極１６Ａを含む第２の層間絶縁膜１５の上に、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７の上に、膜厚が約５０ｎｍの白金からなる上部電極１８を形成する。これにより、下部電極１６Ａ、容量絶縁膜１７及び上部電極１８からなる容量素子１９が形成される。ここでも、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

このように、第１製造方法の一変形例によると、図４（ｃ）に示す下部電極１６Ａの形成工程において、ＣＭＰ法又はレジストエッチバック法により下部電極１６Ａを形成するため、第２の層間絶縁膜１５の開口部１５ａと下部電極１６Ａとの位置合わせのマージンを確保する必要がなくなるので、セル面積をさらに小さくすることができる。

なお、本変形例においても、酸素バリア膜１４の形成には、第２製造方法、すなわち酸素バリア膜１４を層間絶縁膜の開口部に充填して形成する方法を用いてもよい。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。

図５は本発明の第２の実施形態に係る半導体装置の断面構成を示している。図５において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図５に示すように、第２の実施形態に係る半導体装置は、第２の層間絶縁膜１５の開口部１５ａの底面上及び側面上に、厚さが約５ｎｍの酸化イリジウムからなる導電性を有する密着層２２が設けられている。

この密着層２２により、酸化シリコンからなる第２の層間絶縁膜１５と白金からなる下部電極１６との間の密着性が向上するため、下部電極１６が第２の層間絶縁膜１５から剥がれ難くなる。

以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。

図６（ａ）〜図６（ｄ）は第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図６において、図２に示す構成部材と同一の構成部材には同一の符号を付している。

まず、図６（ａ）に示すように、第１の実施形態の第１製造方法と同様に、ＭＯＳトランジスタ３０を含む半導体基板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、開口したコンタクトホールに、バリア層及びタングステンからなる導電性プラグ１３を形成する。

次に、図６（ｂ）に示すように、スパッタ法により、導電性プラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、酸素バリア形成膜に対して、リソグラフィ法及びドライエッチング法により、導電性プラグ１３を含むようにパターニングして、酸素バリア形成膜から酸素バリア膜１４を形成する。

次に、図６（ｃ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全面にわたって、膜厚が約１０００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の上面をその膜厚が５００ｎｍ程度となるように平坦化する。その後、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１５に、酸素バリア膜１４を露出する開口部１５ａを形成し、続いて、スパッタ法又はＣＶＤ法により、開口部１５ａを含む第２の層間絶縁膜１５の上に、膜厚が約５ｎｍの酸化イリジウムからなる密着層２２及び膜厚が約５０ｎｍの白金からなる下部電極形成膜を順次堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した密着層２２及び下部電極形成膜に対して、該密着層２２及び下部電極形成膜が少なくとも開口部１５ａの底面及び壁面上に残るようにパターニングすることにより、第２の層間絶縁膜１５との間に密着層２２を介在させた下部電極１６を形成する。

次に、図６（ｄ）に示すように、ＣＶＤ法により、下部電極１６を含む第２の層間絶縁膜１５の上に、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７の上に、膜厚が約５０ｎｍの白金からなる上部電極１８を形成する。ここでは、容量絶縁膜１７及び上部電極１８を同一のマスクによりパターニングしている。これにより、下部電極１６、容量絶縁膜１７及び上部電極１８からなる容量素子１９が形成される。ここでも、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

このように、第２の実施形態によると、第２の層間絶縁膜１５の開口部１５ａの底面上及び壁面上に、厚さが約５ｎｍの酸化イリジウムからなる密着層２２を設けているため、容量絶縁膜１７を構成する強誘電体を結晶化するアニール処理時に、下部電極１６が第２の層間絶縁膜１５から剥離することを防止することができる。

なお、第２の実施形態においても、酸素バリア膜１４の形成に、第１の実施形態の第２製造方法、すなわち酸素バリア膜１４を層間絶縁膜の開口部に充填して形成する方法を用いてもよい。

また、図６（ｃ）に示す工程において、密着層２２と下部電極１６とを形成する際に、リソグラフィ法及びエッチング法によるパターニングに代えて、図４（ｃ）に示したように、ＣＭＰ法等により形成してもよい。

（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。

図７は本発明の第２の実施形態の一変形例に係る半導体装置の断面構成を示している。図７において、図５に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

本変形例に係る半導体装置は、第２の層間絶縁膜１５の開口部１５ａの側面上に、厚さが約１０ｎｍの酸化チタン（ＴｉＯ₂ ）からなる絶縁性の密着層２３が設けられていることを特徴とする。

この密着層２３により、酸化シリコンからなる第２の層間絶縁膜１５と白金からなる下部電極１６との間の密着性が向上するため、下部電極１６が第２の層間絶縁膜１５から剥がれ難くなる。さらに、密着層２３は開口部１５ａの側面上にのみ選択的に形成されているため、酸素バリア膜１４は下部電極１６と直接に接続されている。このため、本変形例は、第２の実施形態と異なり、密着層２３に導電性を有さない材料をも用いることができる。その結果、密着層２３の材料を選択するにあたり、密着性が高い材料や、安価な材料というように、材料の選択の幅が広がる。

なお、密着層２３は、第２の層間絶縁膜１５と下部電極１６との密着性に優れた材料であればよい。

図８（ａ）〜図８（ｄ）は第２の実施形態の一変形例に係る半導体装置の製造方法の工程順の断面構成を示している。図８において、図６に示す構成部材と同一の構成部材には同一の符号を付している。

まず、図８（ａ）に示すように、第１の実施形態の第１製造方法と同様に、ＭＯＳトランジスタ３０を含む半導体基板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、開口したコンタクトホールに、バリア層及びタングステンからなる導電性プラグ１３を形成する。その後、スパッタ法により、導電性プラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、酸素バリア形成膜に対して、リソグラフィ法及びドライエッチング法により、導電性プラグ１３を含むようにパターニングして、酸素バリア形成膜から酸素バリア膜１４を形成する。

次に、図８（ｂ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全面にわたって、膜厚が約１０００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の上面をその膜厚が５００ｎｍ程度となるように平坦化する。その後、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１５に、酸素バリア膜１４を露出する開口部１５ａを形成し、続いて、スパッタ法又はＣＶＤ法により、開口部１５ａの底面上及び壁面上に、膜厚が約５ｎｍのチタン（Ｔｉ）からなる金属層を堆積する。さらに、堆積した金属層に対して、温度が約６５０℃の酸素雰囲気で約６０分間の酸化処理を行なって金属層を酸化することにより、酸化チタンからなる密着層形成層を形成する。続いて、形成した密着層形成層に対して、例えば塩素（Ｃｌ₂ ）ガスを用いた異方性のドライエッチングによるエッチバックを行なって、第２の層間絶縁膜１５の開口部１５ａの壁面上に密着層形成層から密着層２３を形成する。

次に、図８（ｃ）に示すように、スパッタ法又はＣＶＤ法により、開口部１５ａを含む第２の層間絶縁膜１５の上に、膜厚が約５０ｎｍの白金からなる下部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した下部電極形成膜に対して、該下部電極形成膜が少なくとも開口部１５ａの底面及び壁面上に残るようにパターニングすることにより、第２の層間絶縁膜１５との間に密着層２３を介在させた下部電極１６を形成する。

次に、図８（ｄ）に示すように、ＣＶＤ法により、下部電極１６を含む第２の層間絶縁膜１５の上に、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７の上に、膜厚が約５０ｎｍの白金からなる上部電極１８を形成する。これにより、下部電極１６、容量絶縁膜１７及び上部電極１８からなる容量素子１９が形成される。ここでも、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

このように、本変形例によると、第２の層間絶縁膜１５の開口部１５ａの壁面上に、厚さが約５ｎｍの酸化チタンからなる密着層２３を設けているため、容量絶縁膜１７を構成する強誘電体を結晶化するアニール処理時に、下部電極１６が第２の層間絶縁膜１５から剥離することを防止することができる。

また、密着層２３は金属酸化物からなるため、密着層２３と下部電極１６との反応によって、下部電極１６と第２の層間絶縁膜１５との密着性が向上する。その上、容量絶縁膜１７のアニール処理時には密着層２３から容量絶縁膜１７への金属拡散が防止される。

さらに、図８（ｂ）に示すように、密着層２３を開口部１５ａの壁面上にのみ形成して、下部電極１６は導電性の酸素バリア膜１４と直接に接続されるため、密着層２３として絶縁性材料を用いることができる。

なお、本変形例においても、酸素バリア膜１４の形成に、第１の実施形態の第２製造方法、すなわち酸素バリア膜１４を層間絶縁膜の開口部に充填して形成する方法を用いてもよい。

また、図８（ｃ）に示す工程において、下部電極１６と形成する際に、リソグラフィ法及びエッチング法によるパターニングに代えて、図４（ｃ）に示したように、ＣＭＰ法等により形成してもよい。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。

図９は本発明の第３の実施形態に係る半導体装置の断面構成を示している。図９において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図９に示すように、第３の実施形態に係る半導体装置は、第１及び第２の実施形態と同様に、導電性プラグ１３、酸素バリア膜１４及び容量素子１９が基板面に対して垂直な方向に積層されてなるスタック型のセル構造を有している。

第３の実施形態の特徴として、容量素子１９を構成する下部電極１６Ｂは、厚さが約３００ｎｍと比較的に膜厚が大きい白金により構成されている。

膜厚が約５０ｎｍの強誘電体からなり、下部電極１６Ｂの表面上に形成される容量絶縁膜１７は、該下部電極１６Ｂの上面と側面とがなす角部によって屈曲部１７ａが形成される。この屈曲部１７ａにより、容量絶縁膜１７の一部は、基板面とほぼ垂直な面を持つことになり、所定の容量を確保しながら、容量絶縁膜１７の基板面への投影面積を確実に小さくすることができる。

図１０（ａ）〜図１０（ｄ）は第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図１０において、図２に示す構成部材と同一の構成部材には同一の符号を付している。

まず、図１０（ａ）に示すように、第１の実施形態の第１製造方法と同様に、ＭＯＳトランジスタ３０を含む半導体基板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、開口したコンタクトホールに、バリア層及びタングステンからなる導電性プラグ１３を形成する。その後、スパッタ法により、導電性プラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、酸素バリア形成膜に対して、リソグラフィ法及びドライエッチング法により、導電性プラグ１３を含むようにパターニングして、酸素バリア形成膜から酸素バリア膜１４を形成する。

次に、図１０（ｂ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全面にわたって、膜厚が約３００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の上面を、酸素バリア膜１４が露出するまで研磨し、第２の層間絶縁膜１５及び酸素バリア膜１４の上面を平坦化する。

次に、図１０（ｃ）に示すように、スパッタ法により、第２の層間絶縁膜１５の上に酸素バリア膜１４を含む全面にわたって、厚さが約３００ｎｍの白金からなる下部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、下部電極形成膜をその酸素バリア膜１４の上側部分を含むようにパターニングして、該下部電極形成膜から厚膜の下部電極１６Ｂを形成する。

次に、図１０（ｄ）に示すように、ＣＶＤ法により、下部電極１６Ｂを覆うように、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７を覆うように、膜厚が約５０ｎｍの白金からなる上部電極１８を形成する。ここでは、容量絶縁膜１７及び上部電極１８を同一のマスクによりパターニングしている。これにより、下部電極１６Ｂ、容量絶縁膜１７及び上部電極１８からなる容量素子１９が形成される。ここでも、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

このように、第３の実施形態の製造方法によると、酸素バリア膜１４を形成した後、比較的に厚膜の下部電極１６Ｂを形成するため、該下部電極１６Ｂを酸素バリア膜１４と同時に形成する場合と比べて加工が容易である。

また、第３の実施形態に係る酸素バリア膜１４は、その周辺部を第２の層間絶縁膜１５により囲まれているため、下部電極１６Ｂの底面積を酸素バリア膜１４よりも大きくすることができる。このため、下部電極１６Ｂと酸素バリア膜１４との位置合わせを行なう際に、位置ずれが生じるおそれがない。

なお、第３の実施形態においても、酸素バリア膜１４の形成には、第１の実施形態に係る第２製造方法、すなわち酸素バリア膜１４を第２の層間絶縁膜１５に開口部を形成し、その開口部に充填して形成する方法を用いてもよい。

（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。

図１１は本発明の第４の実施形態に係る半導体装置の断面構成を示している。図１１において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１１に示すように、第４の実施形態に係る半導体装置は、第１〜第３の実施形態と同様に、導電性プラグ１３、酸素バリア膜１４及び容量素子１９が基板面に対して垂直な方向に積層されてなるスタック型のセル構造を有している。

第４の実施形態は、第３の実施形態のように容量素子１９の下部電極１６自体を厚膜とする代わりに、絶縁性材料からなり比較的に厚膜の例えば柱状の下地膜２４の上に形成する構成とする。

この構成により、膜厚が約５０ｎｍの強誘電体からなり、下部電極１６の表面上に形成される容量絶縁膜１７は、下地膜２４の上面と側面とがなす角部によって屈曲部１７ａが形成される。この屈曲部１７ａにより、容量絶縁膜１７の一部は、基板面とほぼ垂直な面を持つことになり、所定の容量を確保しながら、容量絶縁膜１７の基板面への投影面積を確実に小さくすることができる。

その上、下地膜２４を設けたことにより、下部電極１６の厚さを比較的に小さくできるため、下部電極１６自体の加工が容易となるので、基板面に対して垂直な方向の寸法、すなわち高さ寸法を容易に且つ確実に大きくすることができる。

図１２（ａ）〜図１２（ｄ）は第４の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図１２において、図２に示す構成部材と同一の構成部材には同一の符号を付している。

まず、図１２（ａ）に示すように、第１の実施形態の第１製造方法と同様に、ＭＯＳトランジスタ３０を含む半導体基板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、開口したコンタクトホールに、バリア層及びタングステンからなる導電性プラグ１３を形成する。その後、スパッタ法により、導電性プラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、酸素バリア形成膜に対して、リソグラフィ法及びドライエッチング法により、導電性プラグ１３を含むようにパターニングして、酸素バリア形成膜から酸素バリア膜１４を形成する。その後、ＣＶＤ法により、第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全面にわたって、膜厚が約３００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の上面を、酸素バリア膜１４が露出するまで研磨し、第２の層間絶縁膜１５及び酸素バリア膜１４の上面を平坦化する。

次に、図１２（ｂ）に示すように、ＣＶＤ法により、第２の層間絶縁膜１５の上に酸素バリア膜１４を含む全面にわたって、膜厚が約５００ｎｍの酸化シリコンからなる下地膜形成膜を堆積し、リソグラフィ法及びドライエッチング法により、堆積した下地膜形成膜における酸素バリア膜１４の上側部分をその周縁部が露出するようにパターニングして、該下地膜形成膜から下地膜２４を形成する。

次に、図１２（ｃ）に示すように、スパッタ法又はＣＶＤ法により、第２の層間絶縁膜１５の上に下地膜２４を覆うように膜厚が約５０ｎｍの白金からなる下部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した下部電極形成膜に対してパターニングすることにより、下部電極形成膜から、下地膜２４の上面及び側面を覆う下部電極１６を形成する。このとき、下部電極１６の下端部は酸素バリア膜１４の上面の周縁部において電気的に接続される。

次に、図１２（ｄ）に示すように、ＣＶＤ法により、下部電極１６を覆うように、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７を覆うように、膜厚が約５０ｎｍの白金からなる上部電極１８を形成する。ここでは、容量絶縁膜１７及び上部電極１８を同一のマスクによりパターニングしている。これにより、下部電極１６、容量絶縁膜１７及び上部電極１８からなる容量素子１９が形成される。ここでも、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

このように、第４の実施形態は、下部電極１６に基板面に対して垂直な部分を含むようにするための、すなわち立体化を図るための補助部材である柱状の下地膜２４を酸素バリア膜１４の上に設けている。このため、白金からなる下部電極１６自体を柱状構造とするよりも、加工性に優れる。

その上、下地膜２４は酸素バリア膜１４の上面の周縁部を露出するように形成するため、酸素バリア膜１４と下部電極１６との電気的な接続が確保されるので、下地膜２４は導電性を有さない材料を用いることができる。

なお、下地膜２４は、酸化シリコンに限られず、加工が容易な材料であれば良く、導電性の有無は問われない。さらには、下地膜２４として、導電性の酸化チタンアルミニウムを用いると、白金からなる下部電極１６との密着性が良好となる。

また、第４の実施形態においても、酸素バリア膜１４の形成には、第１の実施形態に係る第２製造方法、すなわち酸素バリア膜１４を第２の層間絶縁膜１５に開口部を形成し、その開口部に充填して形成する方法を用いてもよい。

（第４の実施形態の一変形例）
以下、本発明の第４の実施形態の一変形例について図面を参照しながら説明する。

図１３は本発明の第４の実施形態の一変形例に係る半導体装置の断面構成を示している。図１３において、図１１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

本変形例に係る半導体装置は、下地膜２４の側面上に、厚さが約５ｎｍの酸化チタンからなる密着層２５が設けられていることを特徴とする。

この密着層２５により、酸化シリコンからなる下地膜２４と白金からなる下部電極１６との間の密着性が向上するため、下部電極１６が下地膜２４から剥がれ難くなる。

なお、密着層２５に絶縁性の酸化チタンを用いているため、密着層２５は、バリア膜１４を露出するように設ける必要があるが、酸化イリジウムのような導電性材料を用いた場合には、酸素バリア膜１４を覆っていてもよい。

図１４（ａ）〜図１４（ｄ）は第４の実施形態の一変形例に係る半導体装置の製造方法の工程順の断面構成を示している。図１４において、図１２に示す構成部材と同一の構成部材には同一の符号を付している。

まず、図１４（ａ）に示すように、第１の実施形態の第１製造方法と同様に、ＭＯＳトランジスタ３０を含む半導体基板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、開口したコンタクトホールに、バリア層及びタングステンからなる導電性プラグ１３を形成する。その後、スパッタ法により、導電性プラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、酸素バリア形成膜に対して、リソグラフィ法及びドライエッチング法により、導電性プラグ１３を含むようにパターニングして、酸素バリア形成膜から酸素バリア膜１４を形成する。その後、ＣＶＤ法により、第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全面にわたって、膜厚が約３００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の上面を、酸素バリア膜１４が露出するまで研磨し、第２の層間絶縁膜１５及び酸素バリア膜１４の上面を平坦化する。

次に、図１４（ｂ）に示すように、ＣＶＤ法により、第２の層間絶縁膜１５の上に酸素バリア膜１４を含む全面にわたって、膜厚が約５００ｎｍの酸化シリコンからなる下地膜形成膜を堆積し、リソグラフィ法及びドライエッチング法により、堆積した下地膜形成膜における酸素バリア膜１４の上側部分をその周縁部が露出するようにパターニングして、該下地膜形成膜から下地膜２４を形成する。続いて、スパッタ法又はＣＶＤ法により、第２の層間絶縁膜１５の上に下地膜２４を覆うように、膜厚が約５ｎｍのチタンからなる金属層を堆積する。その後、堆積した金属層に対して、温度が約６５０℃の酸素雰囲気で約６０分の酸化処理によって金属層を酸化することにより、酸化チタンからなる密着層２５を形成する。

次に、図１４（ｃ）に示すように、例えば塩素（Ｃｌ₂ ）ガスを用いた異方性のドライエッチングにより、密着層２５を下地膜２４の側面上に残すようにエッチバックを行なう。ここでも、酸素バリア膜１４の上面の周縁部を露出する必要がある。

次に、図１４（ｄ）に示すように、スパッタ法又はＣＶＤ法により、下地膜２４及び密着層２５を含む第２の層間絶縁膜１５の上に、膜厚が約５０ｎｍの白金からなる下部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した下部電極形成膜に対してパターニングすることにより、下部電極形成膜から、下地膜２４をその側面に密着層２５を介在させて覆う下部電極１６を形成する。このとき、下部電極１６の下端部は酸素バリア膜１４の上面の周縁部において電気的に接続される。続いて、ＣＶＤ法により、下部電極１６を覆うように、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７を覆うように、膜厚が約５０ｎｍの白金からなる上部電極１８を形成する。ここでは、容量絶縁膜１７及び上部電極１８を同一のマスクによりパターニングしている。これにより、下部電極１６、容量絶縁膜１７及び上部電極１８からなる容量素子１９が形成される。ここでも、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

このように、本変形例によると、下地膜２４の側面上に、厚さが約５ｎｍの酸化チタンからなる密着層２５を設けているため、容量絶縁膜１７を構成する強誘電体を結晶化するアニール処理時に、下部電極１６が下地膜２４から剥離することを防止することができる。

また、密着層２５は金属酸化物からなるため、密着層２５と下部電極１６との反応によって、下部電極１６と下地膜２４との密着性が向上する。その上、容量絶縁膜１７のアニール処理時には密着層２５から容量絶縁膜１７への金属拡散が防止される。

さらに、図１４（ｃ）に示すように、密着層２５を酸素バリア膜１４を露出するように形成して、下部電極１６は導電性の酸素バリア膜１４と直接に接続されるため、密着層２５の導電性の有無は問われない。

（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。

図１５は本発明の第５の実施形態に係る半導体装置の断面構成を示している。図１５において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１５に示すように、第５の実施形態に係る半導体装置は、第１〜第４の実施形態と同様に、導電性プラグ１３、酸素バリア膜１４及び容量素子１９が基板面に対して垂直な方向に積層されてなるスタック型のセル構造を有している。

第５の実施形態の特徴として、容量素子１９を構成する下部電極１６Ｃは、厚さが約５０ｎｍで且つ高さが約５００ｎｍの有底筒状の白金により構成されている。さらに、容量素子１９を構成する強誘電体からなる容量絶縁膜１７及びその上の白金からなる上部電極１８は、下部電極１６Ｃの底面、内壁面及び外壁面の各面上に沿って形成されている。

この構成により、容量絶縁膜１７は、有底筒状の下部電極１６Ｃにおける底部と筒状体との接合部及び筒状体の上端部とによって屈曲部１７ａが形成される。この屈曲部１７ａにより、容量絶縁膜１７の一部は、基板面とほぼ垂直な面を筒状の下部電極１６Ｃの内壁面及び外壁面で持つことになり、容量絶縁膜１７の基板面への投影面積を小さくしながら、容量は格段に増大する。

図１６（ａ）〜図１６（ｄ）は第５の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図１６において、図２に示す構成部材と同一の構成部材には同一の符号を付している。

まず、図１６（ａ）に示すように、第１の実施形態の第１製造方法と同様に、ＭＯＳトランジスタ３０を含む半導体基板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、開口したコンタクトホールに、バリア層及びタングステンからなる導電性プラグ１３を形成する。続いて、スパッタ法により、導電性プラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、酸素バリア形成膜に対して、リソグラフィ法及びドライエッチング法により、導電性プラグ１３を含むようにパターニングして、酸素バリア形成膜から酸素バリア膜１４を形成する。

次に、図１６（ｂ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全面にわたって、膜厚が約１０００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の上面をその膜厚が５００ｎｍ程度となるように平坦化する。その後、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１５に、酸素バリア膜１４を露出する開口部１５ａを形成し、続いて、スパッタ法又はＣＶＤ法により、開口部１５ａを含む第２の層間絶縁膜１５の上に、膜厚が約５０ｎｍの白金からなる下部電極形成膜を堆積する。その後、ＣＭＰ法又はレジストエッチバック法により、堆積した下部電極形成膜における第２の層間絶縁膜１５の上側部分を除去して、該下部電極形成膜を開口部１５ａの底面及び壁面上に残すことにより、下部電極形成膜から有底筒状の下部電極１６Ｃを形成する。

次に、図１６（ｃ）に示すように、ベーパードフッ酸を用いたエッチングにより、酸素バリア膜１４の上面の近傍にまで第２の層間絶縁膜１５を除去することにより、下部電極１６Ｃの外壁面を露出する。

次に、図１６（ｄ）に示すように、ＣＶＤ法により、第２の層間絶縁膜１５の上に、露出した下部電極１６Ｃの底面、内壁面及び外壁面を覆うように、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７の上にその露出面に沿うように、膜厚が約５０ｎｍの白金からなる上部電極１８を形成する。ここでは、容量絶縁膜１７及び上部電極１８を同一のマスクによりパターニングしている。これにより、下部電極１６Ｃ、容量絶縁膜１７及び上部電極１８からなる容量素子１９が形成される。ここでも、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

このように、第５の実施形態の製造方法によると、第２の層間絶縁膜１５を酸素バリア膜１４の上面の近傍にまでエッチングして除去するため、下部電極１６Ｃの外壁面上にも容量絶縁膜１７及び上部電極１８を形成することができる。

（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。

図１７は本発明の第６の実施形態に係る半導体装置の断面構成を示している。図１７において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１７に示すように、第６の実施形態に係る半導体装置は、第１〜第５の実施形態と同様に、導電性プラグ１３、酸素バリア膜１４及び容量素子１９が基板面に対して垂直な方向に積層されてなるスタック型のセル構造を有している。

第６の実施形態の特徴として、容量素子１９を構成する下部電極１６は、厚さが約２０ｎｍで且つ高さが約５００ｎｍの有底筒状の酸化チタンからなる形状維持膜２６の底面、内壁面及び外壁面の各面上に沿って形成されている。さらに、下部電極１６の端部は酸素バリア膜１４の上面の周縁部と電気的に接続されている。また、容量素子１９を構成する強誘電体からなる容量絶縁膜１７及びその上の白金からなる上部電極１８は、下部電極１６に沿って形成されている。

この構成により、容量絶縁膜１７は、有底筒状の形状維持膜２６における底部と筒状体との接合部及び筒状体の上端部とによって屈曲部１７ａが形成される。この屈曲部１７ａにより、容量絶縁膜１７の一部は、基板面とほぼ垂直な面を筒状の形状維持膜２６の内壁面及び外壁面で持つことになり、容量絶縁膜１７の基板面への投影面積を小さくしながら、容量は格段に増大する。その上、有底筒状体を下部電極１６により形成するよりも材料の選択の幅が大きくなるため、プロセス中に形状が安定な材料を選択することにより、有底筒状体の形状を安定させることができる。

なお、形状維持膜２６は、酸素バリア膜１４との密着性が良好で且つ硬度が大きければ良く、導電性の有無は問われない。

図１８（ａ）〜図１８（ｄ）は第６の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図１８において、図２に示す構成部材と同一の構成部材には同一の符号を付している。

まず、図１８（ａ）に示すように、第１の実施形態の第１製造方法と同様に、ＭＯＳトランジスタ３０を含む半導体基板１０の上の全面に、膜厚が約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１２を堆積する。続いて、ＣＭＰ法により、堆積した第１の層間絶縁膜１２の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後、第１の層間絶縁膜１２におけるＭＯＳトランジスタ３０のソース領域３０ａの上側に、コンタクトホールを選択的に開口する。続いて、開口したコンタクトホールに、バリア層及びタングステンからなる導電性プラグ１３を形成する。続いて、スパッタ法により、導電性プラグ１３を含む第１の層間絶縁膜１２の上に、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。続いて、酸素バリア形成膜に対して、リソグラフィ法及びドライエッチング法により、導電性プラグ１３を含むようにパターニングして、酸素バリア形成膜から酸素バリア膜１４を形成する。

次に、図１８（ｂ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１２の上に酸素バリア膜１４を含む全面にわたって、膜厚が約１０００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５を堆積する。続いて、ＣＭＰ法により、堆積した第２の層間絶縁膜１５の上面をその膜厚が５００ｎｍ程度となるように平坦化する。その後、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１５に、酸素バリア膜１４の上面の中央部を露出する開口部１５ａを形成し、続いて、スパッタ法又はＣＶＤ法により、開口部１５ａを含む第２の層間絶縁膜１５の上に、膜厚が約１０ｎｍのチタンからなる金属膜を堆積する。さらに、堆積した金属膜に対して、温度が約６５０℃の酸素雰囲気で約６０分間の酸化処理を行なって金属膜を酸化することにより、酸化チタンからなる形状維持膜形成膜を形成する。その後、ＣＭＰ法又はレジストエッチバック法により、形状維持膜形成膜における第２の層間絶縁膜１５の上側部分を除去して、該形状維持膜形成膜を開口部１５ａの底面及び壁面上に残すことにより、形状維持膜形成膜から有底筒状の形状維持膜２６を形成する。

次に、図１８（ｃ）に示すように、ベーパードフッ酸を用いたエッチングにより、酸素バリア膜１４の上面の周縁部を露出するように第２の層間絶縁膜１５を除去することにより、形状維持膜２６の外壁面を露出する。その後、スパッタ法又はＣＶＤ法により、第２の層間絶縁膜１５の上に、露出した形状維持膜２６の底面、内壁面及び外壁面を覆うように、膜厚が約５０ｎｍの白金からなる下部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した下部電極形成膜を形状維持膜２６を含む領域でパターニングして、下部電極形成膜から、その端部が酸素バリア膜１４の上面の周縁部と接続された下部電極１６を形成する。

次に、図１８（ｄ）に示すように、ＣＶＤ法により、第２の層間絶縁膜１５の上に、下部電極１６の露出面を覆うように、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜１７を形成し、続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜１７の上にその露出面に沿うように、膜厚が約５０ｎｍの白金からなる上部電極１８を形成する。ここでは、容量絶縁膜１７及び上部電極１８を同一のマスクによりパターニングしている。これにより、下部電極１６、容量絶縁膜１７及び上部電極１８からなる容量素子１９が形成される。ここでも、約７００℃の温度で約１０分間のアニールを行なって、容量絶縁膜１７を構成する強誘電体の結晶化を図る。

このように、第６の実施形態の製造方法によると、第２の層間絶縁膜１５を酸素バリア膜１４の上面を露出するまでエッチングして除去するため、形状維持膜２６の外壁面上にも下部電極１６、容量絶縁膜１７及び上部電極１８を形成することができると共に、下部電極１６は酸素バリア膜１４と電気的な導通を図ることができる。

また、形状維持膜２６は金属酸化物からなるため、下部電極１６との反応によって、下部電極１６との密着性が向上する。その上、容量絶縁膜１７のアニール処理時には形状維持膜２６から容量絶縁膜１７への金属拡散が防止される。

なお、第１〜第６の各実施形態においては、容量絶縁膜に強誘電体を用いたが、強誘電体に限られず、高誘電体又は常誘電体を用いてもよい。

本発明の第１の実施形態に係る半導体装置を示す構成断面図である。（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の第１製造方法を示す工程順の構成断面図である。（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の第２製造方法を示す工程順の構成断面図である。（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の第１製造方法の一変形例を示す工程順の構成断面図である。本発明の第２の実施形態に係る半導体装置を示す構成断面図である。（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。本発明の第２の実施形態の一変形例に係る半導体装置を示す構成断面図である。（ａ）〜（ｄ）は本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。本発明の第３の実施形態に係る半導体装置を示す構成断面図である。（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。本発明の第４の実施形態に係る半導体装置を示す構成断面図である。（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。本発明の第４の実施形態の一変形例に係る半導体装置を示す構成断面図である。（ａ）〜（ｄ）は本発明の第４の実施形態の一変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。本発明の第５の実施形態に係る半導体装置を示す構成断面図である。（ａ）〜（ｄ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。本発明の第６の実施形態に係る半導体装置を示す構成断面図である。（ａ）〜（ｄ）は本発明の第６の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の構成断面図である。

符号の説明

１０半導体基板
１１ＳＴＩ膜
１２第１の層間絶縁膜
１３導電性プラグ
１４酸素バリア膜
１５第２の層間絶縁膜
１５ａ開口部
１６下部電極
１６Ａ下部電極
１６Ｂ下部電極
１６Ｃ下部電極
１７容量絶縁膜
１７ａ屈曲部
１８上部電極
１９容量素子
２０第２の層間絶縁膜
２０ａ第１開口部
２１第３の層間絶縁膜
２１ａ第２開口部
２２密着層
２３密着層
２４下地膜
２５密着層
２６形状維持膜
３０ＭＯＳトランジスタ
３０ａソース拡散領域

Claims

半導体領域の上に第１の層間絶縁膜を形成する第１の工程と、
前記第１の層間絶縁膜に前記半導体領域と接続される導電性プラグを形成する第２の工程と、
前記第１の層間絶縁膜の上に、導電性の酸素バリア膜を前記導電性プラグを覆うように形成する第３の工程と、
前記第１の層間絶縁膜の上に、第２の層間絶縁膜を該第２の層間絶縁膜から前記酸素バリア膜が露出するように形成する第４の工程と、
露出した酸素バリア膜の上に、前記酸素バリア膜の周縁部が露出するように、膜厚が比較的に大きい下地膜を形成する第５の工程と、
露出した前記下地膜の上面及び側面上に、その端部が前記酸素バリア膜と接続されるように下部電極を形成する第６の工程と、
前記下部電極の上に該下部電極に沿うように容量絶縁膜を形成する第７の工程と、
前記容量絶縁膜の上に該容量絶縁膜に沿うように上部電極を形成する第８の工程とを備えていることを特徴とする半導体装置の製造方法。
前記第５の工程と前記第６の工程との間に、
前記下地膜の側面に、前記下部電極の前記下地膜に対する密着性を高める密着層を形成する工程をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
前記容量絶縁膜は、強誘電体又は高誘電体からなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。