JP2004179497A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】隣接するキャパシタ素子の電極同士の接触を防止して、品質、電気的性能、および信頼性を向上できるキャパシタ素子を備えた半導体装置を提供する。
【解決手段】素子分離領域4を形成したp型シリコン基板3上にMOSトランジスタ12を形成した後、基板3上に第1〜第3の層間絶縁膜13〜15およびエッチングストッパー膜16を積層する。各膜13〜16膜内にn+型ポリSi膜17およびタングステン膜18を埋め込んでコンタクトプラグ34を形成する。膜16上に第1〜第3のサポート絶縁膜22〜24を積層した後、各膜22〜24をエッチングしてSN電極形成用ホール28を形成する。ホール28内にスペーサ膜19を設けた後、膜19上にSN電極21a、キャパシタ絶縁膜25、およびPL電極21bを積層する。
【選択図】 図1
【解決手段】素子分離領域4を形成したp型シリコン基板3上にMOSトランジスタ12を形成した後、基板3上に第1〜第3の層間絶縁膜13〜15およびエッチングストッパー膜16を積層する。各膜13〜16膜内にn+型ポリSi膜17およびタングステン膜18を埋め込んでコンタクトプラグ34を形成する。膜16上に第1〜第3のサポート絶縁膜22〜24を積層した後、各膜22〜24をエッチングしてSN電極形成用ホール28を形成する。ホール28内にスペーサ膜19を設けた後、膜19上にSN電極21a、キャパシタ絶縁膜25、およびPL電極21bを積層する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、例えばDRAMやFeRAMなどの半導体装置中のキャパシタ素子の電気的性能の向上を図る技術に係り、特にキャパシタの電極付近の構造の改良を図った半導体装置および半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、最小加工寸法の微細化とともにメモリセル面積の微細化は進む一方である。それにつれて、メモリセルにおけるキャパシタ面積は非常に小さくなってきている。メモリセル面積が小さくなるとキャパシタ容量(蓄積容量;Cs)も小さくなってしまうが、キャパシタ容量はセンス感度やソフトエラー等の点からそれほど小さくできない。これを解決するために、キャパシタ素子を3次元的、すなわち立体的に形成して、小さなセル面積でもキャパシタ表面積をできるだけ大きくする。これにより、キャパシタ容量を稼ぐ方法が検討されている。また、キャパシタ絶縁膜に、誘電率の高い絶縁膜、いわゆるhigh ε膜を用いることにより、キャパシタ容量を稼ぐ方法が検討されている。さらに、これら両者を組み合わせることにより、キャパシタ容量を稼ぐ方法が検討されている。
【0003】
例えば、0.13μm程度のデザインルールの世代になると、通常、ある程度複雑な3次元形状をした蓄積電極(SN;Storage Node 電極)と、高誘電体材料からなるキャパシタ絶縁膜とを組み合わせる。これにより、必要な蓄積容量を確保する。具体的には、1GビットDRAM世代相当になると、キャパシタ素子は、いわゆるCylinder型(シリンダ型)、Concave型(凹型)、Convex型(凸型)、あるいはPedestal型(箱型)などと呼ばれる様々な立体形状に形成される。また、誘電率の高い絶縁材料の代表的なものとして、(Ba,Sr)TiO3やTa2O5がある。これらの高誘電体をDRAMのキャパシタ絶縁膜として用いる場合、SN電極には、Ru膜、またはRuO2膜およびRu膜からなる積層膜(Ru積層膜)を用いることが検討されている。これらの膜は、キャパシタ絶縁膜の成膜工程の途中で酸化されても金属導電性を示す。なお、RuO2膜は導電性を示す。
【0004】
ここで、0.13μm以下のデザインルールで作成されるDRAMのメモリセル付近の構造および形成方法について、図15を参照しつつ具体例を挙げて簡潔に説明する。図15に示されるDRAM101は、シリンダ型スタック構造を有するキャパシタ素子102を備えている。このキャパシタ素子102は、SN電極122がRu積層膜を用いて形成されている。以下、キャパシタ素子付近の形成方法について説明する。
【0005】
先ず、p−タイプSi基板103に素子分離領域104を形成した後、基板103上にゲート絶縁膜105を設ける。続けて、絶縁膜105上に、例えばポリSi膜106およびWSi2膜107を連続して設け、ポリサイド構造を有するゲート電極108を形成する。このゲート電極108は、ワード線となる。続けて、電極108上にゲートキャップ膜109を設けた後、ゲート側壁膜110およびn−拡散層111を形成する。これにより、MOSトランジスタ112を形成する。
【0006】
次に、基板103上に層間絶縁膜113を堆積させて平坦化した後、図示しないビット線を形成する。続けて、絶縁膜113上にさらに3層の層間絶縁膜114,115,116を連続して堆積させた後、最上層の層間絶縁膜116の表面を平坦化する。この後、層間絶縁膜113,114,115,116をエッチングして、図示しないCNコンタクトホールを開孔する。そして、このホール内に、先ずn+多結晶シリコン膜117を埋め込み、次にタングステン(W)などのプラグ材料118を埋め込む。
【0007】
次に、層間絶縁膜116上にSN電極サポート用の積層絶縁膜119,120,121を連続して堆積させた後、図示しないSN電極形成用絶縁膜を堆積させる。続けて、通常の光リソグラフィ法およびRIE法を用いて図示しないSN電極形成用ホールを開口する。そして、SN電極用の積層膜としてRu膜122を積層成膜した後、CMP処理でSN電極122を加工する。続けて、SN電極形成用絶縁膜をウェットエッチング法にてエッチバックした後、キャパシタ絶縁膜123およびプレート電極(PL電極)124を連続して堆積させて形成する。この後、光リソグラフィ法およびRIE法を用いてPL電極124を加工する。
【0008】
以上説明した工程により、Ru積層膜を用いてSN電極122を形成した、シリンダ型スタック構造を有するキャパシタ素子102を得る。
【0009】
【発明が解決しようとする課題】
前述したメモリセル構造を、0.13μm以下のデザインルールで作成されるDRAMに適用する場合、隣接するキャパシタ素子102のセル−セル間の距離が短くなる。これにより、例えば各キャパシタ素子102のPL電極124同士が接触し易くなる。この接触は、後の熱工程において、接触部分における結晶粒(グレイン)の成長を引き起こす要因となる。そして、この粒成長は、図16に示すように、PL電極、キャパシタ絶縁膜、およびSN電極からなるキャパシタ素子の、それぞれの界面における膜剥がれを引き起こす二次的な要因となる。キャパシタ素子の各界面において膜剥がれが起きると、主として次に述べるような2つの問題が生じる。
【0010】
第1に、キャパシタ絶縁膜に流れるリーク電流が、電界集中によって増大してしまう。第2に、セル面積が減少することにより、DRAMの適正な動作に必要な静電容量が得られず、信頼性が著しく減少する。
【0011】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、デザインルールの大きさに拘らず、隣接するキャパシタ素子の電極同士が接触しないように、電極同士の接触を防止できるキャパシタ構造を採用することにより、品質、電気的性能、および信頼性の向上を図り得るキャパシタ素子を備えた半導体装置を提供することにある。それとともに、そのような半導体装置を製造できる半導体装置の製造方法を提供することにある。
【0012】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置は、基板上に選択的に設けられたスタック型キャパシタ構造を有する複数個のキャパシタ素子と、これら各キャパシタ素子の下端部のうち、少なくとも隣接する前記各キャパシタ素子と対向する側に設けられて、隣接する前記各キャパシタ素子の電極同士の間隔を広げる複数個の離間部材と、を具備することを特徴とするものである。
【0013】
この半導体装置においては、基板上に選択的に設けられたスタック型キャパシタ構造を有する複数個のキャパシタ素子の下端部のうち、少なくとも隣接する前記各キャパシタ素子と対向する側に、隣接する各キャパシタ素子の電極同士の間隔を広げる離間部材が設けられている。これにより、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止できるキャパシタ構造を実現できる。
【0014】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、スタック型キャパシタ構造を有する複数個のキャパシタ素子が設けられる位置において、少なくとも隣接する前記各キャパシタ素子の電極同士が対向する領域に前記電極同士の間隔を広げる離間部材を前記各キャパシタ素子と同数個基板上に設ける工程と、前記各離間部材の上に前記各キャパシタ素子の下部電極を設ける工程と、前記各下部電極の露出表面を覆うようにキャパシタ誘電体膜を前記基板上に設ける工程と、前記各下部電極と対をなして前記各下部電極との間に前記キャパシタ誘電体膜を挟むように、前記キャパシタ素子の上部電極を前記キャパシタ誘電体膜の露出表面上に設ける工程と、を含むことを特徴とするものである。
【0015】
この半導体装置の製造方法においては、スタック型キャパシタ構造を有する複数個のキャパシタ素子が設けられる位置において、少なくとも隣接する各キャパシタ素子の電極同士が対向する領域に電極同士の間隔を広げる離間部材を前記各キャパシタ素子と同数個基板上に設ける。そして、これら各離間部材の上に、各キャパシタ素子の下部電極を設ける。これにより、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止することができる。
【0016】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【0017】
(第1の実施の形態)
先ず、本発明に係る第1実施形態を図1〜図8を参照しつつ説明する。図1は、第1実施形態に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図である。図2〜図4は、図1のDRAMのメモリセル付近の製造方法を示す工程断面図である。図5は、図1のDRAMのメモリセルの寸法を示す図である。図6は、図1のDRAMのメモリセル付近の表面および内部状態を示すSEMの写真である。図7は、図1のDRAMのキャパシタと従来の技術に係るDRAMのキャパシタとの電気的特性の差をグラフにして示す図である。図8は、第1実施形態に係る半導体装置としてのDRAMのメモリセル付近の他の概略構成を示す断面図である。
【0018】
先ず、図1を参照しつつ、第1実施形態に係る半導体装置としてのDRAM1が備えるメモリセル2付近の概略構成について説明する。本実施形態において、メモリセル2の一部を構成するキャパシタ素子(キャパシタセル)20は、いわゆるCylinder型(シリンダ型)スタック構造に形成されている。また、本実施形態においては、DRAM1が備える複数個のメモリセル2のうち、隣接する2個のメモリセル2、およびそれらの周辺について説明および図示する。
【0019】
図1に示すように、p型シリコン基板3にトレンチ型の素子分離領域4が形成されている。基板3上には、2箇所にゲート絶縁膜5が設けられている。それら各ゲート絶縁膜5上には、ワード線となるゲート電極6がそれぞれ設けられている。各ゲート電極6は、例えばポリSi膜7およびWSi2膜8からなるポリサイド構造を有している。各ゲート電極6上には、ゲートキャップ膜9が設けられている。また、各ゲート絶縁膜5、各ゲート電極6、および各ゲートキャップ膜9の両側部には、シリコン窒化膜からなるゲート側壁膜10がそれぞれ設けられている。さらに、基板3には、ソース・ドレイン拡散層(n−拡散層)11が3箇所に形成されている。これらにより、2個のMOSトランジスタ12が形成されている。
【0020】
MOSトランジスタ12が形成された基板3上には、第1層間絶縁膜13、第2層間絶縁膜14、および第3層間絶縁膜15が3層に積層されて設けられている。そして、最上層の第3層間絶縁膜15上には、エッチングストッパー膜16が設けられている。これら第1〜第3の層間絶縁膜13,14,15、およびエッチングストッパー膜16の内部には、n+多結晶シリコン膜17およびタングステン膜(W膜)18が埋め込まれている。これら両膜17,18は、第1〜第3の層間絶縁膜13,14,15、およびエッチングストッパー膜16を貫通して開孔された図示しない2つのコンタクトホール内に埋め込まれている。n+多結晶シリコン膜17およびタングステン膜18は、コンタクトプラグ34を構成する。n+多結晶シリコン膜17は、ソース・ドレイン拡散層11に接続されている。
【0021】
また、エッチングストッパー膜16上には、離間部材としてのスペーサ膜19が各タングステン膜18の上面に直接接触して設けられている。各スペーサ膜19は、例えばTiNなどの導電体から形成されている。各スペーサ膜19は、隣接する2個のキャパシタ素子20の電極21同士が接触しないように、電極21同士の間隔を所定の大きさに保持できる位置に設けられている。同様に、各スペーサ膜19は、それらの膜厚が、隣接する2個のキャパシタ素子20の電極21同士が接触しない大きさに設定されている。
【0022】
各スペーサ膜19の上には、キャパシタ素子20が備える2個の電極21のうち、Cylinder型(シリンダ型)に形成された下部電極としての蓄積電極(SN;Storage Node 電極)21aがそれぞれ設けられている。各SN電極21aは、例えばRu膜から形成されている。それとともに、エッチングストッパー膜16上において、各スペーサ膜19の周囲には、第1サポート絶縁膜22、第2サポート絶縁膜23、および第3サポート絶縁膜24が、3層に積層されて設けられている。各SN電極21aは、各スペーサ膜19を介して、第1〜第3のサポート絶縁膜22,23,24により支持されて直立している。また、最上層の第3サポート絶縁膜24は、各SN電極21aを形成する際のウェットエッチングに対するストッパー膜としての役割も果たす。
【0023】
各SN電極21a上には、例えばTa2O5膜からなるキャパシタ絶縁膜(キャパシタ誘電体膜)25が形成されている。また、キャパシタ誘電体膜25の上には、各SN電極21aと対をなすように、キャパシタ素子20が備える2個の電極21のうち、上部電極としてのプレート電極(PL;Plate 電極)21bが形成されている。各PL電極21bは、例えばRu膜から形成されている。本実施形態のキャパシタ素子20は、図1に示すように、シリンダ型スタック構造とされている。各PL電極21bの周囲には、マスク部材としてのPL電極加工用マスク膜26が設けられている。
【0024】
次に、図1〜図5を参照しつつ、以上説明したDRAM1の製造方法について説明する。
【0025】
先ず、図2(a)に示すように、不純物濃度5×1015cm−3程度のp型シリコン基板3の(1 0 0)面に、図示しないウェルを形成する。この際、nチャンネルトランジスタ領域にはpウェルを形成し、pチャンネルトランジスタ領域にはnウェルを形成する。
【0026】
次に、深さが約0.2μmのトレンチ型の素子分離領域4を基板3に形成する。素子分離領域4は、例えば反応性イオンエッチング法(RIE法)を用いて基板3に図示しない溝(トレンチ)を掘り、このトレンチ内に絶縁膜を埋め込むことにより形成される。
【0027】
次に、膜厚が約6nmのゲート絶縁膜5を基板3上に形成する。続けて、このゲート絶縁膜5上にワード線となるゲート電極6を形成する。本実施形態では、ゲート電極6における抵抗を小さくするために、ゲート電極6をいわゆるポリサイド構造とする。具体的には、ゲート電極6として、ポリSi膜7およびWSi2膜8を積層した多層膜を採用する。先ず、ポリSi膜7をゲート絶縁膜5上に約50nm設け、次に、WSi2膜8をポリSi膜7上に約50nm設ける。続けて、WSi2膜8上に、例えばSi3N4膜などのシリコン窒化膜からなるゲートキャップ膜9を形成する。このゲートキャップ膜9は、後工程における自己整合工程の際のゲート電極6へのエッチングストッパー膜として機能する。続けて、ゲートキャップ膜9上に図示しないレジストパターンを形成し、このレジストパターンをマスクとして用いてゲートキャップ膜9を加工する。そして、加工されたゲートキャップ膜9をマスクとして用いて、ポリSi膜7およびWSi2膜8を加工する。これにより、ゲート電極6を形成する。
【0028】
次に、ゲート電極6が形成された基板3に対して熱酸化処理を施し、いわゆる後酸化膜を形成する。なお、この後酸化膜の図示は省略する。本実施形態においては、例えば約1050℃の酸素雰囲気下で約5秒のRTO(Rapid Thermal Oxidization)による熱酸化処理を基板3に対して施す。これにより、ゲート電極6、および後の工程で形成される低濃度の不純物拡散層(ソース・ドレイン拡散層、n−拡散層)11の耐圧能力を向上させる。
【0029】
次に、LDD(Lightly Doped Drain)構造を形成するために、膜厚が約20nmのシリコン窒化膜を基板3上に成膜する。この後、RIE法を用いた全面エッチングにより、ゲート側壁膜10を形成する。続けて、イオン注入法により、ソース・ドレイン拡散層となるn−拡散層11を基板3の表面領域に形成する。この際、ゲートキャップ膜9上に形成したレジストパターン、ゲートキャップ膜9、ゲート側壁膜10、ならびにポリSi膜7およびWSi2膜8からなるゲート電極6をマスクとして用いる。以上説明した工程により、MOSトランジスタ12を基板3上に形成する。
【0030】
次に、例えばBPSG膜(Boron−doped Phosphor−Silicate Glass膜)からなる第1の層間絶縁膜13を、MOSトランジスタ12が形成された基板3の上に全面的に設ける。具体的には、CVD法によりBPSG膜13を基板3上に約500nm堆積させる。この後、第1層間絶縁膜13に、例えばCMP(Chemicaland Mechanical Polishing;ケミカル・メカニカル・ポリッシング)法を施す。これにより、第1層間絶縁膜13の露出表面(上面)を研磨して平坦化する。この際、ゲートキャップ膜9上の第1層間絶縁膜13の膜厚が約100nmになるまで研磨する。これにより、所望の膜厚を有する第1層間絶縁膜13を基板3上に形成する。
【0031】
次に、n−型不純物拡散層(n−拡散層)11の上方の第1層間絶縁膜13をエッチングして、n−拡散層11と図示しないビット線およびSN電極21aとのコンタクトを取るための図示しない第1のコンタクトホールを設ける。この第1コンタクトホールは、その下端開口がn−拡散層11の上面(表面)に達するように、第1層間絶縁膜13をその厚さ方向に貫通して設けられる。これにより、n−型不純物拡散層11の表面は、第1コンタクトホール内に露出される。また、本実施形態においては、いわゆる高選択比RIE法を用いて自己整合的に第1コンタクトホールを開孔する。本実施形態の高選択比RIE法は、第1層間絶縁膜13に用いたBPSG膜と、ゲートキャップ膜9に用いたシリコン窒化膜との間で、エッチングレートが10倍以上異なるように設定されたRIE法を指す。具体的には、BPSG膜13のエッチングレートが、Si3N4膜9のエッチングレートに比べて10倍以上速くなるように設定されたRIE法を指す。
【0032】
第1層間絶縁膜13中に第1コンタクトホールを開孔した後、この第1コンタクトホール内をn+型のポリSi膜(n+多結晶シリコン膜)17を用いて略完全に埋め込む。これにより、ポリSi膜17の下端面はn−拡散層11の露出表面(上面)と接触する。この後、例えばCMP法を用いて第1コンタクトホールの外部に付着したポリSi膜17を研磨して除去し、第1コンタクトホール内にのみポリSi膜17を残存させる。それとともに、第1コンタクトホール内に埋め込んだポリSi膜17の上端面(露出表面)を研磨して平坦化する。
【0033】
次に、第1層間絶縁膜13の露出表面上に全面的に、第2の層間絶縁膜14および第3の層間絶縁膜15を、例えばCVD法を用いて約150nm連続して堆積させる。そして、第2層間絶縁膜14および第3層間絶縁膜15中に、図示しないビット線などをポリSi膜17に達するように形成する。この後、ポリSi膜17と電気的に接続される図示しないビット線を、第2層間絶縁膜14および第3層間絶縁膜15を介して埋め込み形成する。続けて、第3層間絶縁膜15の露出表面(上面)上に全面的に、例えばシリコン窒化膜からなるエッチングストッパー膜16を、例えばCVD法を用いて約50nm堆積させる。この後、エッチングストッパー膜16の露出表面(上面)を、例えばCMP法を用いて研磨して平坦化する。
【0034】
次に、ポリSi膜17の上方のエッチングストッパー膜16、第3層間絶縁膜15、および第2層間絶縁膜14を、上側から順番にRIE法等を用いてエッチングして、図示しない第2のコンタクトホールを設ける。この第2のコンタクトホールは、その下端開口が第1コンタクトホール内に埋め込まれたポリSi膜17の上端面に達するように、各膜16,15,14をそれらの厚さ方向に貫通して設けられる。これにより、ポリSi膜17の表面(上端面)は、第2コンタクトホール内に露出される。続けて、この第2コンタクトホール内をプラグ材料としてのタングステン(W)膜18を用いて略完全に埋め込むように、エッチングストッパー膜16の露出表面上に全面的に、CVD法などを用いてタングステン膜18を堆積させる。これにより、第2コンタクトホール内はタングステン膜18により略完全に埋め込まれる。この際、タングステン膜18の下端面はポリSi膜17の上端面(露出表面)と接触する。
【0035】
この後、例えばCMP法を用いてエッチングストッパー膜16上のタングステン膜18を研磨して除去し、第2コンタクトホール内にのみタングステン膜18を残存させる。それとともに、第2コンタクトホール内に埋め込んだタングステン膜18の上端面(露出表面)を研磨して平坦化する。このタングステン膜18は、第1コンタクトホール内に埋め込まれたポリSi膜17とともに、メモリセル2のコンタクトプラグ34として機能する。
【0036】
次に、エッチングストッパー膜16の露出表面上に全面的に、例えばCVD法を用いて、第1のサポート絶縁膜22、第2のサポート絶縁膜23、および第3のサポート絶縁膜24を連続して堆積させる。これら各サポート絶縁膜22,23,24は、後に設けられるキャパシタ素子20のSN電極21aを支持(サポート)する。第1サポート絶縁膜22は、例えばSiN膜により形成される。また、第2サポート絶縁膜23は、例えばTEOS膜などのSiO2膜により形成される。また、第3サポート絶縁膜24は、例えばSiN膜により形成される。続けて、第3サポート絶縁膜24の露出表面上に全面的に、SN電極21aを形成するためのSN電極形成用絶縁膜27を、例えばCVD法を用いて堆積させる。
【0037】
次に、図2(b)に示すように、タングステン膜18の上方のSN電極形成用絶縁膜27および第1〜第3のサポート絶縁膜22,23,24を、上側から順番にRIE法等を用いてエッチングする。これにより、それら各膜27,24,23,22の内部にSN電極21aを形成するためのSN電極形成用ホール28を設ける。このSN電極形成用ホール28は、その下端開口が第2コンタクトホール内に埋め込まれたタングステン膜18の上端面に達するように、各膜27,24,23,22をそれらの厚さ方向に貫通して設けられる。これにより、タングステン膜18の表面(上端面)は、SN電極形成用ホール28内に露出される。
【0038】
次に、図3(a)に示すように、SN電極形成用ホール28の内側およびSN電極形成用絶縁膜27の上面に、例えばCVD法を用いてTiN膜29を堆積させる。この際、TiN膜29は、第2コンタクトホール内に埋め込まれたタングステン膜18の露出表面を覆うように堆積される。このTiN膜29は、後の加工工程において、隣接するキャパシタ素子20の電極21同士が接触しないように、電極21同士の間隔を広げるための離間部材としてのスペーサ膜19に加工される。したがって、このTiN膜29は、隣接するキャパシタ素子20の電極21同士が接触しない程度に、電極21同士の間隔を広げて保持できる膜厚に形成される。
【0039】
次に、図3(b)に示すように、例えばスパッタリング法やCVD法などを用いて、TiN膜29の露出表面を覆うように、第1のRu膜30をその膜厚が約30nmになるまで堆積させる。この第1のRu膜30は、後の加工工程により、キャパシタ素子20のSN電極21aとなる。続けて、同じくスパッタリング法やCVD法などを用いて、例えばレジスト膜からなるCMP犠牲膜31によりSN電極形成用ホール28の内部を埋め込む。この後、例えばCMP法を用いて、SN電極形成用ホール28の外部に付着しているTiN膜29、第1のRu膜30、およびCMP犠牲膜31を研磨して除去する。これにより、TiN膜29、第1のRu膜30、およびCMP犠牲膜31をSN電極形成用ホール28の内部にのみ残存させる。
【0040】
次に、図4(a)に示すように、希HF水溶液を用いたウェットエッチング法により、SN電極形成用絶縁膜27を除去する。これにより、第1のRu膜30をシリンダ形状に加工し、シリンダ形状を有するSN電極21aを得る。それとともに、TiN膜29を第1〜第3のサポート絶縁膜22,23,24の内部にのみ残存させる。これにより、TiN膜をSN電極21aの下端部の外側表面を覆うように加工し、スペーサ膜19を得る。このスペーサ膜19は、各キャパシタ素子20の下端部のうち、少なくとも隣接するキャパシタ素子20と対向する側に設けられることが好ましい。これにより、隣接する各キャパシタ素子20の電極21同士の間隔を、スペーサ膜19の膜厚分広げることができる。前述したように、本実施形態においては、隣接する各キャパシタ素子20のSN電極21aの下端部の外側表面を覆うようにスペーサ膜19を形成する。これにより、後述するPL電極21b同士の間隔をスペーサ膜19の膜厚分広げて、PL電極21b同士の接触を防ぐことができる。
【0041】
また、このTiN膜からなるスペーサ膜19は、コンタクトプラグ34の一部を構成するタングステン膜18とRu膜からなるSN電極21aとの間に挟まれた構造となっている。これにより、スペーサ膜19は、通常のバリアメタル膜としても機能する。続けて、SN電極21aおよび第3サポート絶縁膜24の露出表面を覆うように、例えばCVD法を用いてTa2O5膜32を、その膜厚が約10nm〜15nmとなるように堆積させる。このTa2O5膜32は、キャパシタ絶縁膜(キャパシタ誘電体膜)25となる。
【0042】
次に、図4(b)に示すように、例えばスパッタリング法やCVD法などを用いて、Ta2O5膜32の露出表面を覆うように第2のRu膜33を堆積させる。この第2のRu膜33は、キャパシタ素子20のPL電極21bとなる。この際、隣接するキャパシタ素子20のPL電極21b同士が接触しないように、Ru膜33を、その膜厚が例えば約20nm〜30nmとなるように堆積させる。
【0043】
次に、図1に示すように、例えばCVD法を用いて、PL電極21bの露出表面を覆うようにマスク部材としてのPL電極加工用マスク膜26を設ける。この際、隣接するキャパシタ素子20のPL電極21b同士の間を略完全に埋めるように、マスク膜26を堆積させる。このマスク膜26は、例えばTEOS膜などの絶縁膜から形成される。このマスク26膜により、隣接するPL電極21b同士の接触を防ぐことができる。
【0044】
この後、例えば光リソグラフィ法、あるいはRIE法などを用いてPL電極21bを加工する。これにより、シリンダ型スタック構造を有する2個のキャパシタ素子20を得る。ひいては、これら各キャパシタ素子20および前述した2個のMOSトランジスタ12などから構成されるメモリセル2を得る。続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の性能および品質を有するDRAM1を得る。ただし、それら各工程の詳細な説明は省略する。
【0045】
以上説明したように、この第1実施形態によれば、TiN膜からなるスペーサ膜19が、隣接する各キャパシタ素子20のSN電極21aの下端部の外側表面を覆うように設けられている。各スペーサ膜19は、隣接するキャパシタ素子20のPL電極21b同士が接触しない程度に、PL電極21b同士の間隔を広げて保持できる膜厚に形成されている。これにより、隣接するPL電極21b同士の接触を防ぐことができる。また、各スペーサ膜19により、隣接するPL電極21b同士の間を広げて、この空間をTEOS膜からなるマスク膜26を用いて略完全に埋め込む。これにより、例えば隣接する各PL電極21bが熱変形した場合でも、PL電極21b同士の接触を防ぐことができる。
【0046】
通常、PL電極21b同士が接触すると、熱工程中に接触部分(接合部分)において結晶粒(グレイン)の成長が起こり、各キャパシタ素子20を構成している各膜21a,21b,25が互いに物理的に引っ張り合う現象が起きる。この際に生じる応力により、キャパシタ絶縁膜25とSN電極21aおよびPL電極21bとの間の界面において膜剥がれが起きる。ところが、本実施形態においては、前述したように、スペーサ膜19により、隣接するPL電極21b同士の間隔は、たとえPL電極21bが熱変形した場合でもPL電極21b同士が互いに接触しない程度に広げられている。それとともに、各PL電極21bの間は、TEOS膜からなるマスク膜26により略完全に埋め込まれている。
【0047】
この結果、キャパシタ素子20の側壁部における結晶粒(グレイン)の成長を抑制したり、あるいは無くしたりすることができる。特に、キャパシタ素子20のPL電極21b、キャパシタ誘電体膜25、およびSN電極21aのそれぞれの界面において、結晶粒の成長を抑制したり、あるいは無くしたりすることができる。ひいては、キャパシタ素子20の各界面における結晶粒の成長に伴う膜収縮を抑制したり、あるいは無くしたりすることができる。これにより、図6に示すように、キャパシタ素子20の各界面における膜剥がれを殆ど無くすことが可能となる。
【0048】
図7に、本発明者らが調べた、従来技術に係るDRAMが備えるキャパシタ素子に流れるリーク電流の特性、および本実施形態に係るDRAM1が備えるキャパシタ素子20に流れるリーク電流の特性を、それぞれグラフを用いて示す。従来技術のキャパシタ素子に流れるリーク電流の特性を、図7中破線グラフで示す。また、本実施形態のキャパシタ素子20に流れるリーク電流の特性を、図7中実線グラフで示す。この図7から明らかなように、膜剥がれを生じ易い従来技術のDRAMに比べて、本実施形態のDRAM1では、そのキャパシタ素子20に流れるリーク電流の量が大幅に低減されている。すなわち、従来技術に係るDRAMに比べて、本実施形態に係るDRAM1では、そのキャパシタ素子20のリーク電流特性が大幅に向上されている。本発明者らが行った実験によれば、DRAM1のキャパシタ素子20に流れるリーク電流の量は、DRAM1の適正な作動を妨げない程度の量であることが分かった。また、キャパシタ素子20の各界面において、結晶粒は、たとえ発生してもキャパシタ素子20の電気的性能を損なわない程度の大きさに抑制されていたことが分かった。
【0049】
また、キャパシタ素子20の各界面における膜剥がれを殆ど無くすことができるので、セル面積の減少を殆ど無くすことができる。これにより、DRAM1の適正な作動に必要な静電容量を安定して得ることができ、DRAM1の信頼性を向上できる。これにより、DRAM1は、その電気的性能を安定して発揮して、適正な状態で作動できる。このように、本実施形態に係るDRAM1は、デザインルールの大きさに拘らず、キャパシタ素子20の電極21同士の接触を防止できるキャパシタ構造が採用されているので、その品質、電気的性能、および信頼性が向上されている。
【0050】
また、本実施形態においては、スペーサ膜19の膜厚を制御することにより、隣接するPL電極21b同士の間隔を所望の大きさに広げて保持できる。これも本実施形態の特徴の一つである。
【0051】
また、本実施形態を適用可能なキャパシタ素子20の構造は、前述したシリンダ型スタック構造には限られない。例えば、図8に示すような、いわゆるPedestal型(箱型)と称されるスタック構造を有するキャパシタ素子43に適用しても構わない。このキャパシタ素子43では、これが備える2個の電極44のうち、下部電極としてのSN電極44aが箱型の立体形状に形成されている。そして、この箱型のSN電極44aの表面を覆うように、キャパシタ誘電体膜45および上部電極としてのPL電極44bが設けられている。メモリセル42は、第1実施形態と同様に、キャパシタ素子43やMOSトランジスタ12などから構成されている。このような箱型スタック構造を有するキャパシタ素子43を備えるDRAM41においても、前述したDRAM1と同様の効果を得ることができる。
【0052】
さらに、本実施形態の効果は、キャパシタ素子20(43)を図5(a),(b)に示すように設けた場合に顕著に現れる。具体的に説明すると、図5(a)に示すように、例えば隣接する4個のキャパシタ素子20(43)のそれぞれの中心C同士の距離について、より短い(近い)方をxとする。それとともに、より長い(遠い)方をyとする。そして、各キャパシタ素子20(43)を、x<0.25μm,y<0.55μmとなる位置に設ける。また、図5(b)に示すように、各キャパシタ素子20(43)の高さ(深さ)をL、上端部の幅(径)をW1、そして下端部の幅(径)をW2とする。そして、各キャパシタ素子20(43)を、L>1μm,W1<0.25μm,W2<0.15μmとなるように形成する。この場合、各キャパシタ素子20(43)のアスペクト比は4以上となる。
【0053】
このように、隣接する4個のキャパシタ素子20(43)を、それらの間が極めて密な状態となる位置に設けるとともに、各キャパシタ素子20(43)を高アスペクト比の形状に形成する。この場合、従来技術では、PL電極21b(44b)同士の接触を防止するマスク部材を、各キャパシタ素子20(43)同士の間に十分に埋め込み難い。このため、各キャパシタ素子20(43)のPL電極21b(44b)同士が熱変形して接触し易い。これに対して、本実施形態では、各キャパシタ素子20(43)の下端部にスペーサ膜19が設けられているので、PL電極21b(44b)同士の間隔を広げることができる。それとともに、PL電極21b(44b)同士の接触を防止するマスク部材を、各キャパシタ素子20(43)同士の間に十分に埋め込むことができる。したがって、本実施形態によれば、半導体装置のデザインルールが微細になるにつれて、またキャパシタ素子のアスペクト比が高くなるにつれて、その効果が大きくなる。
【0054】
(第2の実施の形態)
次に、本発明に係る第2実施形態を図9および図10を参照しつつ説明する。図9は、第2実施形態に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図である。図10は、第2実施形態に係る半導体装置としてのDRAMのメモリセル付近の他の概略構成を示す断面図である。なお、図1と同一部分は同一符号を付してその詳しい説明を省略する。
【0055】
本実施形態においては、図9に示すように、DRAM51が備えるキャパシタ素子(キャパシタセル)20の電極21の上端部およびその周辺にのみPL電極加工用マスク膜52を設ける。キャパシタ素子20のPL電極21bを加工する際に、ハードマスクとして堆積させるマスク膜52の形成材料の膜応力が非常に大きい場合、もしくは温度変化に対するマスク膜52の形成材料の膜応力の変化が非常に大きい場合に本実施形態は有効である。
【0056】
本実施形態のDRAM51は、PL電極21bまでは前述した第1実施形態と同じ方法および同じ材料によって製造される。したがって、PL電極21bを形成するまでの工程、および装置構成についての説明は省略する。
【0057】
PL電極21bを形成した後、図9に示すように、PL電極21bの上端部およびその周辺のみを覆うように、マスク部材としてのPL電極加工用マスク膜52を設ける。この際、マスク膜52を構成する各種の元素や粒子の飛来方向が、基板3に対して垂直方向に異方性を有するような成膜方法を用いることが好ましい。このような成膜方法としては、例えばスパッタリング法、プラズマCVD法、あるいは光CVD法などがある。また、マスク膜52の形成材料としてはTiN、W、TaN、SiNなどが好ましい。
【0058】
以上説明したように、この第2実施形態によれば、前述した第1実施形態と同様の効果を得ることができる。また、通常のCVD法などを用いて、ハードマスク(Hard Mask)をPL電極21b上に堆積させようとすると、PL電極21bの側壁部にもハードマスクが堆積する。具体的には、PL電極21bの中間部や下端部にもハードマスクが堆積する。ハードマスクを形成する材料が、例えばTiN膜などの膜応力(ストレス)やその変化が高い金属膜であると、その応力などが原因となってPL電極21bの側壁部において膜剥がれが起きる。ところが、本実施形態においては、例えばPVD法などの異方性の高い成膜方法を用いて、PL電極21bの上端部およびその周辺にのみハードマスクであるPL電極加工用マスク膜52を堆積させる。これにより、PL電極21bの側壁部に掛かるストレスを殆ど無くすことができる。
【0059】
この結果、PL電極21bの側壁部において、キャパシタ素子20のPL電極21b、キャパシタ誘電体膜25、およびSN電極21aのそれぞれの界面におけるストレスによる膜剥がれを殆ど無くすことが可能となる。また、キャパシタ素子20の側壁部に高ストレス膜が存在しないため、キャパシタ素子20を形成した後の熱工程においても、キャパシタ素子20の各界面におけるストレスによる膜剥がれが殆ど生じない。
【0060】
また、マスク膜52の一部は、隣接するPL電極21b同士の間にも、各PL電極21bに挟まれるように設けられる。そして、この隣接するPL電極21b同士の間に挟まれたマスク膜52が、前述したスペーサ膜19と同様の働きをする。すなわち、隣接するPL電極21b同士の間に挟まれたマスク膜52は、各PL電極21b同士が接触しないように、PL電極21b同士の間隔を広げるスペーサ(離間部材)として機能する。これにより、キャパシタ素子20を形成した後の熱工程において、隣接するPL電極21b間における結晶粒の成長や、これに伴う膜収縮をより良好に抑制できる。したがって、キャパシタ素子20の各界面における膜剥がれを略完全に防止することができる。
【0061】
これらの結果、キャパシタ素子20のリーク電流特性の劣化や静電容量の減少等をより良好に抑制できる。このように、本実施形態に係るDRAM51は、デザインルールの大きさに拘らず、キャパシタ素子20の電極21同士がより接触し難いキャパシタ構造が採用されているので、その品質、電気的性能、および信頼性がより向上されている。
【0062】
また、本実施形態を適用可能なキャパシタ素子20の構造は、前述したシリンダ型スタック構造には限られない。例えば、図10に示すような、箱型スタック構造を有するキャパシタ素子43に適用しても構わない。PL電極加工用マスク膜52は、キャパシタ素子43のPL電極44bの上端部およびその周辺のみを覆うように設けられている。このような箱型スタック構造を有するキャパシタ素子43を備えるDRAM61においても、前述したDRAM51と同様の効果を得ることができる。
【0063】
(第3の実施の形態)
次に、本発明に係る第3実施形態を図11〜図14を参照しつつ説明する。図11は、第3実施形態に係る半導体装置としてのFeRAMのメモリセル付近の概略構成を示す断面図である。図12〜図14は、図11のFeRAMのメモリセル付近の製造方法を示す工程断面図である。なお、図1と同一部分は同一符号を付してその詳しい説明を省略する。
【0064】
先ず、図11を参照しつつ、第3実施形態に係る半導体装置としてのFeRAM71が備えるメモリセル72付近の概略構成について説明する。本実施形態において、メモリセル72の一部を構成するキャパシタ素子(キャパシタセル)85は、いわゆるPedestal型(箱型)スタック構造に形成されている。また、本実施形態においては、FeRAM71が備える複数個のキャパシタ素子85のうち、隣接する2個のキャパシタ素子85、およびそれらの周辺について説明および図示する。
【0065】
図11に示すように、p型シリコン基板3にトレンチ型の素子分離領域4が形成されている。基板3上には、ゲート絶縁膜5が設けられている。このゲート絶縁膜5上には、ワード線となるゲート電極6が設けられている。このゲート電極6は、例えばポリSi膜7およびWSi2膜8からなるポリサイド構造を有している。ゲート電極6上には、ゲートキャップ膜9が設けられている。また、ゲート絶縁膜5、ゲート電極6、およびゲートキャップ膜9の両側部には、シリコン窒化膜からなるゲート側壁膜10が設けられている。さらに、基板3には、ソース・ドレイン拡散層(n−拡散層)11が形成されている。これらにより、MOSトランジスタ12が形成されている。
【0066】
MOSトランジスタ12が形成された基板3上には、第1層間絶縁膜173が設けられている。この第1層間絶縁膜73の内部には、n+多結晶シリコン膜74が埋め込まれている。n+多結晶シリコン膜74は、第1層間絶縁膜73を貫通して開孔された図示しない2つのコンタクトホール内に埋め込まれる。また、コンタクトホール内において、n+多結晶シリコン膜74の周りには、図示しない拡散防止層としてTiN膜およびTi膜のTi積層膜が形成される。n+多結晶シリコン膜74は、ソース・ドレイン拡散層11の上面に拡散防止層を介して間接的に接触して形成されている。
【0067】
n+多結晶シリコン膜74が埋め込まれた第1層間絶縁膜73の上には、第2の層間絶縁膜75が堆積されている。この第2層間絶縁膜75の内部には、コンタクトプラグ77としてのタングステン(W)膜76が埋め込まれている。タングステン膜76は、第2層間絶縁膜75中にパターニングされて、第2層間絶縁膜75を貫通して開孔された図示しないコンタクトホール内に埋め込まれる。また、コンタクトホール内において、タングステン膜76の周りには、図示しない拡散防止層としてTiN膜およびTi膜のTi積層膜が形成される。タングステン膜76は、第1層間絶縁膜73内に埋め込まれているn+多結晶シリコン膜74の上面に拡散防止層を介して間接的に接触して形成されている。タングステン膜76は、n+多結晶シリコン膜74とともにコンタクトプラグ77を構成する。さらに、第2層間絶縁膜75中には、図示しない他のコンタクトプラグやビット線コンタクトプラグに接続されるコンタクトプラグ、およびビット線などが形成されている。
【0068】
タングステン膜76が埋め込まれた第2層間絶縁膜75の上には、第3の層間絶縁膜78および第4の層間絶縁膜79が積層されて設けられている。そして、これら第3および第4の層間絶縁膜78,79の内部には、Ir膜80およびIrO2膜81からなるバリアメタル積層膜82が形成されている。このバリアメタル積層膜82は、第2層間絶縁膜75中に埋め込まれているタングステン膜76の上面に直接接触して形成されている。すなわち、バリアメタル積層膜82は、第1および第2の層間絶縁膜73,75中に形成されているコンタクトプラグ77の上面に直接接触して形成されている。
【0069】
バリアメタル積層膜82が形成された第4層間絶縁膜79の上には、後述するキャパシタ素子85の第1の下部電極86aを支持するためのサポート絶縁膜83が設けられている。このサポート絶縁膜83の内部には、離間部材(スペーサ膜)となる第1の密着層84が2箇所に形成されている。これら各第1密着層84は、第3および第4の層間絶縁膜78,79中に形成されているバリアメタル積層膜82のIrO2膜81の上面に直接接触して設けられている。各第1密着層84は、例えばTiN膜やTi膜、あるいはこれらの積層膜などから形成されている。各第1密着層84は、隣接する2個のキャパシタ素子85を覆うように設けられる第2の密着層89同士が接触しないように、第2密着層89同士の間隔を所定の大きさに保持できる位置に設けられている。同様に、各第1密着層84は、それらの膜厚が、第2密着層89同士が接触しない大きさに設定されている。
【0070】
各第1密着層84の上には、キャパシタ素子85が備える4個の電極86のうち、Pedestal型(箱型)に形成された第1の下部電極としての第1SN電極86aがそれぞれ設けられている。各第1SN電極86aは、例えばPt膜から形成されている。また、各第1SN電極86aは、各第1密着層84を介して、サポート絶縁膜83により支持されて直立している。
【0071】
各第1SN電極86a上には、例えばTi膜からなるシード層87が設けられている。そして、シード層87の上には、各第1SN電極86aと対をなすように、第2の下部電極としての第2SN電極86bが設けられている。第2SN電極86bは、例えばSrRuO3膜(SRO膜)から形成されている。第2SN電極86bの上には、例えばPbZnO3膜からなるキャパシタ絶縁膜(キャパシタ誘電体膜)88が設けられている。そして、キャパシタ絶縁膜88の上には、第1および第2のSN電極86a,86bと対をなすように、第1の上部電極としての第1PL電極86cおよび第2の上部電極としての第2PL電極86dが設けられている。第1PL電極86cおよび第2PL電極86dは、互いに独立している2個の第1SN電極86aに対応して、2個ずつ設けられている。各第1PL電極86cは、例えばSrRuO3膜から形成されている。また、各第2PL電極86dは、例えばPt膜から形成されている。本実施形態のキャパシタ素子85は、図11に示すように、箱型スタック構造とされている。
【0072】
各第2PL電極86dの表面上には、これらを覆うように第2密着層89が設けられている。各第2密着層89は、例えばAl2O3膜から形成されている。また、各第2密着層89の上には、第1および第2のPL電極86c,86dを加工する際に用いるマスク部材としてのPL電極加工用マスク膜90が設けられている。このマスク膜90は、例えばTEOS膜から形成されている。さらに、PL電極加工用マスク膜90の上には、加工済みのキャパシタ素子85全体を覆うように、拡散防止膜91および第5の層間絶縁膜92が連続して設けられている。拡散防止膜91は、例えばAl2O3膜から形成されている。また、第5の層間絶縁膜92は、例えばTEOS膜から形成されている。
【0073】
次に、図11〜図14を参照しつつ、以上説明したFeRAM71の製造方法について説明する。
【0074】
先ず、図12(a)に示すように、不純物濃度5×1015cm−3程度のp型シリコン基板3の(1 0 0)面に、図示しないウェルを形成する。この際、nチャンネルトランジスタ領域にはpウェルを形成し、pチャンネルトランジスタ領域にはnウェルを形成する。
【0075】
次に、深さが約0.2μmのトレンチ型の素子分離領域4を基板3に形成する。素子分離領域4は、例えばRIE法を用いて基板3に図示しない溝(トレンチ)を掘り、このトレンチ内に絶縁膜を埋め込むことにより形成される。
【0076】
次に、膜厚が約6nmのゲート絶縁膜5を基板3の露出表面上に形成する。続けて、このゲート絶縁膜5上にワード線となるゲート電極6を形成する。本実施形態では、ゲート電極6における抵抗を小さくするために、ゲート電極6をいわゆるポリサイド構造とする。具体的には、ゲート電極6として、ポリSi膜7およびWSi2膜8を積層した多層膜を採用する。先ず、ポリSi膜7をゲート絶縁膜5上に約50nm設け、次に、WSi2膜8をポリSi膜7上に約50nm設ける。続けて、WSi2膜8上に、例えばSi3N4膜などのシリコン窒化膜からなるゲートキャップ膜9を形成する。このゲートキャップ膜9は、後工程における自己整合工程の際のゲート電極6へのエッチングストッパー膜として機能する。続けて、ゲートキャップ膜9上に図示しないレジストパターンを形成し、このレジストパターンをマスクとして用いてゲートキャップ膜9を加工する。そして、加工されたゲートキャップ膜9をマスクとして用いて、ポリSi膜7およびWSi2膜8を加工する。これにより、ゲート電極6を形成する。
【0077】
次に、ゲート電極6が形成された基板3に対して熱酸化処理を施し、いわゆる後酸化膜を形成する。なお、この後酸化膜の図示は省略する。本実施形態においては、例えば約1050℃の酸素雰囲気下で約5秒のRTOによる熱酸化処理を基板3に対して施す。これにより、ゲート電極6、および後の工程で形成される低濃度の不純物拡散層(ソース・ドレイン拡散層、n−拡散層)11の耐圧能力を向上させる。
【0078】
次に、LDD構造を形成するために、膜厚が約20nmのシリコン窒化膜を基板3上に成膜する。この後、RIE法を用いた全面エッチングにより、ゲート側壁膜10を形成する。続けて、イオン注入法により、ソース・ドレイン拡散層となるn−拡散層11を基板3の表面領域に形成する。この際、ゲートキャップ膜9上に形成したレジストパターン、ゲートキャップ膜9、ゲート側壁膜10、ならびにポリSi膜7およびWSi2膜8からなるゲート電極6をマスクとして用いる。以上説明した工程により、MOSトランジスタ12を基板3上に形成する。
【0079】
次に、例えばBPSG膜からなる第1の層間絶縁膜73を、MOSトランジスタ12が形成された基板3の上に全面的に設ける。具体的には、CVD法によりBPSG膜73を基板3上に約500nm堆積させる。この後、第1層間絶縁膜73に、例えばCMP法を施す。これにより、第1層間絶縁膜73の露出表面(上面)を研磨して平坦化する。この際、ゲートキャップ膜9上の第1層間絶縁膜73の膜厚が約100nmになるまで研磨する。これにより、所望の膜厚を有する第1層間絶縁膜73を基板3上に形成する。
【0080】
次に、n−型不純物拡散層(n−拡散層)11の上方の第1層間絶縁膜13をエッチングして、n−拡散層11と図示しないビット線、ならびにn−拡散層11と第1および第2のSN電極86a,86bとのコンタクトを取るための図示しない第1のコンタクトホールを設ける。この第1コンタクトホールは、その下端開口がn−拡散層11の上面(表面)に達するように、第1層間絶縁膜73をその厚さ方向に貫通して設けられる。これにより、n−型不純物拡散層11の表面は、第1コンタクトホール内に露出される。また、本実施形態においては、いわゆる高選択比RIE法を用いて自己整合的に第1コンタクトホールを開孔する。本実施形態の高選択比RIE法は、第1層間絶縁膜73に用いたBPSG膜と、ゲートキャップ膜9に用いたシリコン窒化膜との間で、エッチングレートが10倍以上異なるように設定されたRIE法を指す。具体的には、BPSG膜73のエッチングレートが、Si3N4膜9のエッチングレートに比べて10倍以上速くなるように設定されたRIE法を指す。
【0081】
第1層間絶縁膜73中に第1コンタクトホールを開孔した後、この第1コンタクトホール内をn+型のポリSi膜(n+多結晶シリコン膜)74を用いて略完全に埋め込む。また、コンタクトホール内において、n+多結晶シリコン膜74の周りには、図示しない拡散防止層としてTiN膜およびTi膜のTi積層膜が形成される。ポリSi膜74の下端面は、n−拡散層11の露出表面(上面)に拡散防止層を介して間接的に接触する。この後、例えばCMP法を用いて第1コンタクトホールの外部に付着したポリSi膜74などを研磨して除去し、第1コンタクトホール内にのみポリSi膜74を残存させる。それとともに、第1コンタクトホール内に埋め込んだポリSi膜74の上端面(露出表面)を研磨して平坦化する。このポリSi膜74は、コンタクトプラグ77の一部を構成する。
【0082】
次に、第1層間絶縁膜73の露出表面上に全面的に、第2の層間絶縁膜75を、例えばCVD法を用いて約150nm堆積させる。続けて、第2層間絶縁膜75をパターニング加工して、コンタクトプラグ77の一部であるポリSi膜74の上端面を露出させる図示しない第2のコンタクトホールを形成する。それとともに、第2層間絶縁膜75をパターニング加工して、ポリSi膜74と電気的に接続される図示しないビット線などを形成する。続けて、この第2コンタクトホール内をプラグ材料としてのタングステン膜76を用いて略完全に埋め込むように、第2層間絶縁膜75の露出表面上に全面的に、CVD法などを用いてタングステン膜76を堆積させる。これにより、第2コンタクトホール内はタングステン膜76により略完全に埋め込まれる。また、コンタクトホール内において、タングステン膜76の周りには、図示しない拡散防止層としてTiN膜およびTi膜のTi積層膜が形成される。タングステン膜18の下端面は、ポリSi膜17の上端面(露出表面)に拡散防止層を介して間接的に接触する。
【0083】
この後、例えばCMP法を用いて第2層間絶縁膜75上のタングステン膜76などを研磨して除去し、第2コンタクトホール内にのみタングステン膜76を残存させる。それとともに、第2コンタクトホール内に埋め込んだタングステン膜76の上端面(露出表面)を研磨して平坦化する。このタングステン膜76は、第1コンタクトホール内に埋め込まれたポリSi膜74とともに、メモリセル72のコンタクトプラグ77として機能する。
【0084】
次に、第2層間絶縁膜75の露出表面上に、例えばCVD法を用いて、SiN膜からなる第3の層間絶縁膜78およびTEOS膜からなる第4の層間絶縁膜79を連続して積層させる。続けて、タングステン膜76の上方の第3および第4の層間絶縁膜78,79を、例えばエッチングなどにより除去して、タングステン膜76の上端面および第2層間絶縁膜75の上面の一部を露出させる。すなわち、タングステン膜76の上方の第3および第4の層間絶縁膜78,79に、これらを貫通する図示しない穴を形成する。この際、第3層間絶縁膜78は、第2層間絶縁膜75中に形成されたビット線などキャップ膜としても機能する。この後、第3および第4の層間絶縁膜78,79に形成された穴の内部に、例えばCVD法を用いてIr膜80およびIrO2膜81を連続して堆積させる。これにより、Ir膜80およびIrO2膜81からなるバリアメタル積層膜82を穴の内部に埋め込む。この際、タングステン膜76のおよび第2層間絶縁膜75の露出表面は、Ir膜80に接触して覆われる。
【0085】
この後、例えばCMP法を用いて第4層間絶縁膜79の上に付着しているIr膜80およびIrO2膜81を研磨して除去する。それとともに、第4層間絶縁膜79、ならびにIr膜80およびIrO2膜81の上端面(露出表面)を研磨して平坦化する。バリアメタル積層膜82は、拡散防止膜としても機能する。
【0086】
次に、図12(b)に示すように、第4層間絶縁膜79およびバリアメタル積層膜82の露出表面上に、例えばCVD法を用いて、SiN膜からなるサポート絶縁膜83および第1SN電極形成用絶縁膜93を連続して積層させる。この後、バリアメタル積層膜82の上方の各絶縁膜83,93を、例えばRIE法を用いて除去して、第1SN電極86aを形成するための第1SN電極形成用ホール94を2個隣接して形成する。これらのホール94は、各絶縁膜83,93を貫通して形成される。これにより、バリアメタル積層膜82は、その上端面の一部がホール94内に露出される。また、サポート絶縁膜83は、後工程において第1SN電極形成用絶縁膜93を除去する際に、エッチングストッパー膜として機能する。
【0087】
次に、図13(a)に示すように、各電極形成用ホール94の内側および第1SN電極形成用絶縁膜93の上面に、例えばCVD法を用いて第1の密着層84を堆積させる。この際、第1密着層84は、バリアメタル積層膜82の露出表面を覆うように堆積される。また、第1密着層84は、例えばTiN膜やTi膜、あるいはこれらの積層膜などから形成される。この第1密着層84は、後の加工工程において隣接する2個のキャパシタ素子85を覆うように設けられる第2の密着層89同士が接触しないように、第2密着層89同士の間隔を広げるための離間部材としてのスペーサ膜84に加工される。実質的には、第1密着層84は、隣接するキャパシタ素子85の第2PL電極86d同士が接触しないように、第2PL電極86d同士の間隔を広げるためのスペーサ膜84に加工される。したがって、この第1密着層84は、隣接するキャパシタ素子85の第2PL電極86d同士が接触しない程度に、第2PL電極86d同士の間隔を広げて保持できる膜厚に形成される。
【0088】
次に、例えばCVD法、スパッタリング法、あるいはメッキ法などを用いて、第1密着層84の露出表面を覆いつつ、各第1SN電極形成用ホール94の内側を埋め込むように、第1のPt膜86aを堆積させる。この第1Pt膜86aは、後の加工工程により、キャパシタ素子20の第1SN電極86aとなる。続けて、例えばCMP法を用いてホール94の外部に付着している第1密着層84および第1Pt膜86aを研磨して除去する。これにより、第1密着層84および第1Pt膜86aをホール94の内部にのみ残存させる。それとともに、第1密着層84および第1Pt膜86aの上端面(露出表面)を研磨して平坦化する。
【0089】
次に、図13(b)に示すように、サポート絶縁膜83をエッチングストッパー膜として機能させつつ、サポート絶縁膜83よりも上方の第1SN電極形成用絶縁膜93および第1密着層84をウェットエッチング法により選択的に除去する。これにより、第1Pt膜をPedestal型(箱型)の第1SN電極86aとして形成する。それとともに、第1密着層をサポート絶縁膜83内にのみ残存させる。これにより、第1密着層を、各第1SN電極86aの下端部の外側表面を覆う2個のスペーサ膜84として形成する。各スペーサ膜84は、TiN膜やTi膜、あるいはこれらの積層膜などから形成されている。それとともに、バリアメタル積層膜82とPt膜からなる第1SN電極86aとの間に挟まれた構造となっている。これにより、スペーサ膜84は、通常のバリアメタル膜としても機能する。
【0090】
続けて、第1SN電極86aおよびサポート絶縁膜83の露出表面上に、スパッタリング法やCVD法などを用いて、例えばTi膜87、第1のSrRuO3膜(SRO膜)86b、PbZnO3膜88、第2のSrRuO3膜86c、第2のPt膜86d、およびAl2O3膜89を順番に連続して堆積させる。この際、隣接する各第1SN電極86a上に設けられるAl2O3膜89は、後の加工工程において切断されて熱工程を経た後、切り離されたAl2O3膜89が互いに接触しない状態に形成されることが重要である。本実施形態においては、前述したように、各第1SN電極86aの下端部にスペーサ膜84が設けられている。これにより、切り離されたAl2O3膜89同士が、例えば熱変形などによって互いに接触するおそれはない。
【0091】
Ti膜はシード膜87となる。第1のSrRuO3膜は第2SN電極86bとなる。PbZnO3膜は強誘電体キャパシタ絶縁膜88となる。第2のSrRuO3膜は第1PL電極86cとなる。そして、第2のPt膜は、第2PL電極86dとなる。キャパシタ素子85の電極86は、第1SN電極86a、第2SN電極86b、第1PL電極86c、および第2PL電極86dから構成される。キャパシタ素子85は、それら4個の電極86a〜86d、シード膜87、および強誘電体キャパシタ絶縁膜88から構成される。また、Al2O3膜は第2の密着層89となる。
【0092】
次に、図14に示すように、例えばCVD法を用いて、第2の密着層89の露出表面を覆うようにマスク部材としてのPL電極加工用マスク膜90を設ける。このマスク膜90は、例えばTEOS膜を堆積させて形成する。続けて、例えば光リソグラフィ法を用いてマスク膜90をパターニングした後、RIE法を用いて第1および第2のPL電極86c,86dを加工する。それとともに、隣接する各キャパシタ素子85の間の強誘電体キャパシタ絶縁膜88、第1PL電極86c、第2PL電極86d、第2の密着層89、およびマスク膜90を、例えばエッチング法などを用いて切断する。併せて、シード膜87、第2SN電極86b、強誘電体キャパシタ絶縁膜88、第1PL電極86c、第2PL電極86d、第2の密着層89、およびマスク膜90の不要な部分を、サポート絶縁膜83の上から選択的に除去する。これにより、箱型スタック構造を有する2個のキャパシタ素子85を得る。ひいては、これら各キャパシタ素子85および前述したMOSトランジスタ12などから構成されるメモリセル72を得る。
【0093】
次に、図1に示すように、加工済みの各キャパシタ素子85を全体的に覆うように、マスク膜90の上に拡散防止膜91を設ける。この拡散防止膜91は、例えばCVD法を用いてAl2O3膜をマスク膜90の上に堆積させて形成する。続けて、拡散防止膜91の上に第5の層間絶縁膜92を設ける。この第5層間絶縁膜92は、例えばCVD法を用いてTEOS膜を拡散防止膜91の上に堆積させて形成する。この後、図示しない他の絶縁膜および配線などを形成することにより、所望の性能および品質を有するFeRAM71を得る。ただし、それら各工程の詳細な説明は省略する。
【0094】
以上説明したように、この第3実施形態によれば、FeRAMにおいても、第1および第2実施形態のDRAMと同様の効果を得ることができる。
【0095】
なお、本発明に係る半導体装置およびその製造方法は、前述した第1〜第3の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【0096】
例えば、第1および第2実施形態のDRAMにおいて、キャパシタ絶縁膜(キャパシタ誘電体膜)は、前述したTa2O5膜には限られない。例えば、(Ba,Sr)TiO3膜、BaTiO3膜、あるいはSrTiO3膜などを用いてもよい。また、ペロブスカイト型結晶構造を有する高誘電体膜(強誘電体膜)を用いてもよい。あるいは、PbTiO3やPb(Zn,Ti)O3などの強誘電体などから形成される絶縁膜を適用してもよい。
【0097】
また、SN電極の形成材料は、前述したRuには限られない。SN電極の形成材料として、例えばRuOx、Ir、IrOxなどの金属や導電体酸化物を適用してもよい。
【0098】
また、スペーサ膜の形成材料は、前述したTiNには限られない。スペーサ膜の形成材料として、例えば、TaNやWNx等を用いてもよい。
【0099】
同様に、第3実施形態のFeRAMにおいて、キャパシタ絶縁膜は、前述したPbZnO3膜には限られない。例えばSrBi2Ta2O9膜、Bi4Ti3O12膜、PbTiO3膜、あるいはBaTiO3膜などを用いてもよい。
【0100】
また、第1SN電極、第2SN電極、第1PL電極、および第2PL電極のそれぞれ形成材料は、前述したPtやPbZnO3には限られない。各電極の形成材料として、例えばRu、RuOx、Ir、IrOxなどの金属や導電体酸化物を適用してもよい。
【0101】
また、第1密着層(スペーサ膜)の形成材料は、前述したTiNには限られない。第1密着層の形成材料として、例えばTaNやWNx等を用いてもよい。
【0102】
さらに、本発明は、前述したCylinder型(シリンダ型)やPedestal型(箱型)のスタック構造を有するキャパシタ素子備える半導体装置以外に適用しても構わないのはもちろんである。本発明は、例えば、Convex型(凸型)のスタック構造を有するキャパシタ素子を備える半導体装置にも十分適用可能である。この場合においても、前述した第1〜第3の各実施形態と同様の効果を得ることができる。
【0103】
【発明の効果】
本発明に係る半導体装置によれば、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止できるキャパシタ構造を採用している。したがって、本発明に係る半導体装置は品質、電気的性能、および信頼性の向上を図り得るキャパシタ素子を備えた半導体装置である。
【0104】
また、本発明に係る半導体装置の製造方法によれば、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止できる。したがって、本発明に係る半導体装置の製造方法は品質、電気的性能、および信頼性の向上を図り得るキャパシタ素子を備えた半導体装置を製造できる。
【図面の簡単な説明】
【図1】第1実施形態に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図。
【図2】図1のDRAMのメモリセル付近の製造方法を示す工程断面図。
【図3】図1のDRAMのメモリセル付近の製造方法を示す工程断面図。
【図4】図1のDRAMのメモリセル付近の製造方法を示す工程断面図。
【図5】図1のDRAMのメモリセルの寸法を示す図。
【図6】図1のDRAMのメモリセル付近の表面および内部状態を示すSEMの写真。
【図7】図1のDRAMのキャパシタと従来の技術に係るDRAMのキャパシタとの電気的特性の差をグラフにして示す図。
【図8】第1実施形態に係る半導体装置としてのDRAMのメモリセル付近の他の概略構成を示す断面図。
【図9】第2実施形態に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図。
【図10】第2実施形態に係る半導体装置としてのDRAMのメモリセル付近の他の概略構成を示す断面図。
【図11】第3実施形態に係る半導体装置としてのFeRAMのメモリセル付近の概略構成を示す断面図。
【図12】図11のFeRAMのメモリセル付近の製造方法を示す工程断面図。
【図13】図11のFeRAMのメモリセル付近の製造方法を示す工程断面図。
【図14】図11のFeRAMのメモリセル付近の製造方法を示す工程断面図。
【図15】従来の技術に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図。
【図16】従来の技術に係るDRAMのメモリセル付近の表面および内部状態を示すSEMの写真。
【符号の説明】
1,41,51…DRAM(半導体装置)
2,42,72…メモリセル
3…p型シリコン基板(基板)
12…MOSトランジスタ
17,74…ポリSi膜(n+多結晶シリコン膜、コンタクトプラグ)
18,76…タングステン膜(コンタクトプラグ)
19…スペーサ膜(バリアメタル膜、離間部材)
20,43,85…キャパシタ素子
21,44,86…キャパシタ電極
21a,44a…SN電極(キャパシタ用下部電極)
21b,44b…PL電極(キャパシタ用上部電極)
25,45,88…キャパシタ絶縁体膜(キャパシタ誘電体膜)
26,90…PL電極加工用マスク膜(マスク部材)
34,77…コンタクトプラグ
52…PL電極加工用マスク膜(ハードマスク、マスク部材)
71…FeRAM(半導体装置)
84…第1密着層(スペーサ膜、バリアメタル膜、離間部材)
86a…第1SN電極(第1キャパシタ用下部電極)
86b…第2SN電極(第2キャパシタ用下部電極)
86c…第1PL電極(第1キャパシタ用上部電極)
86d…第2PL電極(第2キャパシタ用上部電極)
【発明の属する技術分野】
本発明は、例えばDRAMやFeRAMなどの半導体装置中のキャパシタ素子の電気的性能の向上を図る技術に係り、特にキャパシタの電極付近の構造の改良を図った半導体装置および半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、最小加工寸法の微細化とともにメモリセル面積の微細化は進む一方である。それにつれて、メモリセルにおけるキャパシタ面積は非常に小さくなってきている。メモリセル面積が小さくなるとキャパシタ容量(蓄積容量;Cs)も小さくなってしまうが、キャパシタ容量はセンス感度やソフトエラー等の点からそれほど小さくできない。これを解決するために、キャパシタ素子を3次元的、すなわち立体的に形成して、小さなセル面積でもキャパシタ表面積をできるだけ大きくする。これにより、キャパシタ容量を稼ぐ方法が検討されている。また、キャパシタ絶縁膜に、誘電率の高い絶縁膜、いわゆるhigh ε膜を用いることにより、キャパシタ容量を稼ぐ方法が検討されている。さらに、これら両者を組み合わせることにより、キャパシタ容量を稼ぐ方法が検討されている。
【0003】
例えば、0.13μm程度のデザインルールの世代になると、通常、ある程度複雑な3次元形状をした蓄積電極(SN;Storage Node 電極)と、高誘電体材料からなるキャパシタ絶縁膜とを組み合わせる。これにより、必要な蓄積容量を確保する。具体的には、1GビットDRAM世代相当になると、キャパシタ素子は、いわゆるCylinder型(シリンダ型)、Concave型(凹型)、Convex型(凸型)、あるいはPedestal型(箱型)などと呼ばれる様々な立体形状に形成される。また、誘電率の高い絶縁材料の代表的なものとして、(Ba,Sr)TiO3やTa2O5がある。これらの高誘電体をDRAMのキャパシタ絶縁膜として用いる場合、SN電極には、Ru膜、またはRuO2膜およびRu膜からなる積層膜(Ru積層膜)を用いることが検討されている。これらの膜は、キャパシタ絶縁膜の成膜工程の途中で酸化されても金属導電性を示す。なお、RuO2膜は導電性を示す。
【0004】
ここで、0.13μm以下のデザインルールで作成されるDRAMのメモリセル付近の構造および形成方法について、図15を参照しつつ具体例を挙げて簡潔に説明する。図15に示されるDRAM101は、シリンダ型スタック構造を有するキャパシタ素子102を備えている。このキャパシタ素子102は、SN電極122がRu積層膜を用いて形成されている。以下、キャパシタ素子付近の形成方法について説明する。
【0005】
先ず、p−タイプSi基板103に素子分離領域104を形成した後、基板103上にゲート絶縁膜105を設ける。続けて、絶縁膜105上に、例えばポリSi膜106およびWSi2膜107を連続して設け、ポリサイド構造を有するゲート電極108を形成する。このゲート電極108は、ワード線となる。続けて、電極108上にゲートキャップ膜109を設けた後、ゲート側壁膜110およびn−拡散層111を形成する。これにより、MOSトランジスタ112を形成する。
【0006】
次に、基板103上に層間絶縁膜113を堆積させて平坦化した後、図示しないビット線を形成する。続けて、絶縁膜113上にさらに3層の層間絶縁膜114,115,116を連続して堆積させた後、最上層の層間絶縁膜116の表面を平坦化する。この後、層間絶縁膜113,114,115,116をエッチングして、図示しないCNコンタクトホールを開孔する。そして、このホール内に、先ずn+多結晶シリコン膜117を埋め込み、次にタングステン(W)などのプラグ材料118を埋め込む。
【0007】
次に、層間絶縁膜116上にSN電極サポート用の積層絶縁膜119,120,121を連続して堆積させた後、図示しないSN電極形成用絶縁膜を堆積させる。続けて、通常の光リソグラフィ法およびRIE法を用いて図示しないSN電極形成用ホールを開口する。そして、SN電極用の積層膜としてRu膜122を積層成膜した後、CMP処理でSN電極122を加工する。続けて、SN電極形成用絶縁膜をウェットエッチング法にてエッチバックした後、キャパシタ絶縁膜123およびプレート電極(PL電極)124を連続して堆積させて形成する。この後、光リソグラフィ法およびRIE法を用いてPL電極124を加工する。
【0008】
以上説明した工程により、Ru積層膜を用いてSN電極122を形成した、シリンダ型スタック構造を有するキャパシタ素子102を得る。
【0009】
【発明が解決しようとする課題】
前述したメモリセル構造を、0.13μm以下のデザインルールで作成されるDRAMに適用する場合、隣接するキャパシタ素子102のセル−セル間の距離が短くなる。これにより、例えば各キャパシタ素子102のPL電極124同士が接触し易くなる。この接触は、後の熱工程において、接触部分における結晶粒(グレイン)の成長を引き起こす要因となる。そして、この粒成長は、図16に示すように、PL電極、キャパシタ絶縁膜、およびSN電極からなるキャパシタ素子の、それぞれの界面における膜剥がれを引き起こす二次的な要因となる。キャパシタ素子の各界面において膜剥がれが起きると、主として次に述べるような2つの問題が生じる。
【0010】
第1に、キャパシタ絶縁膜に流れるリーク電流が、電界集中によって増大してしまう。第2に、セル面積が減少することにより、DRAMの適正な動作に必要な静電容量が得られず、信頼性が著しく減少する。
【0011】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、デザインルールの大きさに拘らず、隣接するキャパシタ素子の電極同士が接触しないように、電極同士の接触を防止できるキャパシタ構造を採用することにより、品質、電気的性能、および信頼性の向上を図り得るキャパシタ素子を備えた半導体装置を提供することにある。それとともに、そのような半導体装置を製造できる半導体装置の製造方法を提供することにある。
【0012】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置は、基板上に選択的に設けられたスタック型キャパシタ構造を有する複数個のキャパシタ素子と、これら各キャパシタ素子の下端部のうち、少なくとも隣接する前記各キャパシタ素子と対向する側に設けられて、隣接する前記各キャパシタ素子の電極同士の間隔を広げる複数個の離間部材と、を具備することを特徴とするものである。
【0013】
この半導体装置においては、基板上に選択的に設けられたスタック型キャパシタ構造を有する複数個のキャパシタ素子の下端部のうち、少なくとも隣接する前記各キャパシタ素子と対向する側に、隣接する各キャパシタ素子の電極同士の間隔を広げる離間部材が設けられている。これにより、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止できるキャパシタ構造を実現できる。
【0014】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、スタック型キャパシタ構造を有する複数個のキャパシタ素子が設けられる位置において、少なくとも隣接する前記各キャパシタ素子の電極同士が対向する領域に前記電極同士の間隔を広げる離間部材を前記各キャパシタ素子と同数個基板上に設ける工程と、前記各離間部材の上に前記各キャパシタ素子の下部電極を設ける工程と、前記各下部電極の露出表面を覆うようにキャパシタ誘電体膜を前記基板上に設ける工程と、前記各下部電極と対をなして前記各下部電極との間に前記キャパシタ誘電体膜を挟むように、前記キャパシタ素子の上部電極を前記キャパシタ誘電体膜の露出表面上に設ける工程と、を含むことを特徴とするものである。
【0015】
この半導体装置の製造方法においては、スタック型キャパシタ構造を有する複数個のキャパシタ素子が設けられる位置において、少なくとも隣接する各キャパシタ素子の電極同士が対向する領域に電極同士の間隔を広げる離間部材を前記各キャパシタ素子と同数個基板上に設ける。そして、これら各離間部材の上に、各キャパシタ素子の下部電極を設ける。これにより、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止することができる。
【0016】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【0017】
(第1の実施の形態)
先ず、本発明に係る第1実施形態を図1〜図8を参照しつつ説明する。図1は、第1実施形態に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図である。図2〜図4は、図1のDRAMのメモリセル付近の製造方法を示す工程断面図である。図5は、図1のDRAMのメモリセルの寸法を示す図である。図6は、図1のDRAMのメモリセル付近の表面および内部状態を示すSEMの写真である。図7は、図1のDRAMのキャパシタと従来の技術に係るDRAMのキャパシタとの電気的特性の差をグラフにして示す図である。図8は、第1実施形態に係る半導体装置としてのDRAMのメモリセル付近の他の概略構成を示す断面図である。
【0018】
先ず、図1を参照しつつ、第1実施形態に係る半導体装置としてのDRAM1が備えるメモリセル2付近の概略構成について説明する。本実施形態において、メモリセル2の一部を構成するキャパシタ素子(キャパシタセル)20は、いわゆるCylinder型(シリンダ型)スタック構造に形成されている。また、本実施形態においては、DRAM1が備える複数個のメモリセル2のうち、隣接する2個のメモリセル2、およびそれらの周辺について説明および図示する。
【0019】
図1に示すように、p型シリコン基板3にトレンチ型の素子分離領域4が形成されている。基板3上には、2箇所にゲート絶縁膜5が設けられている。それら各ゲート絶縁膜5上には、ワード線となるゲート電極6がそれぞれ設けられている。各ゲート電極6は、例えばポリSi膜7およびWSi2膜8からなるポリサイド構造を有している。各ゲート電極6上には、ゲートキャップ膜9が設けられている。また、各ゲート絶縁膜5、各ゲート電極6、および各ゲートキャップ膜9の両側部には、シリコン窒化膜からなるゲート側壁膜10がそれぞれ設けられている。さらに、基板3には、ソース・ドレイン拡散層(n−拡散層)11が3箇所に形成されている。これらにより、2個のMOSトランジスタ12が形成されている。
【0020】
MOSトランジスタ12が形成された基板3上には、第1層間絶縁膜13、第2層間絶縁膜14、および第3層間絶縁膜15が3層に積層されて設けられている。そして、最上層の第3層間絶縁膜15上には、エッチングストッパー膜16が設けられている。これら第1〜第3の層間絶縁膜13,14,15、およびエッチングストッパー膜16の内部には、n+多結晶シリコン膜17およびタングステン膜(W膜)18が埋め込まれている。これら両膜17,18は、第1〜第3の層間絶縁膜13,14,15、およびエッチングストッパー膜16を貫通して開孔された図示しない2つのコンタクトホール内に埋め込まれている。n+多結晶シリコン膜17およびタングステン膜18は、コンタクトプラグ34を構成する。n+多結晶シリコン膜17は、ソース・ドレイン拡散層11に接続されている。
【0021】
また、エッチングストッパー膜16上には、離間部材としてのスペーサ膜19が各タングステン膜18の上面に直接接触して設けられている。各スペーサ膜19は、例えばTiNなどの導電体から形成されている。各スペーサ膜19は、隣接する2個のキャパシタ素子20の電極21同士が接触しないように、電極21同士の間隔を所定の大きさに保持できる位置に設けられている。同様に、各スペーサ膜19は、それらの膜厚が、隣接する2個のキャパシタ素子20の電極21同士が接触しない大きさに設定されている。
【0022】
各スペーサ膜19の上には、キャパシタ素子20が備える2個の電極21のうち、Cylinder型(シリンダ型)に形成された下部電極としての蓄積電極(SN;Storage Node 電極)21aがそれぞれ設けられている。各SN電極21aは、例えばRu膜から形成されている。それとともに、エッチングストッパー膜16上において、各スペーサ膜19の周囲には、第1サポート絶縁膜22、第2サポート絶縁膜23、および第3サポート絶縁膜24が、3層に積層されて設けられている。各SN電極21aは、各スペーサ膜19を介して、第1〜第3のサポート絶縁膜22,23,24により支持されて直立している。また、最上層の第3サポート絶縁膜24は、各SN電極21aを形成する際のウェットエッチングに対するストッパー膜としての役割も果たす。
【0023】
各SN電極21a上には、例えばTa2O5膜からなるキャパシタ絶縁膜(キャパシタ誘電体膜)25が形成されている。また、キャパシタ誘電体膜25の上には、各SN電極21aと対をなすように、キャパシタ素子20が備える2個の電極21のうち、上部電極としてのプレート電極(PL;Plate 電極)21bが形成されている。各PL電極21bは、例えばRu膜から形成されている。本実施形態のキャパシタ素子20は、図1に示すように、シリンダ型スタック構造とされている。各PL電極21bの周囲には、マスク部材としてのPL電極加工用マスク膜26が設けられている。
【0024】
次に、図1〜図5を参照しつつ、以上説明したDRAM1の製造方法について説明する。
【0025】
先ず、図2(a)に示すように、不純物濃度5×1015cm−3程度のp型シリコン基板3の(1 0 0)面に、図示しないウェルを形成する。この際、nチャンネルトランジスタ領域にはpウェルを形成し、pチャンネルトランジスタ領域にはnウェルを形成する。
【0026】
次に、深さが約0.2μmのトレンチ型の素子分離領域4を基板3に形成する。素子分離領域4は、例えば反応性イオンエッチング法(RIE法)を用いて基板3に図示しない溝(トレンチ)を掘り、このトレンチ内に絶縁膜を埋め込むことにより形成される。
【0027】
次に、膜厚が約6nmのゲート絶縁膜5を基板3上に形成する。続けて、このゲート絶縁膜5上にワード線となるゲート電極6を形成する。本実施形態では、ゲート電極6における抵抗を小さくするために、ゲート電極6をいわゆるポリサイド構造とする。具体的には、ゲート電極6として、ポリSi膜7およびWSi2膜8を積層した多層膜を採用する。先ず、ポリSi膜7をゲート絶縁膜5上に約50nm設け、次に、WSi2膜8をポリSi膜7上に約50nm設ける。続けて、WSi2膜8上に、例えばSi3N4膜などのシリコン窒化膜からなるゲートキャップ膜9を形成する。このゲートキャップ膜9は、後工程における自己整合工程の際のゲート電極6へのエッチングストッパー膜として機能する。続けて、ゲートキャップ膜9上に図示しないレジストパターンを形成し、このレジストパターンをマスクとして用いてゲートキャップ膜9を加工する。そして、加工されたゲートキャップ膜9をマスクとして用いて、ポリSi膜7およびWSi2膜8を加工する。これにより、ゲート電極6を形成する。
【0028】
次に、ゲート電極6が形成された基板3に対して熱酸化処理を施し、いわゆる後酸化膜を形成する。なお、この後酸化膜の図示は省略する。本実施形態においては、例えば約1050℃の酸素雰囲気下で約5秒のRTO(Rapid Thermal Oxidization)による熱酸化処理を基板3に対して施す。これにより、ゲート電極6、および後の工程で形成される低濃度の不純物拡散層(ソース・ドレイン拡散層、n−拡散層)11の耐圧能力を向上させる。
【0029】
次に、LDD(Lightly Doped Drain)構造を形成するために、膜厚が約20nmのシリコン窒化膜を基板3上に成膜する。この後、RIE法を用いた全面エッチングにより、ゲート側壁膜10を形成する。続けて、イオン注入法により、ソース・ドレイン拡散層となるn−拡散層11を基板3の表面領域に形成する。この際、ゲートキャップ膜9上に形成したレジストパターン、ゲートキャップ膜9、ゲート側壁膜10、ならびにポリSi膜7およびWSi2膜8からなるゲート電極6をマスクとして用いる。以上説明した工程により、MOSトランジスタ12を基板3上に形成する。
【0030】
次に、例えばBPSG膜(Boron−doped Phosphor−Silicate Glass膜)からなる第1の層間絶縁膜13を、MOSトランジスタ12が形成された基板3の上に全面的に設ける。具体的には、CVD法によりBPSG膜13を基板3上に約500nm堆積させる。この後、第1層間絶縁膜13に、例えばCMP(Chemicaland Mechanical Polishing;ケミカル・メカニカル・ポリッシング)法を施す。これにより、第1層間絶縁膜13の露出表面(上面)を研磨して平坦化する。この際、ゲートキャップ膜9上の第1層間絶縁膜13の膜厚が約100nmになるまで研磨する。これにより、所望の膜厚を有する第1層間絶縁膜13を基板3上に形成する。
【0031】
次に、n−型不純物拡散層(n−拡散層)11の上方の第1層間絶縁膜13をエッチングして、n−拡散層11と図示しないビット線およびSN電極21aとのコンタクトを取るための図示しない第1のコンタクトホールを設ける。この第1コンタクトホールは、その下端開口がn−拡散層11の上面(表面)に達するように、第1層間絶縁膜13をその厚さ方向に貫通して設けられる。これにより、n−型不純物拡散層11の表面は、第1コンタクトホール内に露出される。また、本実施形態においては、いわゆる高選択比RIE法を用いて自己整合的に第1コンタクトホールを開孔する。本実施形態の高選択比RIE法は、第1層間絶縁膜13に用いたBPSG膜と、ゲートキャップ膜9に用いたシリコン窒化膜との間で、エッチングレートが10倍以上異なるように設定されたRIE法を指す。具体的には、BPSG膜13のエッチングレートが、Si3N4膜9のエッチングレートに比べて10倍以上速くなるように設定されたRIE法を指す。
【0032】
第1層間絶縁膜13中に第1コンタクトホールを開孔した後、この第1コンタクトホール内をn+型のポリSi膜(n+多結晶シリコン膜)17を用いて略完全に埋め込む。これにより、ポリSi膜17の下端面はn−拡散層11の露出表面(上面)と接触する。この後、例えばCMP法を用いて第1コンタクトホールの外部に付着したポリSi膜17を研磨して除去し、第1コンタクトホール内にのみポリSi膜17を残存させる。それとともに、第1コンタクトホール内に埋め込んだポリSi膜17の上端面(露出表面)を研磨して平坦化する。
【0033】
次に、第1層間絶縁膜13の露出表面上に全面的に、第2の層間絶縁膜14および第3の層間絶縁膜15を、例えばCVD法を用いて約150nm連続して堆積させる。そして、第2層間絶縁膜14および第3層間絶縁膜15中に、図示しないビット線などをポリSi膜17に達するように形成する。この後、ポリSi膜17と電気的に接続される図示しないビット線を、第2層間絶縁膜14および第3層間絶縁膜15を介して埋め込み形成する。続けて、第3層間絶縁膜15の露出表面(上面)上に全面的に、例えばシリコン窒化膜からなるエッチングストッパー膜16を、例えばCVD法を用いて約50nm堆積させる。この後、エッチングストッパー膜16の露出表面(上面)を、例えばCMP法を用いて研磨して平坦化する。
【0034】
次に、ポリSi膜17の上方のエッチングストッパー膜16、第3層間絶縁膜15、および第2層間絶縁膜14を、上側から順番にRIE法等を用いてエッチングして、図示しない第2のコンタクトホールを設ける。この第2のコンタクトホールは、その下端開口が第1コンタクトホール内に埋め込まれたポリSi膜17の上端面に達するように、各膜16,15,14をそれらの厚さ方向に貫通して設けられる。これにより、ポリSi膜17の表面(上端面)は、第2コンタクトホール内に露出される。続けて、この第2コンタクトホール内をプラグ材料としてのタングステン(W)膜18を用いて略完全に埋め込むように、エッチングストッパー膜16の露出表面上に全面的に、CVD法などを用いてタングステン膜18を堆積させる。これにより、第2コンタクトホール内はタングステン膜18により略完全に埋め込まれる。この際、タングステン膜18の下端面はポリSi膜17の上端面(露出表面)と接触する。
【0035】
この後、例えばCMP法を用いてエッチングストッパー膜16上のタングステン膜18を研磨して除去し、第2コンタクトホール内にのみタングステン膜18を残存させる。それとともに、第2コンタクトホール内に埋め込んだタングステン膜18の上端面(露出表面)を研磨して平坦化する。このタングステン膜18は、第1コンタクトホール内に埋め込まれたポリSi膜17とともに、メモリセル2のコンタクトプラグ34として機能する。
【0036】
次に、エッチングストッパー膜16の露出表面上に全面的に、例えばCVD法を用いて、第1のサポート絶縁膜22、第2のサポート絶縁膜23、および第3のサポート絶縁膜24を連続して堆積させる。これら各サポート絶縁膜22,23,24は、後に設けられるキャパシタ素子20のSN電極21aを支持(サポート)する。第1サポート絶縁膜22は、例えばSiN膜により形成される。また、第2サポート絶縁膜23は、例えばTEOS膜などのSiO2膜により形成される。また、第3サポート絶縁膜24は、例えばSiN膜により形成される。続けて、第3サポート絶縁膜24の露出表面上に全面的に、SN電極21aを形成するためのSN電極形成用絶縁膜27を、例えばCVD法を用いて堆積させる。
【0037】
次に、図2(b)に示すように、タングステン膜18の上方のSN電極形成用絶縁膜27および第1〜第3のサポート絶縁膜22,23,24を、上側から順番にRIE法等を用いてエッチングする。これにより、それら各膜27,24,23,22の内部にSN電極21aを形成するためのSN電極形成用ホール28を設ける。このSN電極形成用ホール28は、その下端開口が第2コンタクトホール内に埋め込まれたタングステン膜18の上端面に達するように、各膜27,24,23,22をそれらの厚さ方向に貫通して設けられる。これにより、タングステン膜18の表面(上端面)は、SN電極形成用ホール28内に露出される。
【0038】
次に、図3(a)に示すように、SN電極形成用ホール28の内側およびSN電極形成用絶縁膜27の上面に、例えばCVD法を用いてTiN膜29を堆積させる。この際、TiN膜29は、第2コンタクトホール内に埋め込まれたタングステン膜18の露出表面を覆うように堆積される。このTiN膜29は、後の加工工程において、隣接するキャパシタ素子20の電極21同士が接触しないように、電極21同士の間隔を広げるための離間部材としてのスペーサ膜19に加工される。したがって、このTiN膜29は、隣接するキャパシタ素子20の電極21同士が接触しない程度に、電極21同士の間隔を広げて保持できる膜厚に形成される。
【0039】
次に、図3(b)に示すように、例えばスパッタリング法やCVD法などを用いて、TiN膜29の露出表面を覆うように、第1のRu膜30をその膜厚が約30nmになるまで堆積させる。この第1のRu膜30は、後の加工工程により、キャパシタ素子20のSN電極21aとなる。続けて、同じくスパッタリング法やCVD法などを用いて、例えばレジスト膜からなるCMP犠牲膜31によりSN電極形成用ホール28の内部を埋め込む。この後、例えばCMP法を用いて、SN電極形成用ホール28の外部に付着しているTiN膜29、第1のRu膜30、およびCMP犠牲膜31を研磨して除去する。これにより、TiN膜29、第1のRu膜30、およびCMP犠牲膜31をSN電極形成用ホール28の内部にのみ残存させる。
【0040】
次に、図4(a)に示すように、希HF水溶液を用いたウェットエッチング法により、SN電極形成用絶縁膜27を除去する。これにより、第1のRu膜30をシリンダ形状に加工し、シリンダ形状を有するSN電極21aを得る。それとともに、TiN膜29を第1〜第3のサポート絶縁膜22,23,24の内部にのみ残存させる。これにより、TiN膜をSN電極21aの下端部の外側表面を覆うように加工し、スペーサ膜19を得る。このスペーサ膜19は、各キャパシタ素子20の下端部のうち、少なくとも隣接するキャパシタ素子20と対向する側に設けられることが好ましい。これにより、隣接する各キャパシタ素子20の電極21同士の間隔を、スペーサ膜19の膜厚分広げることができる。前述したように、本実施形態においては、隣接する各キャパシタ素子20のSN電極21aの下端部の外側表面を覆うようにスペーサ膜19を形成する。これにより、後述するPL電極21b同士の間隔をスペーサ膜19の膜厚分広げて、PL電極21b同士の接触を防ぐことができる。
【0041】
また、このTiN膜からなるスペーサ膜19は、コンタクトプラグ34の一部を構成するタングステン膜18とRu膜からなるSN電極21aとの間に挟まれた構造となっている。これにより、スペーサ膜19は、通常のバリアメタル膜としても機能する。続けて、SN電極21aおよび第3サポート絶縁膜24の露出表面を覆うように、例えばCVD法を用いてTa2O5膜32を、その膜厚が約10nm〜15nmとなるように堆積させる。このTa2O5膜32は、キャパシタ絶縁膜(キャパシタ誘電体膜)25となる。
【0042】
次に、図4(b)に示すように、例えばスパッタリング法やCVD法などを用いて、Ta2O5膜32の露出表面を覆うように第2のRu膜33を堆積させる。この第2のRu膜33は、キャパシタ素子20のPL電極21bとなる。この際、隣接するキャパシタ素子20のPL電極21b同士が接触しないように、Ru膜33を、その膜厚が例えば約20nm〜30nmとなるように堆積させる。
【0043】
次に、図1に示すように、例えばCVD法を用いて、PL電極21bの露出表面を覆うようにマスク部材としてのPL電極加工用マスク膜26を設ける。この際、隣接するキャパシタ素子20のPL電極21b同士の間を略完全に埋めるように、マスク膜26を堆積させる。このマスク膜26は、例えばTEOS膜などの絶縁膜から形成される。このマスク26膜により、隣接するPL電極21b同士の接触を防ぐことができる。
【0044】
この後、例えば光リソグラフィ法、あるいはRIE法などを用いてPL電極21bを加工する。これにより、シリンダ型スタック構造を有する2個のキャパシタ素子20を得る。ひいては、これら各キャパシタ素子20および前述した2個のMOSトランジスタ12などから構成されるメモリセル2を得る。続けて、図示しない他の絶縁膜および配線などを形成することにより、所望の性能および品質を有するDRAM1を得る。ただし、それら各工程の詳細な説明は省略する。
【0045】
以上説明したように、この第1実施形態によれば、TiN膜からなるスペーサ膜19が、隣接する各キャパシタ素子20のSN電極21aの下端部の外側表面を覆うように設けられている。各スペーサ膜19は、隣接するキャパシタ素子20のPL電極21b同士が接触しない程度に、PL電極21b同士の間隔を広げて保持できる膜厚に形成されている。これにより、隣接するPL電極21b同士の接触を防ぐことができる。また、各スペーサ膜19により、隣接するPL電極21b同士の間を広げて、この空間をTEOS膜からなるマスク膜26を用いて略完全に埋め込む。これにより、例えば隣接する各PL電極21bが熱変形した場合でも、PL電極21b同士の接触を防ぐことができる。
【0046】
通常、PL電極21b同士が接触すると、熱工程中に接触部分(接合部分)において結晶粒(グレイン)の成長が起こり、各キャパシタ素子20を構成している各膜21a,21b,25が互いに物理的に引っ張り合う現象が起きる。この際に生じる応力により、キャパシタ絶縁膜25とSN電極21aおよびPL電極21bとの間の界面において膜剥がれが起きる。ところが、本実施形態においては、前述したように、スペーサ膜19により、隣接するPL電極21b同士の間隔は、たとえPL電極21bが熱変形した場合でもPL電極21b同士が互いに接触しない程度に広げられている。それとともに、各PL電極21bの間は、TEOS膜からなるマスク膜26により略完全に埋め込まれている。
【0047】
この結果、キャパシタ素子20の側壁部における結晶粒(グレイン)の成長を抑制したり、あるいは無くしたりすることができる。特に、キャパシタ素子20のPL電極21b、キャパシタ誘電体膜25、およびSN電極21aのそれぞれの界面において、結晶粒の成長を抑制したり、あるいは無くしたりすることができる。ひいては、キャパシタ素子20の各界面における結晶粒の成長に伴う膜収縮を抑制したり、あるいは無くしたりすることができる。これにより、図6に示すように、キャパシタ素子20の各界面における膜剥がれを殆ど無くすことが可能となる。
【0048】
図7に、本発明者らが調べた、従来技術に係るDRAMが備えるキャパシタ素子に流れるリーク電流の特性、および本実施形態に係るDRAM1が備えるキャパシタ素子20に流れるリーク電流の特性を、それぞれグラフを用いて示す。従来技術のキャパシタ素子に流れるリーク電流の特性を、図7中破線グラフで示す。また、本実施形態のキャパシタ素子20に流れるリーク電流の特性を、図7中実線グラフで示す。この図7から明らかなように、膜剥がれを生じ易い従来技術のDRAMに比べて、本実施形態のDRAM1では、そのキャパシタ素子20に流れるリーク電流の量が大幅に低減されている。すなわち、従来技術に係るDRAMに比べて、本実施形態に係るDRAM1では、そのキャパシタ素子20のリーク電流特性が大幅に向上されている。本発明者らが行った実験によれば、DRAM1のキャパシタ素子20に流れるリーク電流の量は、DRAM1の適正な作動を妨げない程度の量であることが分かった。また、キャパシタ素子20の各界面において、結晶粒は、たとえ発生してもキャパシタ素子20の電気的性能を損なわない程度の大きさに抑制されていたことが分かった。
【0049】
また、キャパシタ素子20の各界面における膜剥がれを殆ど無くすことができるので、セル面積の減少を殆ど無くすことができる。これにより、DRAM1の適正な作動に必要な静電容量を安定して得ることができ、DRAM1の信頼性を向上できる。これにより、DRAM1は、その電気的性能を安定して発揮して、適正な状態で作動できる。このように、本実施形態に係るDRAM1は、デザインルールの大きさに拘らず、キャパシタ素子20の電極21同士の接触を防止できるキャパシタ構造が採用されているので、その品質、電気的性能、および信頼性が向上されている。
【0050】
また、本実施形態においては、スペーサ膜19の膜厚を制御することにより、隣接するPL電極21b同士の間隔を所望の大きさに広げて保持できる。これも本実施形態の特徴の一つである。
【0051】
また、本実施形態を適用可能なキャパシタ素子20の構造は、前述したシリンダ型スタック構造には限られない。例えば、図8に示すような、いわゆるPedestal型(箱型)と称されるスタック構造を有するキャパシタ素子43に適用しても構わない。このキャパシタ素子43では、これが備える2個の電極44のうち、下部電極としてのSN電極44aが箱型の立体形状に形成されている。そして、この箱型のSN電極44aの表面を覆うように、キャパシタ誘電体膜45および上部電極としてのPL電極44bが設けられている。メモリセル42は、第1実施形態と同様に、キャパシタ素子43やMOSトランジスタ12などから構成されている。このような箱型スタック構造を有するキャパシタ素子43を備えるDRAM41においても、前述したDRAM1と同様の効果を得ることができる。
【0052】
さらに、本実施形態の効果は、キャパシタ素子20(43)を図5(a),(b)に示すように設けた場合に顕著に現れる。具体的に説明すると、図5(a)に示すように、例えば隣接する4個のキャパシタ素子20(43)のそれぞれの中心C同士の距離について、より短い(近い)方をxとする。それとともに、より長い(遠い)方をyとする。そして、各キャパシタ素子20(43)を、x<0.25μm,y<0.55μmとなる位置に設ける。また、図5(b)に示すように、各キャパシタ素子20(43)の高さ(深さ)をL、上端部の幅(径)をW1、そして下端部の幅(径)をW2とする。そして、各キャパシタ素子20(43)を、L>1μm,W1<0.25μm,W2<0.15μmとなるように形成する。この場合、各キャパシタ素子20(43)のアスペクト比は4以上となる。
【0053】
このように、隣接する4個のキャパシタ素子20(43)を、それらの間が極めて密な状態となる位置に設けるとともに、各キャパシタ素子20(43)を高アスペクト比の形状に形成する。この場合、従来技術では、PL電極21b(44b)同士の接触を防止するマスク部材を、各キャパシタ素子20(43)同士の間に十分に埋め込み難い。このため、各キャパシタ素子20(43)のPL電極21b(44b)同士が熱変形して接触し易い。これに対して、本実施形態では、各キャパシタ素子20(43)の下端部にスペーサ膜19が設けられているので、PL電極21b(44b)同士の間隔を広げることができる。それとともに、PL電極21b(44b)同士の接触を防止するマスク部材を、各キャパシタ素子20(43)同士の間に十分に埋め込むことができる。したがって、本実施形態によれば、半導体装置のデザインルールが微細になるにつれて、またキャパシタ素子のアスペクト比が高くなるにつれて、その効果が大きくなる。
【0054】
(第2の実施の形態)
次に、本発明に係る第2実施形態を図9および図10を参照しつつ説明する。図9は、第2実施形態に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図である。図10は、第2実施形態に係る半導体装置としてのDRAMのメモリセル付近の他の概略構成を示す断面図である。なお、図1と同一部分は同一符号を付してその詳しい説明を省略する。
【0055】
本実施形態においては、図9に示すように、DRAM51が備えるキャパシタ素子(キャパシタセル)20の電極21の上端部およびその周辺にのみPL電極加工用マスク膜52を設ける。キャパシタ素子20のPL電極21bを加工する際に、ハードマスクとして堆積させるマスク膜52の形成材料の膜応力が非常に大きい場合、もしくは温度変化に対するマスク膜52の形成材料の膜応力の変化が非常に大きい場合に本実施形態は有効である。
【0056】
本実施形態のDRAM51は、PL電極21bまでは前述した第1実施形態と同じ方法および同じ材料によって製造される。したがって、PL電極21bを形成するまでの工程、および装置構成についての説明は省略する。
【0057】
PL電極21bを形成した後、図9に示すように、PL電極21bの上端部およびその周辺のみを覆うように、マスク部材としてのPL電極加工用マスク膜52を設ける。この際、マスク膜52を構成する各種の元素や粒子の飛来方向が、基板3に対して垂直方向に異方性を有するような成膜方法を用いることが好ましい。このような成膜方法としては、例えばスパッタリング法、プラズマCVD法、あるいは光CVD法などがある。また、マスク膜52の形成材料としてはTiN、W、TaN、SiNなどが好ましい。
【0058】
以上説明したように、この第2実施形態によれば、前述した第1実施形態と同様の効果を得ることができる。また、通常のCVD法などを用いて、ハードマスク(Hard Mask)をPL電極21b上に堆積させようとすると、PL電極21bの側壁部にもハードマスクが堆積する。具体的には、PL電極21bの中間部や下端部にもハードマスクが堆積する。ハードマスクを形成する材料が、例えばTiN膜などの膜応力(ストレス)やその変化が高い金属膜であると、その応力などが原因となってPL電極21bの側壁部において膜剥がれが起きる。ところが、本実施形態においては、例えばPVD法などの異方性の高い成膜方法を用いて、PL電極21bの上端部およびその周辺にのみハードマスクであるPL電極加工用マスク膜52を堆積させる。これにより、PL電極21bの側壁部に掛かるストレスを殆ど無くすことができる。
【0059】
この結果、PL電極21bの側壁部において、キャパシタ素子20のPL電極21b、キャパシタ誘電体膜25、およびSN電極21aのそれぞれの界面におけるストレスによる膜剥がれを殆ど無くすことが可能となる。また、キャパシタ素子20の側壁部に高ストレス膜が存在しないため、キャパシタ素子20を形成した後の熱工程においても、キャパシタ素子20の各界面におけるストレスによる膜剥がれが殆ど生じない。
【0060】
また、マスク膜52の一部は、隣接するPL電極21b同士の間にも、各PL電極21bに挟まれるように設けられる。そして、この隣接するPL電極21b同士の間に挟まれたマスク膜52が、前述したスペーサ膜19と同様の働きをする。すなわち、隣接するPL電極21b同士の間に挟まれたマスク膜52は、各PL電極21b同士が接触しないように、PL電極21b同士の間隔を広げるスペーサ(離間部材)として機能する。これにより、キャパシタ素子20を形成した後の熱工程において、隣接するPL電極21b間における結晶粒の成長や、これに伴う膜収縮をより良好に抑制できる。したがって、キャパシタ素子20の各界面における膜剥がれを略完全に防止することができる。
【0061】
これらの結果、キャパシタ素子20のリーク電流特性の劣化や静電容量の減少等をより良好に抑制できる。このように、本実施形態に係るDRAM51は、デザインルールの大きさに拘らず、キャパシタ素子20の電極21同士がより接触し難いキャパシタ構造が採用されているので、その品質、電気的性能、および信頼性がより向上されている。
【0062】
また、本実施形態を適用可能なキャパシタ素子20の構造は、前述したシリンダ型スタック構造には限られない。例えば、図10に示すような、箱型スタック構造を有するキャパシタ素子43に適用しても構わない。PL電極加工用マスク膜52は、キャパシタ素子43のPL電極44bの上端部およびその周辺のみを覆うように設けられている。このような箱型スタック構造を有するキャパシタ素子43を備えるDRAM61においても、前述したDRAM51と同様の効果を得ることができる。
【0063】
(第3の実施の形態)
次に、本発明に係る第3実施形態を図11〜図14を参照しつつ説明する。図11は、第3実施形態に係る半導体装置としてのFeRAMのメモリセル付近の概略構成を示す断面図である。図12〜図14は、図11のFeRAMのメモリセル付近の製造方法を示す工程断面図である。なお、図1と同一部分は同一符号を付してその詳しい説明を省略する。
【0064】
先ず、図11を参照しつつ、第3実施形態に係る半導体装置としてのFeRAM71が備えるメモリセル72付近の概略構成について説明する。本実施形態において、メモリセル72の一部を構成するキャパシタ素子(キャパシタセル)85は、いわゆるPedestal型(箱型)スタック構造に形成されている。また、本実施形態においては、FeRAM71が備える複数個のキャパシタ素子85のうち、隣接する2個のキャパシタ素子85、およびそれらの周辺について説明および図示する。
【0065】
図11に示すように、p型シリコン基板3にトレンチ型の素子分離領域4が形成されている。基板3上には、ゲート絶縁膜5が設けられている。このゲート絶縁膜5上には、ワード線となるゲート電極6が設けられている。このゲート電極6は、例えばポリSi膜7およびWSi2膜8からなるポリサイド構造を有している。ゲート電極6上には、ゲートキャップ膜9が設けられている。また、ゲート絶縁膜5、ゲート電極6、およびゲートキャップ膜9の両側部には、シリコン窒化膜からなるゲート側壁膜10が設けられている。さらに、基板3には、ソース・ドレイン拡散層(n−拡散層)11が形成されている。これらにより、MOSトランジスタ12が形成されている。
【0066】
MOSトランジスタ12が形成された基板3上には、第1層間絶縁膜173が設けられている。この第1層間絶縁膜73の内部には、n+多結晶シリコン膜74が埋め込まれている。n+多結晶シリコン膜74は、第1層間絶縁膜73を貫通して開孔された図示しない2つのコンタクトホール内に埋め込まれる。また、コンタクトホール内において、n+多結晶シリコン膜74の周りには、図示しない拡散防止層としてTiN膜およびTi膜のTi積層膜が形成される。n+多結晶シリコン膜74は、ソース・ドレイン拡散層11の上面に拡散防止層を介して間接的に接触して形成されている。
【0067】
n+多結晶シリコン膜74が埋め込まれた第1層間絶縁膜73の上には、第2の層間絶縁膜75が堆積されている。この第2層間絶縁膜75の内部には、コンタクトプラグ77としてのタングステン(W)膜76が埋め込まれている。タングステン膜76は、第2層間絶縁膜75中にパターニングされて、第2層間絶縁膜75を貫通して開孔された図示しないコンタクトホール内に埋め込まれる。また、コンタクトホール内において、タングステン膜76の周りには、図示しない拡散防止層としてTiN膜およびTi膜のTi積層膜が形成される。タングステン膜76は、第1層間絶縁膜73内に埋め込まれているn+多結晶シリコン膜74の上面に拡散防止層を介して間接的に接触して形成されている。タングステン膜76は、n+多結晶シリコン膜74とともにコンタクトプラグ77を構成する。さらに、第2層間絶縁膜75中には、図示しない他のコンタクトプラグやビット線コンタクトプラグに接続されるコンタクトプラグ、およびビット線などが形成されている。
【0068】
タングステン膜76が埋め込まれた第2層間絶縁膜75の上には、第3の層間絶縁膜78および第4の層間絶縁膜79が積層されて設けられている。そして、これら第3および第4の層間絶縁膜78,79の内部には、Ir膜80およびIrO2膜81からなるバリアメタル積層膜82が形成されている。このバリアメタル積層膜82は、第2層間絶縁膜75中に埋め込まれているタングステン膜76の上面に直接接触して形成されている。すなわち、バリアメタル積層膜82は、第1および第2の層間絶縁膜73,75中に形成されているコンタクトプラグ77の上面に直接接触して形成されている。
【0069】
バリアメタル積層膜82が形成された第4層間絶縁膜79の上には、後述するキャパシタ素子85の第1の下部電極86aを支持するためのサポート絶縁膜83が設けられている。このサポート絶縁膜83の内部には、離間部材(スペーサ膜)となる第1の密着層84が2箇所に形成されている。これら各第1密着層84は、第3および第4の層間絶縁膜78,79中に形成されているバリアメタル積層膜82のIrO2膜81の上面に直接接触して設けられている。各第1密着層84は、例えばTiN膜やTi膜、あるいはこれらの積層膜などから形成されている。各第1密着層84は、隣接する2個のキャパシタ素子85を覆うように設けられる第2の密着層89同士が接触しないように、第2密着層89同士の間隔を所定の大きさに保持できる位置に設けられている。同様に、各第1密着層84は、それらの膜厚が、第2密着層89同士が接触しない大きさに設定されている。
【0070】
各第1密着層84の上には、キャパシタ素子85が備える4個の電極86のうち、Pedestal型(箱型)に形成された第1の下部電極としての第1SN電極86aがそれぞれ設けられている。各第1SN電極86aは、例えばPt膜から形成されている。また、各第1SN電極86aは、各第1密着層84を介して、サポート絶縁膜83により支持されて直立している。
【0071】
各第1SN電極86a上には、例えばTi膜からなるシード層87が設けられている。そして、シード層87の上には、各第1SN電極86aと対をなすように、第2の下部電極としての第2SN電極86bが設けられている。第2SN電極86bは、例えばSrRuO3膜(SRO膜)から形成されている。第2SN電極86bの上には、例えばPbZnO3膜からなるキャパシタ絶縁膜(キャパシタ誘電体膜)88が設けられている。そして、キャパシタ絶縁膜88の上には、第1および第2のSN電極86a,86bと対をなすように、第1の上部電極としての第1PL電極86cおよび第2の上部電極としての第2PL電極86dが設けられている。第1PL電極86cおよび第2PL電極86dは、互いに独立している2個の第1SN電極86aに対応して、2個ずつ設けられている。各第1PL電極86cは、例えばSrRuO3膜から形成されている。また、各第2PL電極86dは、例えばPt膜から形成されている。本実施形態のキャパシタ素子85は、図11に示すように、箱型スタック構造とされている。
【0072】
各第2PL電極86dの表面上には、これらを覆うように第2密着層89が設けられている。各第2密着層89は、例えばAl2O3膜から形成されている。また、各第2密着層89の上には、第1および第2のPL電極86c,86dを加工する際に用いるマスク部材としてのPL電極加工用マスク膜90が設けられている。このマスク膜90は、例えばTEOS膜から形成されている。さらに、PL電極加工用マスク膜90の上には、加工済みのキャパシタ素子85全体を覆うように、拡散防止膜91および第5の層間絶縁膜92が連続して設けられている。拡散防止膜91は、例えばAl2O3膜から形成されている。また、第5の層間絶縁膜92は、例えばTEOS膜から形成されている。
【0073】
次に、図11〜図14を参照しつつ、以上説明したFeRAM71の製造方法について説明する。
【0074】
先ず、図12(a)に示すように、不純物濃度5×1015cm−3程度のp型シリコン基板3の(1 0 0)面に、図示しないウェルを形成する。この際、nチャンネルトランジスタ領域にはpウェルを形成し、pチャンネルトランジスタ領域にはnウェルを形成する。
【0075】
次に、深さが約0.2μmのトレンチ型の素子分離領域4を基板3に形成する。素子分離領域4は、例えばRIE法を用いて基板3に図示しない溝(トレンチ)を掘り、このトレンチ内に絶縁膜を埋め込むことにより形成される。
【0076】
次に、膜厚が約6nmのゲート絶縁膜5を基板3の露出表面上に形成する。続けて、このゲート絶縁膜5上にワード線となるゲート電極6を形成する。本実施形態では、ゲート電極6における抵抗を小さくするために、ゲート電極6をいわゆるポリサイド構造とする。具体的には、ゲート電極6として、ポリSi膜7およびWSi2膜8を積層した多層膜を採用する。先ず、ポリSi膜7をゲート絶縁膜5上に約50nm設け、次に、WSi2膜8をポリSi膜7上に約50nm設ける。続けて、WSi2膜8上に、例えばSi3N4膜などのシリコン窒化膜からなるゲートキャップ膜9を形成する。このゲートキャップ膜9は、後工程における自己整合工程の際のゲート電極6へのエッチングストッパー膜として機能する。続けて、ゲートキャップ膜9上に図示しないレジストパターンを形成し、このレジストパターンをマスクとして用いてゲートキャップ膜9を加工する。そして、加工されたゲートキャップ膜9をマスクとして用いて、ポリSi膜7およびWSi2膜8を加工する。これにより、ゲート電極6を形成する。
【0077】
次に、ゲート電極6が形成された基板3に対して熱酸化処理を施し、いわゆる後酸化膜を形成する。なお、この後酸化膜の図示は省略する。本実施形態においては、例えば約1050℃の酸素雰囲気下で約5秒のRTOによる熱酸化処理を基板3に対して施す。これにより、ゲート電極6、および後の工程で形成される低濃度の不純物拡散層(ソース・ドレイン拡散層、n−拡散層)11の耐圧能力を向上させる。
【0078】
次に、LDD構造を形成するために、膜厚が約20nmのシリコン窒化膜を基板3上に成膜する。この後、RIE法を用いた全面エッチングにより、ゲート側壁膜10を形成する。続けて、イオン注入法により、ソース・ドレイン拡散層となるn−拡散層11を基板3の表面領域に形成する。この際、ゲートキャップ膜9上に形成したレジストパターン、ゲートキャップ膜9、ゲート側壁膜10、ならびにポリSi膜7およびWSi2膜8からなるゲート電極6をマスクとして用いる。以上説明した工程により、MOSトランジスタ12を基板3上に形成する。
【0079】
次に、例えばBPSG膜からなる第1の層間絶縁膜73を、MOSトランジスタ12が形成された基板3の上に全面的に設ける。具体的には、CVD法によりBPSG膜73を基板3上に約500nm堆積させる。この後、第1層間絶縁膜73に、例えばCMP法を施す。これにより、第1層間絶縁膜73の露出表面(上面)を研磨して平坦化する。この際、ゲートキャップ膜9上の第1層間絶縁膜73の膜厚が約100nmになるまで研磨する。これにより、所望の膜厚を有する第1層間絶縁膜73を基板3上に形成する。
【0080】
次に、n−型不純物拡散層(n−拡散層)11の上方の第1層間絶縁膜13をエッチングして、n−拡散層11と図示しないビット線、ならびにn−拡散層11と第1および第2のSN電極86a,86bとのコンタクトを取るための図示しない第1のコンタクトホールを設ける。この第1コンタクトホールは、その下端開口がn−拡散層11の上面(表面)に達するように、第1層間絶縁膜73をその厚さ方向に貫通して設けられる。これにより、n−型不純物拡散層11の表面は、第1コンタクトホール内に露出される。また、本実施形態においては、いわゆる高選択比RIE法を用いて自己整合的に第1コンタクトホールを開孔する。本実施形態の高選択比RIE法は、第1層間絶縁膜73に用いたBPSG膜と、ゲートキャップ膜9に用いたシリコン窒化膜との間で、エッチングレートが10倍以上異なるように設定されたRIE法を指す。具体的には、BPSG膜73のエッチングレートが、Si3N4膜9のエッチングレートに比べて10倍以上速くなるように設定されたRIE法を指す。
【0081】
第1層間絶縁膜73中に第1コンタクトホールを開孔した後、この第1コンタクトホール内をn+型のポリSi膜(n+多結晶シリコン膜)74を用いて略完全に埋め込む。また、コンタクトホール内において、n+多結晶シリコン膜74の周りには、図示しない拡散防止層としてTiN膜およびTi膜のTi積層膜が形成される。ポリSi膜74の下端面は、n−拡散層11の露出表面(上面)に拡散防止層を介して間接的に接触する。この後、例えばCMP法を用いて第1コンタクトホールの外部に付着したポリSi膜74などを研磨して除去し、第1コンタクトホール内にのみポリSi膜74を残存させる。それとともに、第1コンタクトホール内に埋め込んだポリSi膜74の上端面(露出表面)を研磨して平坦化する。このポリSi膜74は、コンタクトプラグ77の一部を構成する。
【0082】
次に、第1層間絶縁膜73の露出表面上に全面的に、第2の層間絶縁膜75を、例えばCVD法を用いて約150nm堆積させる。続けて、第2層間絶縁膜75をパターニング加工して、コンタクトプラグ77の一部であるポリSi膜74の上端面を露出させる図示しない第2のコンタクトホールを形成する。それとともに、第2層間絶縁膜75をパターニング加工して、ポリSi膜74と電気的に接続される図示しないビット線などを形成する。続けて、この第2コンタクトホール内をプラグ材料としてのタングステン膜76を用いて略完全に埋め込むように、第2層間絶縁膜75の露出表面上に全面的に、CVD法などを用いてタングステン膜76を堆積させる。これにより、第2コンタクトホール内はタングステン膜76により略完全に埋め込まれる。また、コンタクトホール内において、タングステン膜76の周りには、図示しない拡散防止層としてTiN膜およびTi膜のTi積層膜が形成される。タングステン膜18の下端面は、ポリSi膜17の上端面(露出表面)に拡散防止層を介して間接的に接触する。
【0083】
この後、例えばCMP法を用いて第2層間絶縁膜75上のタングステン膜76などを研磨して除去し、第2コンタクトホール内にのみタングステン膜76を残存させる。それとともに、第2コンタクトホール内に埋め込んだタングステン膜76の上端面(露出表面)を研磨して平坦化する。このタングステン膜76は、第1コンタクトホール内に埋め込まれたポリSi膜74とともに、メモリセル72のコンタクトプラグ77として機能する。
【0084】
次に、第2層間絶縁膜75の露出表面上に、例えばCVD法を用いて、SiN膜からなる第3の層間絶縁膜78およびTEOS膜からなる第4の層間絶縁膜79を連続して積層させる。続けて、タングステン膜76の上方の第3および第4の層間絶縁膜78,79を、例えばエッチングなどにより除去して、タングステン膜76の上端面および第2層間絶縁膜75の上面の一部を露出させる。すなわち、タングステン膜76の上方の第3および第4の層間絶縁膜78,79に、これらを貫通する図示しない穴を形成する。この際、第3層間絶縁膜78は、第2層間絶縁膜75中に形成されたビット線などキャップ膜としても機能する。この後、第3および第4の層間絶縁膜78,79に形成された穴の内部に、例えばCVD法を用いてIr膜80およびIrO2膜81を連続して堆積させる。これにより、Ir膜80およびIrO2膜81からなるバリアメタル積層膜82を穴の内部に埋め込む。この際、タングステン膜76のおよび第2層間絶縁膜75の露出表面は、Ir膜80に接触して覆われる。
【0085】
この後、例えばCMP法を用いて第4層間絶縁膜79の上に付着しているIr膜80およびIrO2膜81を研磨して除去する。それとともに、第4層間絶縁膜79、ならびにIr膜80およびIrO2膜81の上端面(露出表面)を研磨して平坦化する。バリアメタル積層膜82は、拡散防止膜としても機能する。
【0086】
次に、図12(b)に示すように、第4層間絶縁膜79およびバリアメタル積層膜82の露出表面上に、例えばCVD法を用いて、SiN膜からなるサポート絶縁膜83および第1SN電極形成用絶縁膜93を連続して積層させる。この後、バリアメタル積層膜82の上方の各絶縁膜83,93を、例えばRIE法を用いて除去して、第1SN電極86aを形成するための第1SN電極形成用ホール94を2個隣接して形成する。これらのホール94は、各絶縁膜83,93を貫通して形成される。これにより、バリアメタル積層膜82は、その上端面の一部がホール94内に露出される。また、サポート絶縁膜83は、後工程において第1SN電極形成用絶縁膜93を除去する際に、エッチングストッパー膜として機能する。
【0087】
次に、図13(a)に示すように、各電極形成用ホール94の内側および第1SN電極形成用絶縁膜93の上面に、例えばCVD法を用いて第1の密着層84を堆積させる。この際、第1密着層84は、バリアメタル積層膜82の露出表面を覆うように堆積される。また、第1密着層84は、例えばTiN膜やTi膜、あるいはこれらの積層膜などから形成される。この第1密着層84は、後の加工工程において隣接する2個のキャパシタ素子85を覆うように設けられる第2の密着層89同士が接触しないように、第2密着層89同士の間隔を広げるための離間部材としてのスペーサ膜84に加工される。実質的には、第1密着層84は、隣接するキャパシタ素子85の第2PL電極86d同士が接触しないように、第2PL電極86d同士の間隔を広げるためのスペーサ膜84に加工される。したがって、この第1密着層84は、隣接するキャパシタ素子85の第2PL電極86d同士が接触しない程度に、第2PL電極86d同士の間隔を広げて保持できる膜厚に形成される。
【0088】
次に、例えばCVD法、スパッタリング法、あるいはメッキ法などを用いて、第1密着層84の露出表面を覆いつつ、各第1SN電極形成用ホール94の内側を埋め込むように、第1のPt膜86aを堆積させる。この第1Pt膜86aは、後の加工工程により、キャパシタ素子20の第1SN電極86aとなる。続けて、例えばCMP法を用いてホール94の外部に付着している第1密着層84および第1Pt膜86aを研磨して除去する。これにより、第1密着層84および第1Pt膜86aをホール94の内部にのみ残存させる。それとともに、第1密着層84および第1Pt膜86aの上端面(露出表面)を研磨して平坦化する。
【0089】
次に、図13(b)に示すように、サポート絶縁膜83をエッチングストッパー膜として機能させつつ、サポート絶縁膜83よりも上方の第1SN電極形成用絶縁膜93および第1密着層84をウェットエッチング法により選択的に除去する。これにより、第1Pt膜をPedestal型(箱型)の第1SN電極86aとして形成する。それとともに、第1密着層をサポート絶縁膜83内にのみ残存させる。これにより、第1密着層を、各第1SN電極86aの下端部の外側表面を覆う2個のスペーサ膜84として形成する。各スペーサ膜84は、TiN膜やTi膜、あるいはこれらの積層膜などから形成されている。それとともに、バリアメタル積層膜82とPt膜からなる第1SN電極86aとの間に挟まれた構造となっている。これにより、スペーサ膜84は、通常のバリアメタル膜としても機能する。
【0090】
続けて、第1SN電極86aおよびサポート絶縁膜83の露出表面上に、スパッタリング法やCVD法などを用いて、例えばTi膜87、第1のSrRuO3膜(SRO膜)86b、PbZnO3膜88、第2のSrRuO3膜86c、第2のPt膜86d、およびAl2O3膜89を順番に連続して堆積させる。この際、隣接する各第1SN電極86a上に設けられるAl2O3膜89は、後の加工工程において切断されて熱工程を経た後、切り離されたAl2O3膜89が互いに接触しない状態に形成されることが重要である。本実施形態においては、前述したように、各第1SN電極86aの下端部にスペーサ膜84が設けられている。これにより、切り離されたAl2O3膜89同士が、例えば熱変形などによって互いに接触するおそれはない。
【0091】
Ti膜はシード膜87となる。第1のSrRuO3膜は第2SN電極86bとなる。PbZnO3膜は強誘電体キャパシタ絶縁膜88となる。第2のSrRuO3膜は第1PL電極86cとなる。そして、第2のPt膜は、第2PL電極86dとなる。キャパシタ素子85の電極86は、第1SN電極86a、第2SN電極86b、第1PL電極86c、および第2PL電極86dから構成される。キャパシタ素子85は、それら4個の電極86a〜86d、シード膜87、および強誘電体キャパシタ絶縁膜88から構成される。また、Al2O3膜は第2の密着層89となる。
【0092】
次に、図14に示すように、例えばCVD法を用いて、第2の密着層89の露出表面を覆うようにマスク部材としてのPL電極加工用マスク膜90を設ける。このマスク膜90は、例えばTEOS膜を堆積させて形成する。続けて、例えば光リソグラフィ法を用いてマスク膜90をパターニングした後、RIE法を用いて第1および第2のPL電極86c,86dを加工する。それとともに、隣接する各キャパシタ素子85の間の強誘電体キャパシタ絶縁膜88、第1PL電極86c、第2PL電極86d、第2の密着層89、およびマスク膜90を、例えばエッチング法などを用いて切断する。併せて、シード膜87、第2SN電極86b、強誘電体キャパシタ絶縁膜88、第1PL電極86c、第2PL電極86d、第2の密着層89、およびマスク膜90の不要な部分を、サポート絶縁膜83の上から選択的に除去する。これにより、箱型スタック構造を有する2個のキャパシタ素子85を得る。ひいては、これら各キャパシタ素子85および前述したMOSトランジスタ12などから構成されるメモリセル72を得る。
【0093】
次に、図1に示すように、加工済みの各キャパシタ素子85を全体的に覆うように、マスク膜90の上に拡散防止膜91を設ける。この拡散防止膜91は、例えばCVD法を用いてAl2O3膜をマスク膜90の上に堆積させて形成する。続けて、拡散防止膜91の上に第5の層間絶縁膜92を設ける。この第5層間絶縁膜92は、例えばCVD法を用いてTEOS膜を拡散防止膜91の上に堆積させて形成する。この後、図示しない他の絶縁膜および配線などを形成することにより、所望の性能および品質を有するFeRAM71を得る。ただし、それら各工程の詳細な説明は省略する。
【0094】
以上説明したように、この第3実施形態によれば、FeRAMにおいても、第1および第2実施形態のDRAMと同様の効果を得ることができる。
【0095】
なお、本発明に係る半導体装置およびその製造方法は、前述した第1〜第3の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【0096】
例えば、第1および第2実施形態のDRAMにおいて、キャパシタ絶縁膜(キャパシタ誘電体膜)は、前述したTa2O5膜には限られない。例えば、(Ba,Sr)TiO3膜、BaTiO3膜、あるいはSrTiO3膜などを用いてもよい。また、ペロブスカイト型結晶構造を有する高誘電体膜(強誘電体膜)を用いてもよい。あるいは、PbTiO3やPb(Zn,Ti)O3などの強誘電体などから形成される絶縁膜を適用してもよい。
【0097】
また、SN電極の形成材料は、前述したRuには限られない。SN電極の形成材料として、例えばRuOx、Ir、IrOxなどの金属や導電体酸化物を適用してもよい。
【0098】
また、スペーサ膜の形成材料は、前述したTiNには限られない。スペーサ膜の形成材料として、例えば、TaNやWNx等を用いてもよい。
【0099】
同様に、第3実施形態のFeRAMにおいて、キャパシタ絶縁膜は、前述したPbZnO3膜には限られない。例えばSrBi2Ta2O9膜、Bi4Ti3O12膜、PbTiO3膜、あるいはBaTiO3膜などを用いてもよい。
【0100】
また、第1SN電極、第2SN電極、第1PL電極、および第2PL電極のそれぞれ形成材料は、前述したPtやPbZnO3には限られない。各電極の形成材料として、例えばRu、RuOx、Ir、IrOxなどの金属や導電体酸化物を適用してもよい。
【0101】
また、第1密着層(スペーサ膜)の形成材料は、前述したTiNには限られない。第1密着層の形成材料として、例えばTaNやWNx等を用いてもよい。
【0102】
さらに、本発明は、前述したCylinder型(シリンダ型)やPedestal型(箱型)のスタック構造を有するキャパシタ素子備える半導体装置以外に適用しても構わないのはもちろんである。本発明は、例えば、Convex型(凸型)のスタック構造を有するキャパシタ素子を備える半導体装置にも十分適用可能である。この場合においても、前述した第1〜第3の各実施形態と同様の効果を得ることができる。
【0103】
【発明の効果】
本発明に係る半導体装置によれば、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止できるキャパシタ構造を採用している。したがって、本発明に係る半導体装置は品質、電気的性能、および信頼性の向上を図り得るキャパシタ素子を備えた半導体装置である。
【0104】
また、本発明に係る半導体装置の製造方法によれば、デザインルールの大きさに拘らず、隣接する各キャパシタ素子の電極同士の接触を防止できる。したがって、本発明に係る半導体装置の製造方法は品質、電気的性能、および信頼性の向上を図り得るキャパシタ素子を備えた半導体装置を製造できる。
【図面の簡単な説明】
【図1】第1実施形態に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図。
【図2】図1のDRAMのメモリセル付近の製造方法を示す工程断面図。
【図3】図1のDRAMのメモリセル付近の製造方法を示す工程断面図。
【図4】図1のDRAMのメモリセル付近の製造方法を示す工程断面図。
【図5】図1のDRAMのメモリセルの寸法を示す図。
【図6】図1のDRAMのメモリセル付近の表面および内部状態を示すSEMの写真。
【図7】図1のDRAMのキャパシタと従来の技術に係るDRAMのキャパシタとの電気的特性の差をグラフにして示す図。
【図8】第1実施形態に係る半導体装置としてのDRAMのメモリセル付近の他の概略構成を示す断面図。
【図9】第2実施形態に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図。
【図10】第2実施形態に係る半導体装置としてのDRAMのメモリセル付近の他の概略構成を示す断面図。
【図11】第3実施形態に係る半導体装置としてのFeRAMのメモリセル付近の概略構成を示す断面図。
【図12】図11のFeRAMのメモリセル付近の製造方法を示す工程断面図。
【図13】図11のFeRAMのメモリセル付近の製造方法を示す工程断面図。
【図14】図11のFeRAMのメモリセル付近の製造方法を示す工程断面図。
【図15】従来の技術に係る半導体装置としてのDRAMのメモリセル付近の概略構成を示す断面図。
【図16】従来の技術に係るDRAMのメモリセル付近の表面および内部状態を示すSEMの写真。
【符号の説明】
1,41,51…DRAM(半導体装置)
2,42,72…メモリセル
3…p型シリコン基板(基板)
12…MOSトランジスタ
17,74…ポリSi膜(n+多結晶シリコン膜、コンタクトプラグ)
18,76…タングステン膜(コンタクトプラグ)
19…スペーサ膜(バリアメタル膜、離間部材)
20,43,85…キャパシタ素子
21,44,86…キャパシタ電極
21a,44a…SN電極(キャパシタ用下部電極)
21b,44b…PL電極(キャパシタ用上部電極)
25,45,88…キャパシタ絶縁体膜(キャパシタ誘電体膜)
26,90…PL電極加工用マスク膜(マスク部材)
34,77…コンタクトプラグ
52…PL電極加工用マスク膜(ハードマスク、マスク部材)
71…FeRAM(半導体装置)
84…第1密着層(スペーサ膜、バリアメタル膜、離間部材)
86a…第1SN電極(第1キャパシタ用下部電極)
86b…第2SN電極(第2キャパシタ用下部電極)
86c…第1PL電極(第1キャパシタ用上部電極)
86d…第2PL電極(第2キャパシタ用上部電極)
Claims (15)
- 基板上に選択的に設けられたスタック型キャパシタ構造を有する複数個のキャパシタ素子と、
これら各キャパシタ素子の下端部のうち、少なくとも隣接する前記各キャパシタ素子と対向する側に設けられて、隣接する前記各キャパシタ素子の電極同士の間隔を広げる複数個の離間部材と、
を具備することを特徴とする半導体装置。 - 前記各キャパシタ素子は、それらのアスペクト比が4以上であることを特徴とする請求項1に記載の半導体装置。
- 前記基板上において、隣接する前記各キャパシタ素子の電極間にマスク部材が設けられていることを特徴とする請求項1または2に記載の半導体装置。
- 前記基板上において、隣接する前記各キャパシタ素子の上端部にマスク部材が設けられていることを特徴とする請求項1〜3のうちのいずれかに記載の半導体装置。
- 前記基板上には、前記各キャパシタ素子と電気的に接続されてメモリセルを構成するトランジスタが前記各キャパシタ素子と同数個設けられているとともに、前記各離間部材は、前記各トランジスタと前記各キャパシタ素子とを電気的に接続する前記各キャパシタ素子と同数個のコンタクトプラグにそれぞれ独立に直接接触して設けられたバリアメタル膜であることを特徴とする請求項1〜4のうちのいずれかに記載の半導体装置。
- 前記基板上には、前記各キャパシタ素子と電気的に接続されてメモリセルを構成するトランジスタが少なくとも1個設けられているとともに、前記各離間部材は、前記トランジスタと前記各キャパシタ素子とを電気的に接続する少なくとも1個のコンタクトプラグにそれぞれ独立に間接的に接触して設けられたバリアメタル膜であることを特徴とする請求項1〜4のうちのいずれかに記載の半導体装置。
- 前記各離間部材は、その一部が金属の窒化物からなることを特徴とする請求項5または6に記載の半導体装置。
- 前記各キャパシタ素子は、強誘電体からなるキャパシタ誘電体膜を有していることを特徴とする請求項1〜7のうちのいずれかに記載の半導体装置。
- スタック型キャパシタ構造を有する複数個のキャパシタ素子が設けられる位置において、少なくとも隣接する前記各キャパシタ素子の電極同士が対向する領域に前記電極同士の間隔を広げる離間部材を前記各キャパシタ素子と同数個基板上に設ける工程と、
前記各離間部材の上に前記各キャパシタ素子の下部電極を設ける工程と、
前記各下部電極の露出表面を覆うようにキャパシタ誘電体膜を前記基板上に設ける工程と、
前記各下部電極と対をなして前記各下部電極との間に前記キャパシタ誘電体膜を挟むように、前記キャパシタ素子の上部電極を前記キャパシタ誘電体膜の露出表面上に設ける工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記各キャパシタ素子を、その高さが幅の4倍以上の大きさとなるように形成することを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記キャパシタ素子の上部電極を設けた後、少なくとも隣接する前記各キャパシタ素子の上部電極間にマスク部材を設ける工程を含むことを特徴とする請求項9または10に記載の半導体装置の製造方法。
- 前記キャパシタ素子の上部電極を設けた後、少なくとも隣接する前記各キャパシタ素子の上端部にマスク部材を設ける工程を含むことを特徴とする請求項9〜11のうちのいずれかに記載の半導体装置の製造方法。
- 前記マスク部材を、このマスク部材を構成元素の飛来方向が前記基板に対して垂直方向に異方性を有する成膜方法を用いて設けることを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記各離間部材の一部を、金属の窒化物を用いて形成することを特徴とする請求項9〜13のうちのいずれかに記載の半導体装置の製造方法。
- 前記各キャパシタ誘電体膜を、強誘電体を用いて形成することを特徴とする請求項9〜14のうちのいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002345725A JP2004179497A (ja) | 2002-11-28 | 2002-11-28 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002345725A JP2004179497A (ja) | 2002-11-28 | 2002-11-28 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004179497A true JP2004179497A (ja) | 2004-06-24 |
Family
ID=32706833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002345725A Pending JP2004179497A (ja) | 2002-11-28 | 2002-11-28 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004179497A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007142260A (ja) * | 2005-11-21 | 2007-06-07 | Seiko Epson Corp | 半導体装置 |
JP2009010318A (ja) * | 2007-06-27 | 2009-01-15 | Hynix Semiconductor Inc | キャパシタの製造方法 |
US9385130B2 (en) | 2011-01-28 | 2016-07-05 | Ps4 Luxco S.A.R.L. | Semiconductor device and method for manufacturing the same |
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JP2007142260A (ja) * | 2005-11-21 | 2007-06-07 | Seiko Epson Corp | 半導体装置 |
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