JP4629837B2 - 集積半導体チップ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、集積半導体チップの金属線路の接触接続に関し、この金属線路は種々異なる金属化面で相互に直交して配置されている。
【０００２】
【従来の技術】
集積半導体チップは通常その構造体に、相互に平行な複数の金属化面を有する。種々の金属化面はそれぞれ金属線路を、集積回路の種々の回路部分を電気接続するために含んでいる。２つの異なる金属化面の金属線路はコンタクト箇所を介して相互に接続されており、コンタクト箇所は金属線路間で導電接続を行う。
【０００３】
通常、集積半導体チップのレイアウト構造は、広い領域で直交ラスタにしたがい配向されている。すなわち例えば、種々異なる金属化面の金属線路が相互に平行に延在するか、または相互に直角に延在する。ここで集積半導体チップのレイアウトデザインは一般的に直角座標系に配置され、この座標に種々の製作手段が半導体構成素子の製造過程で整合される。その結果、直交ラスタに従い配向された構造体が一般的に高速かつ精確に作製される。例えばこのために対角線構造体は単にステップ状に近似される。このことは相応のデータ密度と、特殊事例では製造時間の増大を必要とすることがある。
【０００４】
２つの異なる金属化面の、相互に直交して延在する２つの金属化路が相互に接触接続されるならば、とりわけ上に述べた理由から通常は、その面が直交ラスタに適合されたコンタクトが使用される。例えばコンタクトのコンタクト面が金属化面の１つよりも大きければ、または複数のコンタクトを介して金属線路に沿って接触接続すべき場合には、接触接続すべき金属線路が一部の区間で、設けられるコンタクト箇所の長さに相応して相互に平行に延在しなければならない。コンタクト箇所で金属線路の材料特性が電子移動によってできるだけ影響を受けないようにするため、金属線路の直角方向変化ができるだけないようにしなければならない。
【０００５】
これまで通常の接触接続概念は相互に直交する金属線路を想定しており、この金属線路が接触接続のために平行な経過に例えばステップ状に近似される。このため比較的大きなスペースがチップ面に必要である。別の接触接続概念は他の適切な箇所での接触接続を想定する。しかしこのことは通常、レイアウトデザイン工程で付加的なコストを必要とする。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、２つの異なる金属化面の、相互に直交して延在する少なくとも２つの金属線路を有する半導体チップを提供することであり、その際必要なスペースをできるだけ小さくし、電子移動の影響をできるだけ小さくしてそれらを相互に接触接続する。
【０００７】
【課題を解決するための手段】
この課題は、第１の金属化面の少なくとも１つの金属線路と、第２の金属化面の金属線路とを有し、
前記金属化面は相互に平行に配置されており、
少なくとも１つの導電性コンタクト箇所を金属線路間に有し、
金属線路は、これらがコンタクト箇所を介して相互に接触接続されない第１の領域では各方向が相互に直交して配置されており、
金属線路は、これらがコンタクト箇所を介して相互に接触接続される第２の領域では各方向が相互に平行であり、かつ第１の領域の金属線路の方向に対して斜角に配置されているように構成した半導体チップにより解決される。
【０００８】
【発明の実施の形態】
半導体チップは、２つの異なる金属化面の少なくとも２つの金属線路を有する。これら金属化面は相互に平行に配置されている。金属線路は導電性コンタクト箇所により相互に電気的に接続される。金属線路は、これらがコンタクト箇所を介して相互に接触接続されない第１の領域に延在し、ここで各方向は相互に直交する。金属線路はさらに、これらがコンタクト箇所を介して相互に接触接続される第２の領域に延在し、ここで各方向は相互に平行であり、第１の領域の金属線路の方向に対して直角でない（斜角である）。このことは、斜角構成により接触接続のために直角の方向変化が必要ないことを意味し、斜角構成は電子移動の影響に有利に作用する。この種の構成によって冒頭に述べたステップ状の近似の必要性がなくなり、これにより金属線路の構成においてスペースが節約される。
【０００９】
電子移動の影響を全ての金属線路に対してできるだけ均等に小さく保つために、有利には金属線路を各方向で第１の領域の金属線路の方向に対して４５゜の角度で配置する。
【００１０】
通常の実施例では、コンタクト箇所は金属化面に対して平行な矩形面を有する。コンタクト箇所のレイアウトをこれまでの接触接続概念を基準にして変更すべきでない場合には、コンタクト箇所の面を第１の領域の金属線路に対して辺平行に配置する。しかしこのことは、接触接続領域において金属線路の拡張を必要とする。なぜなら、コンタクト面の辺と金属線路とが相互に斜めに配置されており、コンタクト箇所がこのことにより比較的に大きな幅を金属線路上で必要とするからである。
【００１１】
金属線路の幅に影響を与えないようにするためには、コンタクト箇所の面を第２の領域の金属線路に対して辺平行に配置すると有利である。このことは、コンタクト面の辺の一部と金属線路の辺とが接触接続領域で相互に平行に延在することを意味する。
【００１２】
接触接続を改善するには、金属線路を接触接続領域で複数のコンタクト箇所を介して相互に接続し、このコンタクト箇所が金属線路に沿って配置されるようにすると有利である。本発明のコンタクト箇所の構成による必要なスペースはほとんど増大しない。
【００１３】
本発明は一般的に、２つの金属化面の金属線路の接触接続を行う全ての半導体チップに対して適用することができる。データ処理とデータ記憶の進歩、並びに製造に必要な技術手段の発展により、所定の直交レイアウトラスタに適合しない集積回路の構造体もさらに高速、かつさらに精確に製造することができるようになった。
【００１４】
【実施例】
図１は、第１の金属化面の金属線路１と、第２の金属化面の金属線路２を示す。金属化面は相互に平行に延在する（図４参照）。このことは図１の平面図では分からない。ベルト状に構成された金属線路１，２は第１の領域１０ではコンタクト箇所を介して相互に接触接続されていない。金属線路は直角座標系によればＹ方向ないしＸ方向で相互に直交する。第２の領域２０では、金属線路１と２はコンタクト箇所３を介して相互に電気的に接触接続されている。領域２０ないしコンタクト箇所３も直角座標系にしたがって配向されている。直角の方向変化を回避し、これと結び付いた電子移動の影響を回避するために、金属線路１と２は対角線区間４と５を有する。金属線路１と２を接触接続領域２０にこのようにステップ状に近似するためには、構成によっては比較的に大きなスペースがとりわけＸ方向に必要であり、Ｙ方向でも必要である。
【００１５】
図２には、図１に対して択一的な金属線路１と２の接触接続が示されている。この実施例では、接触接続領域に対する付加的なスペースがＸ方向で必要ない。しかしとりわけ接触接続領域２０の縁部領域で電子移動の影響が増大する。これは、金属線路がその経過を直角方向に変化する箇所で比較的に大きな電流密度が発生するからである。この大きな電流密度により金属の材料特性が変化し、そのため例えば金属線路２の信頼性と寿命が不利な影響を受け得る。
【００１６】
図３は、金属線路１と２を接触接続するための本発明の実施例を概略的に示す。ここでは、金属線路がコンタクト箇所３を介して相互に接触接続される接触接続領域２０で、各方向が相互に平行であり、かつ領域１０の金属線路１と２の方向に対して斜めに配置されている。図１の構成と比較して、接触接続に必要な付加的スペースがとりわけＸ方向で格段に低減される。金属線路が直角に方向変化しないようにすることで、さらに電子移動の影響も低減される。この影響を２つの金属線路１と２に対して均等に小さく保持するため、領域１０の金属線路１と２に対して４５゜の角度α＝βで、接触接続領域２０を配置すると有利である。
【００１７】
図４には、接触接続領域２０のコンタクト箇所３の概略的断面が示されている。第１の金属化面１１の金属線路１と、第２の金属化面１２の金属線路２を見ることができる。金属化面１１と１２とは相互に平行に配置されている。導電性コンタクト箇所３は金属化面１１と１２に対して平行な矩形面を有する。このコンタクト箇所３は金属線路１と２の間に配置されている。例えば万が一製造時にずれが発生した場合、これをコンタクト箇所３のセンタリングまたは線形案内の際に、ある程度調整することができるようにするため、通常はオーバラップａがコンタクト箇所３の外側境界部と、例えば金属線路１との間に設けられている。
【００１８】
図５は、コンタクト箇所３の２つの択一的構成を示す。相互に平行な金属線路１と２は一部が示されている。図５の左側ではコンタクト箇所３の面が領域１０の金属線路に対して辺平行に配置されている。オーバーラップａはコンタクト箇所３の外側境界から線路境界の方向に定められている（コンタクト箇所３と導体路のエッジとの最短距離）。そこから接触接続領域における金属線路の必要な幅ｂが得られる。図５の右側では、コンタクト箇所３の面が接触接続領域２０の金属線路１と２に対して辺平行に配置されている。金属線路１と２の必要幅ｂは、オーバーラップａが同じでもこの構成では隣の構成よりも低減されている。したがって金属線路１と２の接触接続領域における必要スペースは低減され、このことはとりわけ金属線路が複数、並置されて延在する場合に有利である。これにより金属線路は相互にさらに密に配置することができる。
【図面の簡単な説明】
【図１】相互に直交する２つの金属線路の接触接続を示す概略図である。
【図２】図１に対して択一的な、２つの金属線路の接触接続を示す概略図である。
【図３】相互に直交する２つの金属線路を接触接続するための本発明の実施例の概略図である。
【図４】コンタクト箇所の断面図である。
【図５】２つの択一的にコンタクト箇所の概略図である。
【符号の説明】
１，２ 金属線路
３ コンタクト箇所
１１，１２ 金属化面
２０ 接触接続領域

Claims (6)

  1. 第１の金属化面（１１）の少なくとも１つの金属線路（１）と、第２の金属化面（１２）の金属線路（２）とを有し、
    前記金属化面（１１，１２）は相互に平行に配置されており、
    少なくとも１つの導電性コンタクト箇所（３）を金属線路（１，２）間に有し、
    金属線路（１，２）は、これらがコンタクト箇所（３）を介して相互に接触接続されない第１の領域（１０）では各方向が相互に直交して配置されており、
    金属線路（１，２）は、これらがコンタクト箇所（３）を介して相互に接触接続される第２の領域（２０）では各方向が相互に平行であり、かつ第１の領域（１０）の金属線路（１，２）の方向に対して斜角に配置されている、
    ことを特徴とする半導体チップ。
  2. 金属線路（１，２）は第２の領域（２０）に、各方向が第１の領域（１０）の金属線路（１，２）の方向に対して４５゜の角度で配置されている、請求項１記載の半導体チップ。
  3. コンタクト箇所（３）は、金属化面（１１，１２）に対して平行な面を有し、該面は矩形である、請求項１または２記載の半導体チップ。
  4. コンタクト箇所（３）の面は、第１の領域（１０）の金属線路（１，２）に対して辺平行に配置されている、請求項３記載の半導体チップ。
  5. コンタクト箇所（３）の面は、第２の領域（２０）の金属線路（１，２）に対して辺平行に配置されている、請求項３記載の半導体チップ。
  6. 金属線路（１，２）は第２の領域（２０）で複数のコンタクト箇所（３）を介して相互に接触接続されており、該コンタクト箇所は第２の領域（２０）の金属線路（１，２）に沿って配置されている、請求項１から５までのいずれか１項記載の半導体チップ。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831365B1 (en) * 2003-05-30 2004-12-14 Taiwan Semiconductor Manufacturing, Co. Method and pattern for reducing interconnect failures
GB2403814A (en) 2003-07-10 2005-01-12 Ocuity Ltd Directional display apparatus with birefringent lens structure
JP2005208473A (ja) 2004-01-26 2005-08-04 Toshiba Corp 自動設計装置，自動設計方法，及びこれらを用いて製造可能なレチクルセット，半導体集積回路
US7476945B2 (en) * 2004-03-17 2009-01-13 Sanyo Electric Co., Ltd. Memory having reduced memory cell size
CN103187395B (zh) * 2011-12-29 2016-01-06 中芯国际集成电路制造(上海)有限公司 半导体互连结构及形成方法
CN104851836B (zh) * 2014-02-18 2018-01-05 华邦电子股份有限公司 接触窗配置装置及其接触窗配置方法
US9378319B2 (en) * 2014-05-26 2016-06-28 Winbond Electronics Corp. Contact window arranging apparatus and contact window arranging method thereof
US11923300B2 (en) * 2021-07-09 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Two-dimensional (2D) metal structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0195538A (ja) * 1987-10-07 1989-04-13 Oki Electric Ind Co Ltd スルーホール構造
JPH03200331A (ja) * 1989-12-27 1991-09-02 Sanyo Electric Co Ltd 半導体集積回路
JPH08139182A (ja) * 1994-11-07 1996-05-31 Sony Corp 多層配線構造
JPH09298237A (ja) * 1996-05-08 1997-11-18 Oki Tsushin Syst Kk 集積回路の多層配線方法
JPH10214893A (ja) * 1996-11-26 1998-08-11 Hitachi Ltd 半導体集積回路装置
JPH11220020A (ja) * 1998-01-30 1999-08-10 Hitachi Ltd 多層配線構造体および半導体集積回路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766659B2 (ja) * 1986-01-30 1995-07-19 三菱電機株式会社 半導体記憶装置
JPH06105548B2 (ja) * 1987-02-02 1994-12-21 三菱電機株式会社 ダイナミツク形半導体記憶装置
JPH0377324A (ja) * 1989-08-19 1991-04-02 Mitsubishi Electric Corp 半導体集積回路
JPH0415926A (ja) * 1990-05-09 1992-01-21 Fujitsu Ltd 半導体装置の製造方法
JP2840150B2 (ja) * 1990-12-28 1998-12-24 川崎製鉄株式会社 半導体集積回路及びその層間接続方法
JP2825031B2 (ja) * 1991-08-06 1998-11-18 日本電気株式会社 半導体メモリ装置
US5170243A (en) * 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
US5464794A (en) * 1994-05-11 1995-11-07 United Microelectronics Corporation Method of forming contact openings having concavo-concave shape
US5506450A (en) * 1995-05-04 1996-04-09 Motorola, Inc. Semiconductor device with improved electromigration resistance and method for making the same
JP3375460B2 (ja) * 1995-05-11 2003-02-10 株式会社リコー 半導体装置
DE19531651C2 (de) * 1995-08-29 2001-09-27 Bosch Gmbh Robert Verfahren zur Anordnung von Leiterbahnen auf der Oberfläche eines Halbleiterbauelements
JP2803712B2 (ja) * 1995-11-10 1998-09-24 日本電気株式会社 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0195538A (ja) * 1987-10-07 1989-04-13 Oki Electric Ind Co Ltd スルーホール構造
JPH03200331A (ja) * 1989-12-27 1991-09-02 Sanyo Electric Co Ltd 半導体集積回路
JPH08139182A (ja) * 1994-11-07 1996-05-31 Sony Corp 多層配線構造
JPH09298237A (ja) * 1996-05-08 1997-11-18 Oki Tsushin Syst Kk 集積回路の多層配線方法
JPH10214893A (ja) * 1996-11-26 1998-08-11 Hitachi Ltd 半導体集積回路装置
JPH11220020A (ja) * 1998-01-30 1999-08-10 Hitachi Ltd 多層配線構造体および半導体集積回路装置

Also Published As

Publication number Publication date
TW480697B (en) 2002-03-21
EP1075027A3 (de) 2005-06-29
KR20010039790A (ko) 2001-05-15
JP2001077203A (ja) 2001-03-23
DE19936862C1 (de) 2001-01-25
EP1075027A2 (de) 2001-02-07
US6515374B1 (en) 2003-02-04
KR100667379B1 (ko) 2007-01-10

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