JP2012231165A - シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積 - Google Patents

シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積 Download PDF

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Abstract

【課題】欠陥を最小限としながら、ＳｉＧｅ−オン−インシュレーター構造を製造するため及びシリコン上に歪み緩和ＳｉＧｅ層を製造するための方法を提供する。
【解決手段】アモルファスＳｉＧｅ層６００が、トリシラン及びＧｅＨ４からＣＶＤによって、ドーパントの１以下のモノレイヤー上に堆積される。これらのアモルファスＳｉＧｅ層６００は、融解または固相エピタキシー（ＳＰＥ）プロセスによってシリコン上に再結晶される。融解プロセスは、好ましくは、全体のゲルマニウム含量を希釈するようなゲルマニウムの拡散も引き起こし、そして絶縁体の上層のシリコン５００を実質的に消費する。ＳＰＥプロセスは、下地のシリコン５００中へのゲルマニウムの拡散を用いてまたは用いずに実際され得、従って、ＳＯＩ及び従来の半導体基板に適用可能である。
【選択図】図５

Description

発明の分野
本発明は、一般に、集積回路製造における、シリコンゲルマニウム−オン−インシュレーター（ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）（「ＳＧＯＩ」）技術を含む、歪み緩和（ｓｔｒａｉｎ ｒｅｌａｘｅｄ）シリコンゲルマニウム上のストレインドシリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）に関する。
発明の背景技術
デバイスパフォーマンスを改善するために、従来の「バルク」シリコンウエハを、いわゆるシリコン−オン−インシュレーター（「ＳＯＩ」）ウエハに置換することが開発される傾向にある。ＳＯＩ技術の利点は、トランジスタが作られるシリコンがウエハの残りの部分と電気的接触しておらず、その結果、トランジスタ間でのクロストーク（ｃｒｏｓｓ−ｔａｌｋ）がウエハバルクを通して生じないことである。これらのトランジスタは、互いからより有効に電気的に絶縁される。
ＳＯＩ技術は、代表的には、アクティブ半導体層とウエハとの間の、ウエハの全体を横切った、または少なくともアクティブデバイスが半導体層中で形成されるエリアにおいて、薄い（例えば、約１００ｎｍ）絶縁層を使用する。酸化ケイ素、窒化ケイ素またはこれら２つのコンビネーションは、絶縁層として典型的に使用される。これらの材料はアモルファスであり、優れた電気的な特性を有し、そして窒化ケイ素及び／または酸化ケイ素を集積するための技術は非常によく開発されている。
ＳＯＩ構造を形成する２つの従来技術が開発されている。ＳＩＭＯＸとして知られている１つの技術は、シリコンウエハのような半導体構造を用いて開始し、そして酸素原子の高エネルギー注入を使用して、シリコンウエハ表面下に、約１００ｎｍより大きな酸化被膜を形成する。次いで、高温のアニーリングによって、内部に（ｂｕｒｉｅｄ）酸化ケイ素が形成され、そして同時に注入により作製された表面のシリコン中の結晶欠陥を修復する。表面のシリコンは、半導体材料のままであり、そしてその結晶構造はアニーリングプロセスによって回復する。しかし、これらのステップは、幾分高価であり、そして絶縁層及びその上のアクティブシリコンの品質は幾分か悪い。
ＳＯＩ構造を形成するための別の方法は、酸化したシリコンウエハ上に犠牲シリコンウエハ（ｓａｃｒｉｆｉｃｉａｌ ｓｉｌｉｃｏｎ ｗａｆｅｒ）をボンディングすることに基づく。研削または他のシンニングプロセス（ｔｈｉｎｎｉｎｇ ｐｒｏｃｅｓｓ）によって、犠牲シリコンウエハが薄くされて、他方の基板の酸化物上の、非常に薄いアクティブ半導体層となる。しかし、アクティブ半導体層の最終的に所望される厚さの均一性が５ｎｍ±０．１ｎｍであるので、シンニングプロセスは、ＳＯＩ構造における高品質を達成するのに決定的に重要である。さらに、ボンディング及びシンニングのプロセスは複雑であり、やや高価である。
ストレインドシリコンは、キャリア移動度、ひいてはトランジスタの演算速度を増加させるために利用される。代表的には、シリコンゲルマニウム（ＳｉＧｅ）の薄層が基板上に形成され、そしてシリコンの非常に薄い層がＳｉＧｅ上に堆積される。シリコンはゲルマニウムより小さな格子定数を有し、そしてシリコン層が緩和ＳｉＧｅ上で成長する場合、ケイ素原子は、下地層においてより広く原子間隔を置いて整列する傾向がある。その結果、最上部のシリコン層は伸ばされるか、または歪んで、電気的キャリアがより少ない抵抗で流れること可能にしている。
ストレインドシリコン及びＳＯＩは相補的な技術であり、そしてＳｉＧｅ−オン−インシュレーター（ＳＧＯＩ）基板を作り上げるためのいくつかの試みがなされている。
発明の要旨
発明の１つの局面に従って、歪み緩和ＳｉＧｅ−オン−インシュレーター構造上にストレインドシリコンを形成するための方法は、ＣＶＤによってＳＯＩ基板上にアモルファスＳｉＧｅ層を形成すること、及びＳｉＧｅ層の融解を引き起こす温度で基板をアニーリングする工程を含んでいる。ＳｉＧｅ層由来のＧｅは、アニーリング温度で、下地のＳｉ層中に拡散し、酸化物上に緩和ＳｉＧｅ層をもたらす。
本発明の別の局面に従って、基板上に歪み緩和ＳｉＧｅ層を形成するための方法は、前駆物質としてトリシランを用いるＣＶＤによって、シリコン層上に、アモルファスＳｉＧｅ層を堆積することを含む。固相エピタキシーは、シリコン層上にＳｉＧｅ層を結晶化させるために実施される。アモルファスのＳｉＧｅ層を堆積する前に、シリコン層は、幾分かの結晶シリコン領域を露出しながら、酸化物の１未満のモノレイヤーで覆われる。
本発明のさらなる局面において、基板上のシリコン層上に歪み緩和ＳｉＧｅ層を形成する方法は、低温でのＳｉＧｅのヘテロエピタキシーを含む。好ましくは、ストレインドＳｉＧｅ層は、トリシラン及びゲルマニウム前駆物質からのＣＶＤによって堆積される。発泡剤（例えば、ＨまたはＨｅ）がＳｉ／ＳｉＧｅの界面または界面下に注入され、そしてＳｉＧｅ層がアニールされる。アニーリングの間、ＳｉＧｅ層は緩和する。ストレインドシリコン層は、引き続き、緩和したＳｉＧｅ層上に堆積することができる。
本発明のこれら及び他の局面は、以下の詳細な説明及び添付の図面（これらは本発明を例示し、そして限定しないことを意味する）から容易に明らかになる。
図１は、シリコン−オン−インシュレーター（ＳＯＩ）ウエハ上へのアモルファスシリコンゲルマニウム（α−ＳｉＧｅ）層の堆積を示す概略断面図である。 図２は、図１のα−ＳｉＧｅ層上へのアモルファスシリコン（αＳｉ）層の堆積を例示する。 図３は、図２のα−Ｓｉ層の酸化、または図１のα−ＳｉＧｅ層上へのＳｉＯ２の別個の堆積のいずれかによる、図１のα−ＳｉＧｅ層上へのシリコン酸化物の形成を例示する。 図４は、本発明の好ましい実施形態に従う融解／拡散プロセスを例示する。 図５は、融解／拡散プロセスの結果として緩和したＳｉＧｅ層を例示する。 図６は、ＳｉＧｅ層中のゲルマニウムの種々の異なる濃度について、固相エピタキシーの結晶化速度を例示するチャートである。 図７は、従来のエピタキシー及び好ましい実施形態に従う緩和ＳｉＧｅ層の形成を用いる欠陥密度対ゲルマニウム含量を例示する。 図８は、ＳｉＧｅ層の中のゲルマニウム濃度に対する融解及び凝固温度を例示する。 図９は、歪み緩和ＳｉＧｅ層上にストレインドシリコンを形成するための方法を例示するフローチャートである。 図１０は、歪み緩和ＳｉＧｅ層上にストレインドシリコンを形成するための別の方法を例示するフローチャートである。 図１１は、歪み緩和ＳｉＧｅ層上にストレインドシリコンを形成するためのさらなる方法を例示するフローチャートである。
好ましい実施形態の詳細な説明
好ましいプロセス
本明細書中に用いられる場合、「単結晶」または、「エピタキシャル」は、主とする大きな結晶構造（その中に許容される数の欠陥を有していてもよい）を記述するために用いられる。当業者は、層の結晶度がアモルファスから多結晶、そして単結晶へと連続的に落ちることを理解している；当業者は、低密度の欠陥が存在していても、結晶構造が単結晶またはエピタキシャルと考えられ得る場合を容易に決定することができる。
用語「アモルファス」は、例えば、本明細書中に記載される固相エピタキシー（ＳＰＥ）または融解プロセスによって、容易に再分配され得る小粒多結晶構造を包含する。
エピタキシーとは、堆積層が下地層の結晶構造の延長としての役割を果たす堆積を示す。ヘテロエピタキシーは、下地層及び上層の堆積層が異なる材料のものである一種のエピタキシーである。
ヘテロエピタキシー堆積技術は、当該分野において周知であり、実際、下地層と上層との間の格子の不整合によって結晶の歪みを形成することにおいて有利であると考えられている。典型的には、そのようなヘテロエピタキシャル層は、２つの層の格子定数が正確に整合しないように、単結晶シリコン構造上にシリコンゲルマニウムをエピタキシャリーに堆積することにより形成される。この歪みは、半導体構造内の電気的キャリア移動度を増加させ、それによりトランジスタの性能を増強するので、有利であると考えられている。ＳｉＧｅ障壁に基づく相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳ）について、価電子帯と伝導帯とのバンド不連続性が必要である。伸長方向に（ｔｅｎｓｉｌｙ）歪んだＳｉ及び圧縮方向に歪んだＳｉＧｅは、互い違いの（ｓｔａｇｇｅｒｅｄ）バンドオフセット（ｂａｎｄ ｏｆｆｓｅｔ）（タイプＩＩ ヘテロインターフェース）をもたらすが、Ｓｉ上のストレインドＳｉＧｅに関する伝導帯オフセットは無視できる。主要な挑戦の１つは、滑らかな表面形態及びより少ない欠陥を有する緩和ＳｉＧｅ構造の利用可能性である。
歪み緩和ＳｉＧｅを形成するための融解凝固プロセス（図９）
完全な歪み緩和ＳｉＧｅ層は、融解凝固プロセスを使用することによりＳＯＩ基板上に形成され得る。（その開示が本明細書中に参考として援用される、Ｓｕｇｉｉら、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ２０（５）：１８９１−１８９６（２００２）；Ｋｕｔｓｕｋａｋｅら、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．４２：Ｌ２３２−Ｌ２３４（２００３）を参照のこと） ）。薄いＳｉＧｅ及びシリコン層が従来のＳＯＩウエハ上で成長し、最上部のシリコン層が酸化し、そして高温アニーリングが実施されて、ＳｉＧｅ層を部分的に融解する。凝固により歪み緩和ＳｉＧｅ層が製造される。この層は、ＳＯＩ基板上の最上部のシリコン層中へのゲルマニウムの拡散の結果として、均一な組成を有する。従って、緩和ＳｉＧｅ層は、ＳＯＩウエハの酸化物の直接上に残留する。得られる層は、好ましくは、約１×１０５ｃｍ−２未満、より好ましくは約１×１０３ｃｍ−２未満、そしてなおより好ましくは約１０００ｃｍ−２未満の欠陥密度を有する。不運にも、Ｋｕｔｓｕｋａｋｅ及びＳｕｇｉｉにより開示されるような分子線エピタキシー（ＭＢＥ）も従来の前駆物質を使用するＣＶＤも、この文脈におけるα−ＳｉＧｅの商業的に満足な堆積をすることができない。
ここで、図１−５を参照して、好ましい実施形態に従う一般的方法が例示される。最初に、アモルファスまたは小粒状の多結晶ＳｉＧｅ層２００が、シリコン−オン−インシュレーター（ＳＯＩ）基板１００（図１）上に堆積される。ＳＯＩ基板は、例えば、ＳＯＩＴＥＣ（Ｂｅｒｎｉｎ，Ｆｒａｎｃｅ）から市販されている。アモルファスまたは小粒状多結晶ＳｉＧｅ層を堆積することによって、下地のシリコン層における欠陥の形成が回避される。
アモルファスまたは小粒状の多結晶のＳｉＧｅ層２００の堆積は、例えば、ＡＳＭ Ａｍｅｒｉｃａから入手可能なＥｐｓｉｌｏｎＴＭ ＣＶＤリアクタのようなリアクタ中で化学気相成長法（ＣＶＤ）によって実施される。好ましくは、堆積は、約３５０℃〜約７００℃、より好ましくは約４００℃〜約６００℃の温度で、そして約１Ｔｏｒｒ〜ほぼ大気圧、より好ましくは５０Ｔｏｒｒから７６０Ｔｏｒｒ、最も好ましくは７６０Ｔｏｒｒの圧力で、トリシラン（Ｓｉ３Ｈ８）及びＧｅＨ４（または他のゲルマニウム前駆物質）を原料とする。好ましくは、主なキャリアは、約２〜約１００ｓｌｍのフローレートのＨ２である。堆積されたＳｉＧｅ層のアモルファスまたは小粒状の多結晶の性質は、多数の異なる方法によって実現することができる。有利には、これらの条件（例えば、７６０Ｔｏｒｒ）の下での堆積は、５００℃で４０％［Ｇｅ］に関して３００Å／分より高く、または４７５℃で５０％［Ｇｅ］に関して２００Å／分より高く、より好ましくは３００Å／分より高い速度でα−ＳｉＧｅを製造することができる。
１つの実施形態において、堆積条件は、ＳｉＧｅの堆積速度がＳｉＧｅ層の再結晶の速度より速いように選択される。固相エピタキシー（ＳＰＥ）またはランダムヌクリエーショングロース（ｒａｎｄｏｍ ｎｕｃｌｅａｔｉｏｎ ｇｒｏｗｔｈ）（ＲＮＧ）は、ＳｉＧｅ層を堆積させるとともに、その再結晶を導く。再結晶、または再成長の速度は、図６において示されるように、温度及びゲルマニウム濃度に依存する。再結晶の速度が堆積の速度より大きな場合、アモルファスまたは小粒状の多結晶の層は達成されない。従って、堆積速度より低いＳＰＥまたはＲＮＧの速度を維持し、そしてアモルファス層を達成するために、約５０％のゲルマニウム濃度について、堆積温度は、好ましくは、約５００℃以下、より好ましくは約４７５℃以下である。圧力及びキャリアガスフロー（例えば、Ｈ２フロー）は、所望の温度で堆積速度を最適化するように、ＣＶＤプロセスで調整される。
アモルファスまたは小粒状の多結晶ＳｉＧｅは、酸化物で少なくとも部分的に覆われているシリコン層上へのＣＶＤによるＳｉＧｅの堆積によっても実現され得る。
例えば、ＳｉＧｅ層は、ＳＯＩ基板上の自然酸化膜（ｎａｔｉｖｅ ｏｘｉｄｅ）に対して堆積され得る。好ましくは、酸化物は、シリコン表面上のモノレイヤーの少なくとも約４分の１、より好ましくはモノレイヤーの少なくとも約半分である。一方、完全なモノレイヤー未満（ｌｅｓｓ ｔｈａｎ ａ ｆｕｌｌ ｍｏｎｏｌａｙｅｒ）が、好ましくは、幾分かの単結晶Ｓｉを露出させておくために、シリコン表面上に形成される。特定の実施形態において、モノレイヤーの半分の酸化物は、酸素環境中で、堆積温度で加熱することによって、ＳＯＩ基板上に形成される。下記のようなＳｉＧｅ層を融解するための高温処理の際、酸化物が還元され、凝固の際、均一なＳｉＧｅ層の形成が導かれる。
あるいは、より厚い化学酸化膜が、例えば、従来のＳＣ１ソリューションによって、ＳｉＧｅ層の堆積前に、ＳＯＩウエハのＳｉ表面上で形成され得る。この場合、堆積中のＳｉＧｅ層の再成長は、下地の結晶シリコン層との接触の欠如に起因して可能ではない。その結果、ＳｉＧｅの堆積のためのＣＶＤ条件は、再結晶及び結果としての欠陥を回避するためではなく、堆積速度及び前駆物質消費を最適化するために調整され得る。部分的な酸化被膜と同様に、ＳｉＧｅ層を融解するための高温処理が酸化物を還元し、均一な組成の歪み緩和ＳｉＧｅ層の形成を可能にする。
さらなる実施形態において、ホウ素、ヒ素、燐、ＳｂまたはＣのようなドーパントのほぼ１層までのモノレイヤーが、ＳｉＧｅ層の堆積前に基板表面上に形成される。この薄層は、ＳｉＧｅ層が堆積される際の、再成長を防ぐ。好ましくは、ドーパント前駆物質を含むガスの短いスパイクが、シリコン表面上にほぼ１層までのドーパントのモノレイヤーを製造するために、ＳｉＧｅ堆積プロセスの開始前に導入される。高温融解の際、この中間ドーパント層が拡散し、凝固の際の均一な歪み緩和ＳｉＧｅ層の形成をもたらす。
堆積されるＳｉＧｅ層２００の厚さは、高温融解から生じる歪み緩和ＳｉＧｅ層中のゲルマニウムの所望の濃度に基づいて決定される。特定の最終ゲルマニウム濃度を達成するのに必要な厚さは、堆積された層のゲルマニウム濃度及びＳＯＩウエハ上の下地シリコン層（それはＧｅ拡散によって消費される）の厚さに基づいて容易に計算することができる。
下地のシリコン層３００は、好ましくは、約５０Å〜約５００Åの厚さを有する。それがより薄いＳｉＧｅ層の使用及び／または堆積されたＳｉＧｅ層におけるより低い初期ゲルマニウム濃度を可能にするので、より薄いシリコン層が好ましい。例えば、約２０％のゲルマニウムを含む緩和ＳｉＧｅ層が、現在、工業において所望されている。従って、５０Åのシリコン層がＳＯＩウエハ上に存在する場合、４０％のゲルマニウム濃度を有する５０ÅのＳｉＧｅ層が堆積され得る。融解及び凝固の際、ゲルマニウムは、下記のように、ＳｉＧｅ層からシリコン層へと拡散する。その結果、約２０％のゲルマニウム濃度を有する１００ÅのＳｉＧｅ層になる。
好ましくは、堆積された層において得られるゲルマニウム濃度は、欠陥密度を最小限にするために約６０％以下に、より好ましくは約５０％以下である。図７において見出されるように、約６０％ゲルマニウムの濃度より上では、欠陥密度は、ＳＰＥの間に有意に増加する。本明細書中に参考として援用される米国特許第６，３４６，７３２号を参照のこと。下記のように、高温融解が使用されるが、温度はＳＰＥのための範囲を通して動き、従って、ＳＰＥの間の欠陥の形成が考えられる。
ＳｉＧｅ層の堆積に続いて、キャップ層４００が形成される（図２）。好ましくは、キャップ層は、ＳｉＧｅ層２００上に直接形成される。キャップ層は、下記の、引き続く高温融解の間に、下地のＳｉＧｅ層２００からのＧｅの蒸発を防ぐ。平滑な界面を有するＳｉＯ２−キャップ層は、ＳｉＧｅ界面が粗くなるのを防ぐ。好ましくは、アモルファスシリコン層４００は、ＳｉＧｅ層上に堆積される。アモルファスシリコン層４００は、典型的には、ＣＶＤによって、好ましくはＳｉＧｅ層２００と同じ反応スペースにおいて堆積される。例えば、アモルファスＳｉＧｅ堆積の後、ＧｅＨ４のフローは止めることができ、そしてアモルファスシリコンの層は、同じ堆積温度でトリシランから成長することができる。
堆積に続いて、アモルファスシリコン層は、好ましくは、酸化して、ＳｉＯ２キャップ層６００（図３）を形成する。好ましくは、酸化は、酸化環境に基板を曝露することにより実施される。当該分野において公知の任意の酸化剤、好ましくは、水または酸素を用いることができる。１つの実施形態において、乾燥酸素が用いられる。別の実施形態において、α−Ｓｉ層４００は湿式酸化される。酸化温度は、好ましくは、約８００℃〜約９００℃の間にある。１つの実施形態において、酸化は、高温アニールの間の酸化種（ｏｘｉｇｅｎａｔｅｄ ｓｐｅｃｉｅｓ）の一時的添加による高温融解処理と組み合わせられる。酸素雰囲気は、好ましくは、高温融解のために取り除かれる。あるいは、酸化物（好ましくはＳｉＯ２）は、エキソサイチュ（ｅｘ−ｓｉｔｕ）で堆積され得る。１つの実施形態において、酸化物は、ＳｉＧｅ層のＳＰＥを回避するのに十分低い温度で、エキソサイチュで堆積される。
次いで、基板は、好ましくは、例えば、Ｎ２またはＡｒ雰囲気中のような非反応性環境中で高温融解に供される。高温で、ＳｉＧｅ層は、少なくとも部分的に融解する。融解プロセスの間、ゲルマニウムは、図４における矢印によって例示されるように、ＳｉＧｅ層２００から下地のシリコン層３００へと拡散する。図５において示されるように、凝固の際、均一の組成の歪み緩和ＳｉＧｅ層が製造される。有利には、垂直または貫通転位は、このプロセスによって最小限にされる。貫通転位は、好ましくは１０７ｃｍ−２未満、より好ましくは１０５ｃｍ−２未満、そして最も好ましくは１０００ｃｍ−２である。
高温アニーリングは、好ましくは、約９５０℃〜約１４２５℃の間で実施され、より好ましくはその温度は、約１０００℃より高く約１４２５℃未満である。融解温度は、均一な歪み緩和ＳｉＧｅ層を形成するのに決定的に重要なパラメーターである。２つのＳｉＯ２層６００、７００の間のＳｉＧｅ層５００全体（Ｇｅが拡散したＳｉ層を含む）が融解される場合、全ての結晶情報が失われ、そして得られる層は多結晶であり、歪み緩和エピタキシャル層ではない。上記のＳｕｇｉｉらを参照のこと。図８は、温度及びゲルマニウム濃度の関数としての固相及び液相曲線のグラフを示す。高温融解のための温度は、好ましくは、得られるＳｉＧｅ層５００における所定の最終ゲルマニウム濃度についての固相曲線のちょうど左側にある温度が選択される。例えば、堆積されたＳｉＧｅ層２００（図４）が６０％のゲルマニウムを含み、得られるＳｉＧｅ層５００（図５）が４０％のゲルマニウムを含む状況においては、初期ＳｉＧｅ層は、１１５０℃で融解する。しかし、得られるＳｉＧｅ層は、その温度で固体である。従って、両方の層の完全な融解はなく、そして均一な歪み緩和エピタキシャルＳｉＧｅ層５００の形成を可能にするのに十分な結晶構造が維持される。しかし、１２００℃の温度（４０％Ｇｅ濃度について固相線のちょうど右端）が用いられる場合、最初のＳｉＧｅ層２００及び得られるＳｉＧｅ層５００の両方が融解する。結晶構造は残らず、そして結晶化は生じない。
高温は、好ましくは、下地のシリコン層３００の全体にわたってゲルマニウムが拡散するのに十分な長さの時間の間、維持され、均一なＳｉＧｅ層５００が生じる。従って、高温融解に適する時間は、下地のＳｉ層の厚さ、堆積されたＳｉＧｅ層の厚さ、堆積されたＳｉＧｅ層のゲルマニウム濃度及び選択された温度でのシリコン中のゲルマニウムの拡散係数に基づいて決定することができる（Ｓｕｇｉｉらを参照のこと）。好ましくは、融解温度は、最終［Ｇｅ］含有量に依存して、約１０５０℃−１３００℃の融解温度で、１分〜１２時間、より好ましくは１〜２時間維持される。従って、冷却することにより凝固させるよりも、得られるシリコンゲルマニウム層濃度が、選択されたアニール温度での固相曲線より下に下がるまでゲルマニウムの拡散をもたらすように、単一の温度が選択される。
凝固に続いて、基板は、特定の用途のために所望されるようなさらなる処理に供され得る。典型的には、ＳｉＯ２キャップ層４００は、ケミカルエッチにより除去される。次いで、ストレインドシリコン層が、歪み緩和ＳｉＧｅ層上に、ヘテロエピタキシャリーに堆積される。
低い欠陥密度を有する歪み緩和ＳｉＧｅを形成するためのＳＰＥプロセス（図１０）
発明の別の局面において、歪み緩和ＳｉＧｅ層は、固相エピタキシーによって形成される。この実施形態において、エピタキシャル成長はＳＰＥプロセスの間にＳｉＧｅ／Ｓｉ界面で分断（ｄｉｓｒｕｐｔ）される。好ましくは、エピタキシャル成長は、ＳｉＧｅ／Ｓｉ界面に結晶構造が介在することにより分断される。この分断は、例えば、Ｓｉ層自体の欠陥によって、またはＳｉ層上に形成または堆積された物質によって引き起こされ得るが、これらに限定されない。
ＳＰＥが分断されるので、基板とエピタキシャル成長層との間の歪みが緩和される。その結果、融解プロセスに関して上記されるように、歪み緩和ＳｉＧｅ層が製造され、そして貫通欠陥形成が最小限にされる。
ＳｉＧｅは、好ましくは、基板上に、アモルファス状または小粒多結晶形態で堆積される。この基板は、例えば、ブランケットシリコンウエハまたはＳＯＩウエハであり得る。
ＳｉＧｅの堆積は、好ましくは、ＣＶＤによる。好ましくは、ＳｉＧｅは、トリシラン及びＧｅＨ４、ジゲルマンまたは他のＧｅ前駆物質から堆積される。高温融解プロセスについて上記されるように、アモルファスＳｉＧｅを堆積するために、堆積温度は、好ましくは、再成長速度が堆積速度より遅く、しかし商業上許容される堆積速度（好ましくは、１００Å／分より高く、より好ましくは約２００Å／分〜６００Å／分の間）であるのに充分に低い。温度、圧力及びＨ２キャリアのフローは、所定の温度及びゲルマニウム濃度で堆積速度を最適化するように調整される。１つの実施形態において、ＳｉＧｅは、４７５℃の温度で、トリシラン及びＧｅＨ４から、ＣＶＤによって堆積される。別の実施形態において、堆積温度は５００℃である。好ましくは、堆積温度は、約４００Ｃ〜約６００℃の間である。
基板上に堆積されるＳｉＧｅ層の厚さは、歪み緩和ＳｉＧｅ層の中のゲルマニウムの所望の濃度に基づいて決定される。このプロセスはＧｅ拡散なしで実施され得るので、上記の高温融解の場合と異なり、ＳｉＧｅ層の中のゲルマニウムの濃度が処理中に変化する必要はない。従って、層の中の初期ゲルマニウム濃度と最終ゲルマニウム濃度は、好ましくは同一である。
しかし、堆積された層におけるゲルマニウム濃度は、欠陥密度を最小限にするために、好ましくは約６０％以下、より好ましくは約５０％以下である。図７に見出されるように、約６０％ゲルマニウム濃度より上では、欠陥密度は、ＳＰＥの間に有意に増加する。本明細書中に参考として援用される、米国特許第６，３４６，７３２号を参照のこと。従って、堆積されるＳｉＧｅ層は、好ましくは、約０％〜約６０％の間、より好ましくは、約２０％〜約５０％の間のゲルマニウム濃度を有している。
エピタキシャル成長は、基板表面上の１未満の酸化物モノレイヤーの存在によって分断される。１つの実施形態において、酸化物は自然酸化膜である。別の実施形態において、酸化物は、基板上に故意に成長させられる。好ましくは、酸化物は、完全なモノレイヤー未満、より好ましくはモノレイヤーの４分の３未満、なおより好ましくはモノレイヤーの半分未満（３．５×１０１４ｃｍ−２）である。特定の実施形態において、酸化物の半分のモノレイヤーが、堆積温度での酸素環境における加熱によって、基板上に形成される。
１つの実施形態において、１層より厚いモノレイヤーの酸化物層が形成される。次いで、酸化物は、エッチングされるかそうでなければ還元されて、少なくとも幾分かの単結晶Ｓｉを露出する。例えば、より厚い化学酸化膜が、基板表面上に形成され得る。次いで、この化学酸化膜が、好ましくは、モノレイヤー未満、より好ましくはモノレイヤーの約半分未満までエッチングされる。エッチプロセスは、アモルファスＳｉＧｅの堆積の前に実施される。
ＳｉＧｅ層の堆積後、固相エピタキシーが実施される。これらの方法は当該分野において周知である。例えば、米国特許第６，３４６，７３２号を参照のこと。好ましくは、基板は、約３０分間、約５００℃〜約９００℃の間の温度まで加熱される。
１つの実施形態において、自然酸化膜のような酸化物の薄層が、ＳＰＥプロセスの前にＳｉＧｅ層上に形成される。周囲（または任意の酸化雰囲気）にＳｉＧｅ層を曝露して、ＳＰＥプロセスの前に薄い（自然）酸化膜を形成することは、ＳＰＥの間の表面の平滑さをさらに改善するのを助け得る。
ＳＰＥ後に、シリコンの層が、ＳｉＧｅ上に、ヘテロエピタキシャリーに堆積され得る。ＳｉＧｅ層の緩んだ性質は、エピタキシャルシリコン層の中に歪みを生む。酸化物がＳＰＥの前にＳｉＧｅ層上に堆積された場合、酸化物は、好ましくは、シリコン層の堆積の前に除去される。
バルク基板上にＳＰＥによって製造され、最上部にストレインドＳｉ層を有する、歪み緩和ＳｉＧｅを含む層スタックは、層トランスファー技術によって酸化ハンドルウエハの最上部にトランスファーされ、残留ＳｉＧｅの選択的な除去によってストレインドＳｉ（のみ）オンインシュレーター（ｓＳＯＩ）を形成する。任意の層トランスファー技術（例えば、Ｓｍａｒｔ−Ｃｕｔ／ＵｎｉｂｏｎｄＴＭ技術（ＳＯＩＴＥＣ（Ｂｅｒｎｉｎ，Ｆｒａｎｃｅ）製）、Ｂｏｎｄ ａｎｄ Ｅｔｃｈ−ｂａｃｋ ｏｒ Ｅｐｉｔａｘｉａｌ−Ｌａｙｅｒ ｔｒａｎｓｆｅｒ法（ＥＬＴＲＡＮＴＭ；Ｃａｎｏｎ ＮＹ，ＵＳＡ）またはＮａｎｏｃｌｅａｖｅＴＭ ｌａｙｅｒ ｔｒａｎｓｆｅｒ法（ＳｉＧｅｎ製（ＣＡ，ＵＳＡ）））が用いられ得る。
歪み緩和ＳｉＧｅを形成するためのヘテロエピタキシー、その後の注入及びアニール（図１１）
本発明の別の局面において、歪み緩和ＳｉＧｅ層は、Ｓｉ上のＳｉＧｅのヘテロエピタキシー、その後の発泡剤の注入及びＳｉＧｅ層を緩和するための引き続くアニーリングによって形成される。歪み緩和の間の欠陥の形成は、下部Ｓｉ層と上部ＳｉＧｅ層との間の結晶界面の分断によって防がれる。例えば、その開示が本明細書中に参考として援用される、Ｌｕｙｓｂｅｒｇ Ｊ．Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｏｃｔｏｂｅｒ １５ｔｈ ２００２；Ｈｅｒｚｏｇら、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ ２３：４８５（２００２）；及びＨｕａｎｇｅら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ ７８：１２６７（２００１）を参照のこと。
本質的に上に記述されるように、ＳｉＧｅは、好ましくは、シリコン前駆物質及びゲルマニウム前駆物質からＣＶＤによってエピタキシャリーに堆積される。好ましくは、シリコン前駆物質はトリシランである。１つの実施形態において、ゲルマニウム前駆物質はジゲルマンである。堆積温度は、好ましくは約３５０℃〜約７００℃、より好ましくは約４００℃〜約６００℃である。
ＳｉＧｅ層は、好ましくは、層が堆積温度で緩和する臨界厚さ以下の厚さに堆積される。従って、堆積されたＳｉＧｅ層は、歪んだままである。臨界厚さが温度に依存するので、堆積は、好ましくは、全体的な層の厚さを最大限にするために、低温で実施される。それがより高いアニーリング温度で緩和するので、より厚い層が好ましい。
１つの実施形態において、ＳｉＧｅ層は、約５０〜約２００ｎｍの厚さ、より好ましくは約１００〜約１５０ｎｍの厚さまで堆積される。
ストレインドＳｉＧｅ層の堆積後、発泡剤（例えば、イオン）は、ＳｉＧｅ層の真下に、好ましくはＳｉ／ＳｉＧｅ界面もしくはその下に注入される。より好ましくは、発泡剤は、Ｓｉ／ＳｉＧｅ界面の下約５０ｎｍ〜約１００ｎｍに注入される。１つの実施形態において、発泡剤はＨ＋である。別の実施形態において、発泡剤はＨｅ＋である。
発泡剤は、Ｓｉ／ＳｉＧｅ界面で結晶構造を中断させるのに十分な量注入される。特定の実施形態において、約１×１０１６イオンｃｍ−２〜約１×１０１７イオンｃｍ−２が注入される。
Ｓｉ／ＳｉＧｅ界面での酸素の注入も企図される。特に、酸素の注入が、ＳＯＩ基板上に充分に緩和されたＳｉＧｅ層を形成するために用いられ得る。例えば、本明細書中に参考として援用される、Ｓｕｇｉｙａｍａら、Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ３６９：１９９（２０００）を参照のこと。
引き続くＳｉＧｅ層のアニーリングは、層の緩和を導く。好ましくは、アニーリングは、約４００℃〜約１０００℃の間、より好ましくは約７００℃〜約８５０℃の間の温度で、実施される。アニーリングは、好ましくは、約１分〜約１２時間、より好ましくは約１分〜約１時間、より好ましくは１０分間実行される。アニーリング温度では、泡は、注入された発泡剤（例えばＨまたはＨｅ）から形成され、そしてパンチアウト転位ループを作り出す。この転位ループは、Ｓｉ／ＳｉＧｅ界面まで移動するかそうでなければ広がり、不整合な転位を緩和する歪みを形成する。さらに、層が臨界厚さ未満に堆積されるので、それは、引き続き、アニールプロセスまで歪んだままである（この点において、点緩和は、注入により作り出された欠陥と適応している）。従って、広がった結晶欠陥（例えば、貫通転位）が回避される。好ましくは、１０７貫通転位未満が、ＳｉＧｅ層中に存在し、より好ましくは１０５未満、そしてなおより好ましくは１０３未満である。
Ｓｉキャップ層は、好ましくは、ＳｉＧｅ層上に堆積されて、ストレインドシリコン層を作り出す。１つの実施形態において、ＳｉＧｅキャップ層は、アニーリングの後に堆積される。しかし、好ましくは、キャップ層は、アニーリングの前に堆積される。例えば、約１０〜約１５ｎｍ厚さのストレインドシリコンのキャップ層は、アニーリング前に、ストレインドＳｉＧｅ層上に堆積され得る。
さらなる実施形態において、得られる層スタックは、ハンドルウエハに移送される。
前述の本発明は、特定の好ましい実施形態を用いて記載されたが、その他の実施形態は、本明細書中の開示を考慮して当業者に明白となる。従って、本発明は、好ましい実施形態の引用によって限定されることは意図されず、もっぱら添付の特許請求の範囲を参照して定義されることが意図される。

Claims (26)

  1. シリコン−オン−インシュレーター（ＳＯＩ）基板上で、化学気相成長（ＣＶＤ）法によって、第１のゲルマニウム濃度を有するアモルファスＳｉＧｅ層をドーパントの１以下のモノレイヤー上に堆積すること；
    該アモルファスＳｉＧｅ層上にＳｉＯ２層を堆積すること；及び
    該ＳｉＯ２層を堆積した後、１０００℃より高い温度で該アモルファスＳｉＧｅ層を融解することにより、該第１のゲルマニウム濃度よりも低い第２のゲルマニウム濃度を有するＳｉＧｅ部分を有するＳｉＧｅ−オン−インシュレーター基板を形成すること；
    を含む、
    ＳｉＧｅ−オン−インシュレーター（ＳｉＧｅ−ｏｎ ｉｎｓｕｌａｔｏｒ）基板を形成する方法。
  2. 該アモルファスＳｉＧｅ層が、トリシラン及びＧｅＨ４である前駆体を用いて堆積される、請求項１に記載の方法。
  3. 該アモルファスＳｉＧｅ層が４００℃〜６００℃の間の堆積温度で堆積される、請求項２に記載の方法。
  4. 前記ドーパントが、Ｂ、Ｐ、Ａｓ、Ｓｂ及びＣからなる群より選択される、請求項１に記載の方法。
  5. 前記アモルファスＳｉＧｅ層が、ＳＰＥまたはＲＮＧに起因するその再成長の速度より速い速度で堆積される、請求項１に記載の方法。
  6. 該ＳＯＩ基板が、５０Å〜５００Åの間の厚さの内在するシリコン層を有する、請求項１に記載の方法。
  7. 前記ＳｉＧｅ層が、２０％〜６０％の間のゲルマニウム濃度を有する、請求項１に記載の方法。
  8. ＳｉＯ２層の堆積が、アモルファスシリコン層を堆積すること及び該アモルファスシリコン層を酸化することを含む、請求項１に記載の方法。
  9. ＣＶＤによって、第一Ｓｉ層上に、トリシラン及びゲルマニウム前駆物質からＳｉＧｅ層を堆積し、それによって該第一Ｓｉ層と該ＳｉＧｅ層との間に界面（ｉｎｔｅｒｆａｃｅ）を形成すること；
    該堆積されたＳｉＧｅ層を歪み緩和単結晶構造へと変換すること；及び
    該歪み緩和ＳｉＧｅ層上に第二Ｓｉ層をヘテロエピタキシャリーに堆積して、ストレインド第二Ｓｉ層を形成すること、
    を含み、該歪み緩和ＳｉＧｅ層が１０７未満の貫通転位を有し、
    前記ストレインドＳｉＧｅ層の歪み緩和単結晶構造への変換が、該ＳｉＧｅ層を堆積する前であり且つ固相エピタキシーを実施する前に、１以下のモノレイヤーのドーパントを存在させることを含む、緩和ＳｉＧｅ層上にストレインドシリコン層を形成する方法。
  10. 前記ＳｉＧｅ層が、堆積される際、アモルファスである、請求項９に記載の方法。
  11. 前記ＳｉＧｅ層が、堆積される際、ストレインドヘテロエピタキシャル層である、請求項９に記載の方法。
  12. 前記ＳｉＧｅ層が、該ＳｉＧｅ層の堆積の間、その温度で、その臨界厚さ未満の厚さで堆積される、請求項１１に記載の方法。
  13. 前記ストレインドＳｉＧｅ層の歪み緩和単結晶構造への変換が、前記第一Ｓｉ層と前記ＳｉＧｅ層との間の界面の下に発泡剤を注入（ｉｍｐｌａｎｔ）することを含む、請求項１１に記載の方法。
  14. 前記発泡剤が、Ｈｅ及びＨからなる群より選択される、請求項１３に記載の方法。
  15. 前記ストレインドＳｉＧｅ層の変換が、前記ＳｉＧｅ層をアニーリングすることをさらに含む、請求項１４に記載の方法。
  16. 前記界面が、前記第一Ｓｉ層上の、モノレイヤーの半分以下の酸化物の存在によって分断される、請求項９に記載の方法。
  17. 前記界面が、不整合転位の存在によって分断される、請求項９に記載の方法。
  18. 前記第一Ｓｉ層がＳＯＩ基板の一部であり、そして前記ストレインドＳｉＧｅ層の歪み緩和単結晶構造への変換が、該ＳｉＧｅ層を融解することを含む、請求項９に記載の方法。
  19. 融解が、ゲルマニウムを、前記ＳｉＧｅ層から前記第一Ｓｉ層を通って酸化物界面まで拡散させることを含む、請求項１８に記載の方法。
  20. 該ＳＯＩ基板が、酸化物の部分を覆っているシリコンの部分を有し、
    該アモルファスＳｉＧｅ層を融解することが、該ＳＯＩ基板のシリコンの部分を融解することをさらに含む、請求項１に記載の方法。
  21. 該ＳＯＩ基板が、酸化物の部分を覆っているシリコンの部分を有し、
    該アモルファスＳｉＧｅ層を融解することが、該ＳＯＩ基板のシリコンの部分にゲルマニウムを拡散させることをさらに含む、請求項１に記載の方法。
  22. 該ＳＯＩ基板が、酸化物の部分を覆っているシリコンの部分を有し、
    該ＳｉＧｅ−オン−インシュレーター基板のＳｉＧｅの部分を、該酸化物の部分に接触させる、請求項１に記載の方法。
  23. 該ＳｉＧｅ−オン−インシュレーター基板のＳｉＧｅの部分が、１０５ｃｍ−２未満の欠陥密度を有する、請求項２２に記載の方法。
  24. 該ＳｉＧｅ−オン−インシュレーター基板のＳｉＧｅの部分が、１０３ｃｍ−２未満の欠陥密度を有する、請求項１に記載の方法。
  25. 該第２のゲルマニウム濃度が５０％以下である、請求項１に記載の方法。
  26. 該ＳｉＧｅ−オン−インシュレーター基板のＳｉＧｅの部分が、実質的に均一なゲルマニウム濃度を有する、請求項１に記載の方法。
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