JP2001217430A

JP2001217430A - 半導体基板の製造方法およびこれにより製造された半導体基板

Info

Publication number: JP2001217430A
Application number: JP2000357158A
Authority: JP
Inventors: Koji Usuda; 宏治臼田; Shinichi Takagi; 信一高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-11-26
Filing date: 2000-11-24
Publication date: 2001-08-10
Anticipated expiration: 2020-11-24
Also published as: JP3607194B2

Abstract

(57)【要約】【課題】歪み層／歪み印加結晶層構造において、歪み印
加結晶層構造より発生する結晶欠陥による歪み層の結晶
性劣化を低減し、かつ絶縁層上に歪み層／歪み印加結晶
層構造を薄膜で形成した基板とその形成方法とを提供す
る。【解決手段】Ｓｉ基板上の絶縁層と、別のＳｉ基板上の
ＳｉＧｅ層とを、半導体張り合わせ技術を用いて接合
し、ＳｉＧｅ層側のＳｉ基板を研磨等により除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、半導
体装置の製造方法、半導体基板、とりわけ歪みＳｉ層を
活性領域とする半導体装置、半導体装置の製造方法、半
導体基板に関する。

【０００２】

【従来の技術】Ｓｉ半導体素子、とりわけＭＯＳＦＥＴ
トランジスタの性能は、大規模集積回路（ＬＳＩ）の進
歩と共に年々向上している。しかしながら、近年リソグ
ラフィ技術の微細化への限界、Ｓｉの理論的移動度への
キャリア移動度への接近などが指摘され、ＭＯＳＦＥＴ
のさらなる高性能化への困難さが増している。

【０００３】また、一般に半導体素子の高性能化への施
策として、例えばＳｉよりも理論的移動度の速いＧａＡ
ｓ半導体結晶やＳｉＣ半導体結晶などのＳｉとは異なる
結晶を用いてより高性能化を実現する方法が検討されて
いる。

【０００４】しかしながらＧａＡｓ半導体結晶やＳｉＣ
結晶では、現在多く用いられているＳｉデバイスの製造
プロセスとの混在が困難であるため、素子開発に多大な
時間と労力が必要であり、実際に大量生産を行う場合に
は製造ラインの完全な見直しや置き換えが要求される。

【０００５】そこで、現在多く用いられているＳｉデバ
イス製造プロセス技術や製造装置のノウハウを生かしつ
つ、より短い開発期間、より低い投資効率で実現可能な
高性能Ｓｉ系半導体素子の開発が切望されている。

【０００６】このために、Ｓｉの電子移動度を向上させ
Ｓｉ−ＭＯＳＦＥＴを高性能化する研究が行われてい
る。Ｓｉの移動度を向上させる方法のひとつとしてＳｉ
層に歪みを印加する技術が注目されている。一般に半導
体層に歪みを印加すると、そのバンド構造が変化し、チ
ャネル中のキャリアの散乱が抑制されるため電子移動度
の向上が期待できる。

【０００７】具体的には、Ｓｉ基板上にＳｉよりも格子
定数の大きな材料からなる混晶層、例えばＧｅを２０％
含むＳｉＧｅ混晶層（以下、単にＳｉＧｅ層という）を
格子緩和するように厚く（数μｍ）形成し、この格子緩
和ＳｉＧｅ層上に薄いＳｉ層（数ｎｍ）を形成すると、
ＳｉＧｅとＳｉの格子定数の差によって歪みのかかった
歪Ｓｉ層が形成される。

【０００８】このような歪Ｓｉ層をＭＯＳＦＥＴのチャ
ネルに用いると、歪みのないＳｉ層をチャネルに用いた
場合の約１．７６倍と大幅な電子移動度の向上を達成で
きることが報告されている（Ｊ．Ｗｅｌｓｅｒ，Ｊ．
Ｌ．Ｈｏｙｌ，Ｓ．Ｔａｇｋａｇｉ，ａｎｄＪ．
Ｆ．Ｇｉｂｂｏｎｓ，ＩＥＤＭ９４−３７３）。

【０００９】また、Ｓｉの電子移動度を向上させる別の
方法として、ＭＯＳＦＥＴのチャネル長をより短くする
短チャネル化の方法がある。しかしながら短チャネル化
をすすめると浮遊容量の影響が大きくなるため、期待通
りに電子移動度を向上することが困難になる。

【００１０】これを解決するため、Ｓｉ基板上に絶縁膜
を介してＳｉ層を形成したＳＯＩ（ｓｉｌｉｃｏｎｏ
ｎｉｎｓｕｌａｔｏｒ）層中にチャネル層を設ける構
造が注目されている。この構造では絶縁膜により完全に
アイソレーションされるので、浮遊容量の低減や素子分
離が容易となり、さらなる低消費電力化、高集積化が実
現すると期待されている。

【００１１】そこで電子移動度の向上を期待できる歪Ｓ
ｉ層を、浮遊容量の低減や素子分離が容易となるＳＯＩ
構造に適用した半導体素子構造に適用する試みがされて
きた。図１を参照しこの構造について説明する。

【００１２】先ず、図１Ａに示すように、予めＳｉ基板
１上にＳｉＯ₂絶縁膜２と１０ｎｍ〜３０ｎｍのＳＯＩ
層３が形成されたＳＯＩ基板を準備し、このＳＯＩ基板
上にＳｉより格子定数の大きいＧｅ濃度２０％のＳｉＧ
ｅ層４をＳＯＩ層３よりも十分厚く形成する。

【００１３】次に、図１Ｂに示すように、窒素雰囲気中
で１１００℃のアニールを１時間施すことによってＳｉ
Ｇｅ層４からＳＯＩ層３に印加された引っ張り歪み（Ｓ
ＴＲＡＩＮ）によって、ＳＯＩ層３が塑性変形し格子緩
和する。同時にＳｉＧｅ層４も格子緩和する。この塑性
変形によってＳＯＩ層３中には貫通転位やミスフィット
転位などの転位３３が発生する。

【００１４】次に、格子緩和ＳｉＧｅ層４上に薄膜のＳ
ｉを形成することによって、引っ張り歪みを有する歪Ｓ
ｉ層５を形成できる。

【００１５】従来ＳＯＩ層３中に発生する転位３３の大
部分は、格子緩和したＳＯＩ層３中に生じ、かつこの層
中に閉じこめられるため、格子緩和ＳｉＧｅ層４中には
伝搬しないと考えられてきた。

【００１６】しかしながら、格子緩和のために窒素雰囲
気中で１時間１１００℃の条件でアニールを施すと１個
／１０μｍ²程度の密度で、ＳｉＧｅ層４の表面にも伝
播し、この欠陥が歪Ｓｉ層５の結晶性を劣化させること
が分かった。この後の歪Ｓｉ層５にＭＯＳＦＥＴ等の半
導体素子を形成するのであるが、歪Ｓｉ層５の結晶性の
劣化は半導体素子の特性を大きく劣化させる可能性があ
る。このことは半導体素子が微細化されるほど顕著にな
ると予想される。

【００１７】また、ＳｉＧｅ層４を格子緩和させるとき
に生じた欠陥は、この後のゲート、電極などの形成プロ
セスやイオンドーピング後の結晶性回復アニールなどの
高温処理過程でも増幅する場合があり、さらに歪Ｓｉ層
５の結晶性を劣化させる可能性がある。

【００１８】ＳＯＩ層３に発生し格子緩和させるための
転位３３をＳｉＧｅ表面に伝播させないためにはＳｉＧ
ｅ層４を数μｍ以上形成しなければならない。

【００１９】しかしながら浮遊容量の影響を抑えるとい
ったＳＯＩ基板構造の効果を十分に発揮するためにはＳ
ｉＯ₂絶縁層２からチャネル層である歪Ｓｉ層５までの
厚みを極力抑えることが必要である。したがって数μｍ
のＳｉＧｅ層４を形成しなければならないこの方法では
ＳＯＩ基板構造の効果を十分発揮できない。

【００２０】

【発明が解決しようとする課題】上述したように、従来
の方法では、ＳＯＩ基板上に形成されるチャネル層とな
る歪Ｓｉ層を備えた半導体デバイスは、欠陥を抑えるた
めにはＳＯＩ基板絶縁膜上の膜厚が厚くなり、ＳＯＩ基
板絶縁膜上の膜厚を薄く形成すれば欠陥が増幅するとい
う問題を有している。

【００２１】そこで本発明は、ＳＯＩ基板絶縁層上の膜
厚の薄膜化およびチャネル層となる歪層の欠陥の低減を
両立でき、十分な歪みをチャネル層に印加し、より高性
能な半導体素子を低コストに形成できる半導体装置、半
導体基板の製造方法、半導体基板を提供することを目的
とする。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板と、前記基板上に形成された絶縁膜
と、前記絶縁膜上に実質的に接して形成され格子緩和し
たアンドープの第１の半導体層と、前記第１の半導体層
上に形成されその格子定数が前記第１の半導体層の格子
定数よりも小さくかつ引っ張り格子歪みを有する第２の
半導体層と、前記第２の半導体層上に選択的に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極と、前記ゲート絶縁膜直下の前記第２の半導体
層の表面に形成されたチャネル領域と、少なくとも前記
第２の半導体領域に、前記チャネル領域を介して互いに
離れて設けられたソース・ドレイン領域とを具備するこ
とを特徴とする半導体装置である。

【００２３】また、本発明は、基板表面に絶縁膜を形成
する工程と、第１の半導体層が第２の半導体層上に形成
された積層層を有する積層基板を形成する工程と、前記
基板と前記積層基板とを前記絶縁膜及び前記第１の半導
体層を合わせるように張り合わせる工程と、前記第１の
半導体層と前記第２の半導体層の少なくとも一部とが残
るように前記積層基板を除去し、格子緩和された前記第
１の半導体層と、引っ張り格子歪みを印加させた前記第
２の半導体層との積層構造を形成する工程と、前記積層
構造にトランジスタを形成することを特徴とする半導体
装置の製造方法である。

【００２４】また、本発明は、基板の表面に絶縁膜を形
成する工程と、半導体基板の表面に第１の半導体層を形
成する工程と、前記絶縁膜及び前記第１の半導体層を合
わせるように前記基板と前記半導体基板を張り合わせる
工程と、前記第１の半導体層が少なくとも残るように前
記半導体基板を除去し前記第１の半導体層を格子緩和さ
せる工程と、前記第１の半導体層上に第２の半導体層を
積層し前記第２の半導体層に引っ張り格子歪みを印加さ
せた積層構造を形成する工程と、前記積層構造にトラン
ジスタを形成することを特徴とする半導体装置の製造方
法である。

【００２５】また、本発明は、基板と、前記基板上に形
成された絶縁膜と、前記絶縁膜上に形成された格子緩和
したアンドープの第１の半導体層と、前記第１の半導体
層上に形成された引っ張り格子歪みを有する第２の半導
体層とを具備する半導体基板である。

【００２６】本発明において前記第２の半導体層の格子
定数は第１の半導体層の格子定数よりも小さいものを使
用する。第１の半導体層として代表的な材料は、ＳｉＧ
ｅであり、第２の半導体層として代表的な材料はＳｉで
ある。

【００２７】ところで、ＳｉとＧｅの共有結合半径は、
それぞれ１．１７および１．２２である。

【００２８】通常のエピタキシャル成長技術でＳｉ基板
上でＳｉＧｅ層とＳｉ層をこの順で積層すると、図２Ａ
に示すようにＳｉＧｅ層４′の格子は下のＳｉ層３の格
子に整合して縦長に変形し、ＳｉＧｅ層４′に図の縦方
向の引っ張り歪が生じる。このようなＳｉＧｅ層４′上
に形成されたＳｉ層５′は十分な引っ張り歪が加わらな
い。

【００２９】また例えば特開平１１−１２１３７７号公
報にはＢ（ホウ素）の共有結合半径が０．８８であるこ
とを利用してＳｉＧｅ層にドーパント濃度の１０²⁰〜１
０²¹原子／ｃｍ³のＢを添加させたものである。この技
術はＳＯＩ基板作成時の水素剥離法においてカット後の
ＣＭＰを不要にするものである。図２Ｂはこの技術にお
ける格子整合を模式的に示したものであり、Ｓｉ層にＢ
添加ＳｉＧｅ層４´´が積層されており、さらにＳｉ層
５´を積層する。Ｂ添加ＳｉＧｅ層４´´はエッチング
ストッパとして使用されるもので後で除去される。上記
の文献ではＳｉ層５´をデバイス層とすることができる
としているがこのＳｉ層は工程中においてＳｉＧｅ
（Ｂ）層４´´から熱拡散されるＢを含有し残留圧縮歪
を有することになる。このデバイス層としてのＳｉ層５
´には歪は加わらない。

【００３０】また、デバイス層として歪Ｓｉ層を形成す
るためには前述の図１Ａ及び図１ＢのようにしてＳｉ／
ＳｉＧｅ／Ｓｉの３層構造を形成する方法によっても達
成できるが、Ｓｉ層５に転位３３が伝播するという問題
があった。本発明の半導体装置及び半導体基板では図２
Ｃに示すように格子緩和されたＳｉＧｅ層４をシリコン
酸化膜上２上に実質的に接して形成し、その上にＳｉ層
５を張り合わせ法などにより形成する。このときＳｉ層
５には格子緩和ＳｉＧｅ層４により、図の横方向に十分
な引っ張り歪が生じる。また、図２Ａに示すような転位
３３が生じたＳＯＩ層３も持たないため、歪Ｓｉ層５の
結晶性を劣化させるという問題点も生じない。

【００３１】また、本発明の製造方法は、ＳｉＧｅ層を
格子緩和させるために従来技術のような高温アニール工
程を用いる必要がない。このため高温アニールより貫通
転位などがＳＯＩ層に導入されこれらがチャネルを形成
する歪Ｓｉデバイス層に到達して阻止特性を劣化させる
ことがない。したがって本発明ではＳｉＧｅ層の厚さを
従来技術より薄くすることができ、絶縁層上のＳｉＧｅ
層、Ｓｉ層の合計厚さを従来の約２／３程度にまで薄膜
化することが可能になる。従ってＳＯＩ構造の効果を失
わずに、欠陥のない高品質で十分な歪みを半導体デバイ
ス層に印加できる。

【００３２】本発明において、第１の半導体層の厚さは
８０ｎｍ以下、第２の半導体層の膜厚は１０ｎｍ以上５
０ｎｍ以下、第１の半導体層及び第２の半導体層の合計
の総厚さが１００ｎｍ以下であることが望ましい。それ
により欠陥のない良好な歪半導体膜を形成できる。

【００３３】本発明の半導体装置及び半導体基板におい
て、第２の半導体層はＳｉ、第１の半導体層は、第２の
半導体層側のＧｅ組成が１００％未満、第２の半導体層
と反対側が０％より大であるＳｉＧｅ層であるが望まし
い。さらに望ましくは第２の半導体層がSiであり、第１
の半導体層は少なくとも第２の半導体層側のＧｅ組成が
３０atm％より大きいSiGe層であることが望ましい。

【００３４】また、本発明において、第１の半導体層を
傾斜組成として第１の半導体層の格子間距離を厚さ方向
に不均一としてもよい。例えば第１の半導体層の、第２
の半導体層側のＧｅ組成が３０ａｔｍ％より大であるＳ
ｉＧｅ層であり、第２の半導体層と反対側のＧｅ組成が
３０ａｔｍ％未満であることが望ましい。

【００３５】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態（以下、実施形態という）を説明する。

【００３６】（第１の実施形態）図３は本発明の第１の
実施例に係る半導体基板の製造方法を説明するための半
導体基板の断面図である。

【００３７】先ず、図３Ａに示すように、Ｓｉ基板１上
に予めＳｉ酸化膜２を形成する。Ｓｉ酸化膜２は、ｄｒ
ｙ酸化膜、ｗｅｔ酸化膜等の熱酸化膜やＣＶＤ（Ｃｈｅ
ｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）膜、
溶液処理によるｗｅｔ酸化膜など広く用いられる方法で
形成できる。

【００３８】次に、図３Ｂに示すように、別のＳｉ基板
２１上に予めＳｉＧｅ層４を形成する。ＳｉＧｅ層４は
基本的にはアンドープとされる。またＳｉＧｅ層４は少
なくともＳｉ基板２１側のＧｅ組成が１００％未満、表
面側のＧｅ組成が０％より大きいことが必要である。さ
らにＳｉＧｅ層４は高性能化のために３０ａｔｍ％より
大、少なくともＳｉ基板２１側のＧｅ組成を３０ａｔｍ
％より大とすることが望ましい。Ｇｅ組成を３０ａｔｍ
％より大きくすると、歪Ｓｉ層における電子移動度を高
くすることができるからである。一方、ＳｉＧｅ層４の
Ｇｅ組成は８０ａｔｍ％以下であることが望ましい。

【００３９】ＳｉＧｅ層４は、ＣＶＤ（Ｃｈｅｍｉｃａ
ｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、ＭＢＥ（Ｍ
ｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）、スパ
ッタープロセスなどにより形成することができる。Ｓｉ
Ｇｅ層４をＣＶＤで形成する場合は、Ｓｉの原材料ガス
とＧｅの原材料ガスを、例えば５５０℃に加熱したＳｉ
基板２１上に導入して積層する。

【００４０】次に、Ｓｉ酸化膜２の上面２ｓとＳｉＧｅ
層４の上面４ｓを合わせて、基板１と２１を張り合わせ
る。張り合わせ方法の一例としては、数百度（例えば４
００〜７００℃）程度の事前アニールと、張り合わせ面
を強固にするための高温アニール（例えば、窒素中、１
１００℃、１時間）が施される。この工程ではＳｉＧｅ
層４を格子緩和させていないので転位の発生はない。

【００４１】次に、図３Ｃに示すようにＳｉ基板２１を
剥離する。このときＳｉ基板２１から受けていた圧縮歪
が開放されＳｉＧｅ層４が格子緩和される。

【００４２】このときＳｉ基板２１の表面のＳｉ層５を
ごく薄く残すようにするとＳｉＧｅ層４が格子緩和され
ると同時に、Ｓｉ層５に引っ張り歪が導入される。こう
することで転位やピットや突起のない良好な歪Ｓｉ層５
を形成できる。

【００４３】このようにしてＳｉ基板１と、このＳｉ基
板１上に形成されたＳｉ酸化膜２と、このＳｉ酸化膜２
上に張り合わせにより形成された格子緩和ＳｉＧｅ層４
と、この格子緩和ＳｉＧｅ層４上に形成された歪Ｓｉ層
５からなる半導体基板が形成される。

【００４４】Ｓｉ酸化膜２と格子緩和ＳｉＧｅ層４とは
実質的には直接接しているがその界面に０〜５ｎｍより
好ましくは０〜２ｎｍの界面バッファ層を有していても
よい。この界面バッファ層は例えばＳｉからなるものが
挙げられる。

【００４５】研磨或いは剥離工程をＳｉＧｅ層４までお
よぼして、先ずＳｉＧｅ層４を格子緩和させ、次にＭＢ
ＥやＣＶＤ法によってシリコン層をごく薄く再成長させ
ることによって歪Ｓｉ層５を形成することも可能であ
る。

【００４６】このように予めＳｉＧｅ層４が形成されて
いたＳｉ基板２１を除去することによってＳｉＧｅ層４
を格子緩和させるには１０ｎｍ以上８０ｎｍ以下、この
ＳｉＧｅ層４に形成される歪Ｓｉ層５の膜厚は１０以上
５０ｎｍ以下、ＳｉＧｅ層４と歪Ｓｉ層５の総厚さが３
０以上１００ｎｍ以下であることが望ましい。それによ
り欠陥のない良好な歪半導体膜を形成できる。

【００４７】また、Ｓｉ基板２１の除去あるいは薄膜化
は、研磨、例えば薬液や研磨剤を用いて厚みを薄くする
化学研磨や化学機械研磨、また薄膜化後の厚みの均一性
を改善できるＰＡＣＥ（ｐｌａｓｍａａｓｓｉｓｔｅ
ｄｃｈｅｍｉｃａｌｄｒｙｅｔｃｈｉｎｇ）法な
どを用いればよい。また事前にＳｉＧｅ層４またはＳｉ
基板２１に水素を注入し、その後水素を注入した面から
剥離する水素剥離法やＳｉ基板２１を酸化後ＨＦ溶液な
どで剥離する薄膜化法などを用いてもよい。

【００４８】本発明では、張り合わせ工程前のＳｉ基板
２１上に、例えば５０ｎｍと十分に薄いＳｉＧｅ薄膜４
を形成した場合は、ＳｉＧｅ層４が圧縮歪みを印加され
た層として存在する。しかしながらこの圧縮されたＳｉ
Ｇｅ層４は、張り合わせ後、Ｓｉ基板２１を薄膜化ある
いは剥離することによってＳｉ基板２１からＳｉＧｅ層
４への歪み印加効果が薄れる。こうしてＳｉＧｅ層４は
歪みを開放することができる。その結果、本発明の目的
であるＳｉデバイス層へ歪みを印加するストレッサーと
しての機能を発揮する。

【００４９】Ｓｉ基板２１を除去する際の位置は、Ｓｉ
基板２１の厚み、結晶性などのプロセスの仕様によって
異なる。この時、例えば溶液エッチング、あるいは水素
注入後の剥離工程を用いた場合は、剥離後の表面に荒れ
が生じることがある。特にＰＡＣＥ法ではプロセスに起
因の欠陥が表面から導入されることもある。

【００５０】これらの場合は、薄膜化後に例えば水素、
アルゴン、窒素、酸素などの雰囲気中にてアニールを施
して、Ｓｉ基板２１の結晶表面あるいは結晶内部の回復
を行う工程を付加すると、より均一で高品質な薄膜プロ
セスが実現する。

【００５１】Ｓｉ基板１やＳｉ基板２１は、ＣＺ、Ｆ
Ｚ、ＭＣＺ基板などが用いられる。特に、Ｓｉ基板２１
を薄膜化あるいは剥離後にその表面をそのままＳｉデバ
イス層として利用する場合は、結晶性向上のために酸素
析出の少ないＦＺ基板の適用が効果的である。

【００５２】また、Ｓｉ基板２１中の不純物の密度や種
類を選択することによって、所望の抵抗値をＳｉ基板２
１の表面に事前に作り込むことも可能である。

【００５３】以上のようにして形成された所望の厚みの
歪Ｓｉデバイス層５を有するＳＯＩ構造は、図１に示す
半導体基板と比べて、Ｓｉ酸化膜絶縁層２上の合計厚み
を２／３程度にまで薄くすることが可能である。また、
ＳｉＧｅ層４表面に現れる転位密度は、１０％以上低減
し、より高品質な歪Ｓｉデバイス層５を形成できる。

【００５４】図１２は上述の歪シリコン層５に形成され
たＭＩＳＦＥＴ（ＭＯＳＦＥＴ）の断面図である。この
ＭＩＳＦＥＴは以下のようにして形成される。まず歪Ｓ
ｉ層５の表面を熱酸化して１０ｎｍ程度の薄いゲート酸
化膜１０１が形成される。次に閾値電圧調整用のたとえ
ばｎ型不純物イオンがゲート酸化膜１０１を介してチャ
ネル領域に注入され、ｎ型チャネル領域が形成される。

【００５５】次にゲート酸化膜１０１上にゲート電極１
０２となるポリシリコン膜２を減圧ＣＶＤ法により形成
した後、このポリシリコン膜をＲＩＥ（Ｒｅａｃｔｉｖ
ｅＩｏｎＥｔｃｈｉｎｇ）によりパターンニングし
て、ゲート電極１０２が形成される。

【００５６】次にゲート電極１０２をマスクにして、リ
ンイオンなどのｎ型不純物イオンを選択的に注入した
後、例えば８００℃程度のアニール処理を施すことによ
り、ｎ型ソース領域１０３、ｎ型ドレイン領域１０４が
ゲート電極１０２に自己整合的に形成される。このよう
にしてｎチャネル型ＭＩＳＦＥＴが形成されるが、不純
物をｐ型に変更することによりｐチャネル型ＭＩＳＦＥ
Ｔも同様にして形成できる。

【００５７】上記のように形成されたＭＩＳＦＥＴは、
歪Ｓｉ層中に形成されているので、チャネル領域におけ
る電子散乱が抑制され電子移動度が向上する。またＭＩ
ＳＦＥＴは厚さ１００ｎｍ以下の薄いＳＯＩ層に形成さ
れているので、電子移動度の向上に加えて寄生容量も低
減される。この結果駆動力に優れたＭＩＳＦＥＴを得る
ことができる。

【００５８】（第２の実施形態）図４は本発明の第２の
実施例に係る半導体基板の製造方法を示す断面図であ
る。

【００５９】本実施例においては、Ｓｉ基板２１上にエ
ピタキシャルＳｉ層６を形成後、ＳｉＧｅ層４を積層
し、このＳｉＧｅ層４上にＳｉ酸化膜９を形成したもの
が張り合わせ基板の一方として使用される。

【００６０】先ず、図４Ａに示すように、Ｓｉ基板１上
に予め第１の実施例と同様にＳｉ酸化膜２を形成する。

【００６１】次に図４Ｂに示すようにあらかじめ別のＳ
ｉ基板２１上に素子形成層となるＳｉ層６がエピタキシ
ャル法により形成され、このＳｉ層６上に第１の実施例
と同様にＳｉＧｅ層４が形成される。ＳｉＧｅ層４は基
本的にはアンドープとされる。またＳｉＧｅ層４は少な
くともＳｉ層６側のＧｅ組成が１００％未満、Ｓｉ層６
とは反対側のＧｅ組成が０％より大であることが必要で
ある。さらにＳｉＧｅ層４は、高性能化のために少なく
ともＳｉ層６側、より望ましくは全体のＧｅ組成を３０
ａｔｍ％より大とすることが望ましい。Ｇｅ組成を３０
ａｔｍ％より大きくすると、歪Ｓｉ層における電子移動
度を高くすることができるからである。一方、ＳｉＧｅ
層４のＧｅ組成は８０ａｔｍ％以下であることが望まし
い。

【００６２】さらにこの後ＳｉＧｅ層４上にＳｉ酸化膜
９を形成する。

【００６３】次に、図４Ｃに示すように、Ｓｉ酸化膜２
の上面２ｓとＳｉ酸化膜９の上面９ｓと合わせて、２つ
のＳｉ基板１及び２１を実施例１と同様に張り合わせ
る。この結果図４Ｃに示すように、Ｓｉ酸化膜２とＳｉ
酸化膜９が一体化してＳｉ酸化膜１２となる。張り合わ
せ後はＳｉ基板１２の剥離が行われる。

【００６４】張り合わせ後に、水素注入によって剥離を
行う場合はＳｉ層６とＳｉ基板２１の界面もしくは、Ｓ
ｉ層６側に水素を注入後、Ｓｉ基板２１が剥離される。
このようにすることでＳｉ基板２１から受けていた圧縮
歪が開放されＳｉＧｅ層４が格子緩和されると同時に素
子形成層となるＳｉ層６に歪が導入される。

【００６５】このようにして、Ｓｉ基板１と、このＳｉ
基板１上に形成されたＳｉ酸化膜１２と、このＳｉ酸化
膜１２上に張り合わせにより形成された格子緩和ＳｉＧ
ｅ層４と、この格子緩和ＳｉＧｅ層４上に形成された歪
Ｓｉ層６からなる半導体基板が形成される。

【００６６】このようにして形成された歪Ｓｉ層６は、
ＣＺ基板中に含まれる酸素析出や不純物が少なく、所望
の抵抗値を有する理想的な薄膜層が実現する。

【００６７】Ｓｉ酸化膜２と格子緩和ＳｉＧｅ層４とは
実質的には直接接しているがその界面に０〜５ｎｍより
好ましくは０〜２ｎｍの界面バッファ層を有していても
よい。この界面バッファ層は例えばＳｉからなるものが
挙げられる。

【００６８】第２の実施例では、予め素子形成層となる
Ｓｉ層６を所望の電気特性を示すように形成できるので
再成長過程を必要としない。また、ＳｉＧｅ層４を形成
した後に、さらにシリコン酸化膜９を形成し、酸化膜２
と９同士を張り合わせすることによって、よりＳｉＧｅ
層４に与える影響を低減できる。

【００６９】また、清浄雰囲気中にてプロセスが連続に
進行する場合以外で、例えば大気中を介してプロセスを
行う場合は、ＳｉＧｅ層４の上に酸化膜が形成されてい
る場合が想定され、意図せずに図４Ｂ中のシリコン酸化
膜９の形成されることもある。

【００７０】以後、第１の実施例と同様に図１２に示す
ＭＩＳＦＥＴが歪Ｓｉ層に形成される。第２の実施例に
おいても駆動力に優れたＭＩＳＦＥＴを得ることができ
る。

【００７１】（第３の実施形態）図５は本発明の第３の
実施例に係る半導体基板の製造方法を段階的に示す半導
体基板の断面図である。

【００７２】第３の実施例は、図５Ｃに示すＳｉＧｅ層
７が膜厚方向に組成の分布を有することである。即ち図
６に示すようにＳｉＧｅ層７中のＧｅ濃度がＳｉ基板１
側にて低濃度、歪Ｓｉ層８側にて高濃度になるように結
晶成長が行われる。これによりＳｉＧｅ層７の格子間距
離を厚さ方向に不均一となる。

【００７３】このときＳｉ基板１側のＧｅ組成が０％よ
り高く、Ｓｉ層８側のＧｅ組成が１００％未満であるこ
とが必要である。具体的にはＳｉ基板１側のＧｅ濃度が
０ａｔｍ％より高く３０ａｔｍ％以下で、歪Ｓｉ層８側
のＧｅ濃度が３０ａｔｍ％より大きく１００ａｔｍ％未
満、より好ましくは８０ａｔｍ％以下であるようにＳｉ
Ｇｅ層７中のＧｅ組成を制御することが望ましい。

【００７４】このようにＳｉＧｅ層７の組成を制御する
ことによって、Ｓｉ酸化膜２とＳｉＧｅ層７の界面から
発生した転位はＳｉＧｅ層７中をループが形成するよう
に進行し、ＳｉＧｅ層７と歪Ｓｉ層８の界面には届かな
い。よってより良好な歪Ｓｉ層８を提供できる。

【００７５】以下半導体基板の製造方法を説明する。

【００７６】先ず、図５Ａに示すように、Ｓｉ基板１上
に第１の実施形態と同様に予めＳｉ酸化膜２を形成す
る。

【００７７】次に、図５Ｂ及び図６に示すように、Ｓｉ
基板２１上にＳｉＧｅ層７を形成する。このときのＧｅ
組成は、上記したようＳｉ基板２１からＧｅ組成が徐々
に少なくなるように制御した。

【００７８】次に、Ｓｉ酸化膜２の上面２ｓとＳｉＧｅ
層７の上面７ｓを合わせるように、２つのＳｉ基板と２
１を第１の実施例と同様に張り合わせる。

【００７９】次に、第１の実施例と同様にＳｉ基板２１
を剥離し、ＳｉＧｅ層７を格子緩和させる。

【００８０】このときＳｉ基板２１の表面のＳｉ層をご
く薄く残すようにするとＳｉＧｅ層４が格子緩和される
と同時に、Ｓｉ層８に引っ張り歪が導入される。こうす
ることで転位やピットや突起のない良好な歪Ｓｉ層８を
形成できる。

【００８１】このようにして、Ｓｉ基板１と、このＳｉ
基板１上に形成されたＳｉ酸化膜２と、このＳｉ酸化膜
２上に張り合わせにより形成されＧｅの組成が徐々に変
化した格子緩和ＳｉＧｅ層７と、この格子緩和ＳｉＧｅ
層７上に形成された歪Ｓｉ層８からなる半導体基板が形
成される。

【００８２】Ｓｉ酸化膜２と格子緩和ＳｉＧｅ層７とは
実質的には直接接しているがその界面に０〜５ｎｍより
好ましくは０〜２ｎｍの界面バッファ層を有していても
よい。この界面バッファ層は例えばＳｉからなるものが
挙げられる。

【００８３】研磨或いは剥離工程をＳｉＧｅ層７までお
よぼして、先ずＳｉＧｅ層７を格子緩和させ、次にＭＢ
ＥやＣＶＤ法によってシリコン層をごく薄く再成長させ
ることによって歪Ｓｉ層８を形成することも可能であ
る。

【００８４】また、本実施例では、ＳｉＧｅ層７中のＧ
ｅ濃度は、Ｓｉ酸化膜２に近いほど低いため、Ｓｉ酸化
膜２とＳｉＧｅ層７の界面で発生した欠陥はＳｉ酸化膜
２側に閉じこめられて、張り合わせ後のＳｉＧｅ層７の
歪Ｓｉ層８との界面は格子緩和したＳｉＧｅ層が得られ
る。それにより良好に緩和したＳｉＧｅ層７の上に、引
っ張り歪みを有する歪Ｓｉ層８が形成される。

【００８５】また、図中の各層の厚み、アニール温度、
アニール時間、張り合わせ後に剥離あるいは研磨で残す
Ｓｉ基板層２１の厚みなどの差異によって、緩和の程度
が異なり、プロセス条件によっては、圧縮比歪みを有す
るあるいは歪みの無いＳｉデバイス層を形成することも
可能である。

【００８６】以後、第１の実施例と同様に図１２に示す
ＭＩＳＦＥＴが歪Ｓｉ層に形成される。第３の実施例に
おいても駆動力に優れたＭＩＳＦＥＴを得ることができ
る。

【００８７】（第４の実施形態）図７は本発明の第４の
実施例に係る半導体基板の製造方法を示す断面図であ
る。

【００８８】第４の実施例では、図７Ｂに示すＳｉ基板
２１上のＳｉＧｅ層７中のＧｅ濃度が図８に示すように
膜厚方向に濃度勾配を有し、Ｇｅ濃度の最も高い部分が
界面ではなくＳｉＧｅ層７の膜中に位置する。その後、
Ｇｅ濃度勾配の高い部分が表面となるように剥離あるい
は薄膜化工程が施され、図７Ｂ及び図８に点線で示され
る面が薄膜化されたＳｉＧｅ層７の上面７ｓとなる。こ
のようにＳｉＧｅ層７の組成を制御した基板を用いるこ
とによって得られた図７Ｃに示される半導体基板はＳｉ
酸化膜２とＳｉＧｅ層７´の界面から発生した転位はＳ
ｉＧｅ層７中をループが形成するように進行し、ＳｉＧ
ｅ層７´と歪Ｓｉ層８の界面には届かない。よってより
良好な歪Ｓｉ層を提供できる。

【００８９】さらに、張り合わせ前のＳｉＧｅ層７の結
晶成長が、Ｓｉ基板２１上に低Ｇｅ濃度から開始するの
で、ミスマッチによる欠陥が導入され難く、良質な結晶
性を有するＳｉＧｅ層７´が得られる。

【００９０】以下、半導体基板の製造方法を説明する。

【００９１】先ず、図７Ａに示すように、Ｓｉ基板１上
に予め第１の実施形態と同様にＳｉ酸化膜２を形成す
る。

【００９２】次に、図７Ｂ及び図８に示すように、Ｓｉ
基板２１上に予めＳｉＧｅ層７をＧｅ組成比が膜方向に
０ａｔｍ％→３５ａｔｍ％→０ａｔｍ％となるように形
成する。続いてＳｉＧｅ７のＧｅ組成比が最も高い中央
部まで薄膜化し、ＳｉＧｅ層７´とする。この結果Ｓｉ
Ｇｅ層７´の上面７ｓにはＧｅ組成比３５ａｔｍ％の面
が露出される。

【００９３】次に、Ｓｉ酸化膜２の上面２ｓとＳｉＧｅ
７´の上面７とを合わせるように２つのＳｉ基板１と２
１を第１の実施例と同様に張り合わせる。続いて、第１
の実施例と同様にＳｉ基板２１を除去し、ＳｉＧｅ層７
´を格子緩和させる。このときＳｉ基板２１の表面のＳ
ｉ層をごく薄く残すようにするとＳｉＧｅ層４が格子緩
和されると同時に、Ｓｉ層８に引っ張り歪が導入され
る。こうすることで転位やピットや突起のない良好な歪
Ｓｉ層８を形成できる。

【００９４】このようにして、Ｓｉ基板１と、このＳｉ
基板１上に形成されたＳｉ酸化膜２と、このＳｉ酸化膜
２上に張り合わせにより形成されＧｅの組成が徐々に変
化した格子緩和ＳｉＧｅ層７と、この格子緩和ＳｉＧｅ
層７´上に形成された歪Ｓｉ層８からなる半導体基板が
形成される。これにより第３の実施例と同様な効果を得
ることができる。

【００９５】Ｓｉ酸化膜２と格子緩和ＳｉＧｅ層７´と
は実質的には直接接しているがその界面に０〜５ｎｍよ
り好ましくは０〜２ｎｍの界面バッファ層を有していて
もよい。この界面バッファ層は例えばＳｉからなるもの
が挙げられる。

【００９６】研磨或いは剥離工程をＳｉＧｅ層７までお
よぼして、先ずＳｉＧｅ層７を格子緩和させ、次にＭＢ
ＥやＣＶＤ法によってシリコン層をごく薄く再成長させ
ることによって歪Ｓｉ層８を形成することも可能であ
る。

【００９７】以後第１の実施例と同様に図１２に示すＭ
ＩＳＦＥＴが歪Ｓｉ層８に形成される。第４の実施例に
おいても駆動力に優れたＭＩＳＦＥＴを得ることができ
る。

【００９８】（第５の実施形態）図９は本発明の第５の
実施例に係る半導体基板の製造方法を示す半導体基板の
断面図である。

【００９９】第５の実施例では、Ｓｉ基板２１上に、転
位が導入される格子緩和ＳｉＧｅ層４０と格子緩和した
ＳｉＧｅ層１１からなるＳｉＧｅ層を形成する。ＳｉＧ
ｅ層４０は、充分に厚く、かつＧｅ濃度が結晶成長と共
に変化する層であって、いわゆるバッファ層としての役
割を果たす。例えば、ＳｉＧｅバッファ層４０はＳｉ基
板２１上でのＧｅ濃度が０ａｔｍ％であり、結晶成長と
共にＧｅ濃度が増加し、２μｍの厚みにてＧｅ濃度が３
０ａｔｍ％となる傾斜組成を有する構造とする。

【０１００】以下半導体基板の製造方法を説明する。

【０１０１】先ず、図９Ａに示すように、Ｓｉ基板１上
に第１の実施例と同様に予めＳｉ酸化膜２を形成する。

【０１０２】次に、図９Ｂに示すように、別のＳｉ基板
２１上に上記したようなＧｅ組成のＳｉＧｅバッファ層
４０を十分に厚く形成し格子緩和させる。このときＳｉ
Ｇｅバッファ層４中には転位３３が発生するが十分に厚
いのでその上に形成される半導体層に対し影響を与えな
い。次に、この格子緩和したＳｉＧｅバッファ層４上に
格子緩和した結晶状態の良好なＳｉＧｅ層１１を形成す
る。ＳｉＧｅの各層の成長方法は第１の実施例に順ず
る。

【０１０３】次に、Ｓｉ酸化膜２の上面２ｓと格子緩和
したＳｉＧｅ層１１の上面１１ｓを合わせるように第１
の実施例と同様に２つのＳｉ基板１と２１を張り合わせ
る。

【０１０４】次に、Ｓｉ基板２１とＳｉＧｅバッファ層
４を研磨あるいは水素注入法になどにより除去する。次
に、格子緩和したＳｉＧｅ層１１上に歪Ｓｉ層８を形成
する。（図９Ｃ）このようにして、Ｓｉ基板１と、この
Ｓｉ基板１上に形成されたＳｉ酸化膜２と、このＳｉ酸
化膜２上に張り合わせにより形成された格子緩和ＳｉＧ
ｅ層１１と、この格子緩和ＳｉＧｅ層１１上に形成され
た歪Ｓｉ層８からなる半導体基板が形成される。

【０１０５】ＳｉＧｅバッファ層４０は、ＳｉＧｅバッ
ファ層４０中のＳｉ基板２１側に格子ミスマッチで生じ
る貫通転位、ミスフィット転位などの欠陥が閉じこめら
れる。その結果ＳｉＧｅバッファ層４０の表面側では、
転位が無く格子緩和したＳｉＧｅ層が実現される。

【０１０６】このＳｉＧｅバッファ層４０の表面側Ｇｅ
濃度は、Ｓｉデバイス層に所望の歪みが印加されるよう
な濃度であって、典型的には３０ａｔｍ％より大きく８
０ａｔｍ％以下であり、膜厚方向のＧｅ濃度分布が均一
である必要はない。このＳｉＧｅ層４０の形成に引き続
いて、ＳｉＧｅバッファ層４の表面側組成と同等の組成
を有するＳｉＧｅ層１１を成長させることで、転位など
の欠陥密度を低減した高品質緩和ＳｉＧｅ層１１が形成
される。

【０１０７】ここで課題となるのはバッファ層として数
μｍのＳｉＧｅ層４０の結晶成長には原材料と成長時間
がかかりプロセスコストが要求されることにある。前述
のように張り合わせ後の薄膜化プロセスによって歪チャ
ネル層と緩和ＳｉＧｅ層の積層構造が実現できる。しか
しながら張り合わせ前に所望の厚さのＳｉＧｅ層が得ら
れるように例えば０．３μｍ程度の深さカット面で４０
ｃ（図９Ｂ）に水素注入を行い、貼りあわせ後剥離を行
うようにしてもよい。このようにすれば剥離後に残る格
子緩和ＳｉＧｅバッファ層を再利用できるためプロセス
の簡略化、半導体資源の節約が可能で、ひいては基板製
造コストの低減が実現できる。

【０１０８】以後第１の実施例と同様に図１２に示すＭ
ＩＳＦＥＴが歪Ｓｉ層８に形成される。第５の実施例に
おいても駆動力に優れたＭＩＳＦＥＴを得ることができ
る。

【０１０９】（第６の実施形態）図１０は本発明の第６
の実施例に係る半導体基板の製造方法を示す半導体基板
の断面図である。

【０１１０】第６の実施例では時１０Ｂで示すＳｉ基板
２１上に、転位を導入される格子緩和ＳｉＧｅバッファ
層４０、格子緩和ＳｉＧｅバッファ層４０上に格子緩和
ＳｉＧｅ層１１、歪Ｓｉ層１０、別の格子緩和ＳｉＧｅ
層１３を連続して形成後に、張り合わせプロセスを行
う。

【０１１１】先ず、図１０Ａに示すように、Ｓｉ基板１
上に第１の実施例と同様に予めＳｉ酸化膜２を形成す
る。

【０１１２】次に、図１０Ｂに示すように、別のＳｉ基
板２１上に第５の実施例と同様に予めＳｉＧｅバッファ
層４０を厚く形成し格子緩和させる。この格子緩和した
ＳｉＧｅバッファ層４０上に、格子緩和ＳｉＧｅ層１
１、歪Ｓｉ層１０、格子緩和ＳｉＧｅ層１３を続けて成
長する。

【０１１３】次に、図６（ｃ）に示すように、Ｓｉ酸化
膜２の上面２ｓと格子緩和ＳｉＧｅ膜１３の上面１３ｓ
をあわせるようにＳｉ基板１と２１を第１の実施例と同
様に張り合わせる。

【０１１４】次に、歪Ｓｉ層１０が表面に出るように研
磨あるいは水素注入法によりＳｉ基板２１、格子緩和Ｓ
ｉＧｅバッファ層４０、格子緩和ＳｉＧｅ層１１を除去
する。（図１０Ｃ）このようにして、Ｓｉ基板１と、こ
のＳｉ基板１上に形成されたＳｉ酸化膜２と、このＳｉ
酸化膜２上に張り合わせにより形成され格子緩和ＳｉＧ
ｅ層１３と、この格子緩和ＳｉＧｅ層１３上に形成され
た歪Ｓｉ層１０からなる半導体基板が形成される。

【０１１５】本実施例ではＳｉ基板２１上に形成された
格子緩和ＳｉＧｅ層１１上のＳｉ層１０は自ずと引っ張
り歪みを受けており、さらにその上のＳｉＧｅ層１３は
緩和した層となる。

【０１１６】格子緩和ＳｉＧｅ層１３は貼り合わせ後の
絶縁層２とＳｉＧｅ層１３からの界面から発生する欠陥
を低減するために、第３あるいは第４の実施例のよう
に、Ｇｅ組成に勾配をつけてもよい。

【０１１７】また、格子緩和ＳｉＧｅ層１３の上には、
第２の実施例のように、予め絶縁層９を形成してから張
り合わせを行っても良い。

【０１１８】第６の実施例では、緩和率の高いＳｉＧｅ
層１３の上に歪みの印加されたＳｉ層１０を直接形成す
ることが出来る上、格子緩和ＳｉＧｅ層１３中のＧｅ濃
度を３０ａｔｍ％より大きく１００ａｔｍ％未満の間で
任意に選ぶことが可能であり、更には、絶縁層２上のＳ
ｉＧｅ層１３と歪Ｓｉデバイス層１０の厚みをそれぞれ
１０ｎｍ以下にすることも可能である。

【０１１９】その結果、絶縁膜２上の合計厚みを４０ｎ
ｍ以下に抑えることが容易でありＳＯＩ効果を十分に達
成し、かつ十分な歪みをＳｉデバイス層１０に印加でき
る。

【０１２０】以後第１の実施例と同様に第６の実施例に
おいても駆動力に優れたＭＩＳＦＥＴを得ることができ
る。

【０１２１】（第７の実施形態）図１１は本発明の第７
の実施例に係る半導体基板の製造方法を示す半導体基板
の断面図である。

【０１２２】本実施例は、貼り合わせ基板の一方として
Ｓｉ基板２１の替わりにＳｉＧｅ基板３１を用い、Ｓｉ
Ｇｅ基板３１上に再成長した格子緩和ＳｉＧｅ層１１と
歪Ｓｉ層１０と格子緩和ＳｉＧｅ層１３とＳｉ酸化膜９
を形成した構造で説明する。

【０１２３】先ず、図１１Ａに示すように、Ｓｉ基板１
上に第１の実施例と同様に予めＳｉ酸化膜２を形成す
る。

【０１２４】次に、図１１Ｂに示すように、ＳｉＧｅ基
板３１上に第１の実施例と同様に予めＳｉＧｅ層１１を
形成し、このＳｉＧｅ層１１上に、Ｓｉ層１０、ＳｉＧ
ｅ層１３（Ｓｉ層１０側のＧｅ組成が３０ａｔｍ％より
大）、Ｓｉ酸化膜９を続けて成長する。

【０１２５】次に、Ｓｉ酸化膜２の上面２ｓとＳｉ酸化
膜９の上面９ｓを合わせるようにＳｉ基板１とＳｉＧｅ
基板３１を第１の実施例と同様に張り合わせる。次に、
Ｓｉ層１０が表面に出るように研磨あるいは水素注入法
などによりＳｉＧｅ基板３１、ＳｉＧｅ層１１を除去す
る。

【０１２６】このようにして、図１１Ｃに示すようにＳ
ｉ基板１と、このＳｉ基板１上に形成されたＳｉ酸化膜
１２と、このＳｉ酸化膜１２上に張り合わせにより形成
され格子緩和ＳｉＧｅ層１３と、この格子緩和ＳｉＧｅ
層１３上に形成された歪Ｓｉ層１０からなる半導体基板
が形成される。

【０１２７】この場合貼りあわせのためにはＳｉ酸化膜
２あるいはＳｉ酸化膜９の少なくとも一方があればよ
い。また、張り合わせ工程や薄膜化工程あるいは剥離工
程中にＳｉＧｅ層１３と絶縁層９の接合面から発生する
恐れのある欠陥を閉じこめる効果を得るには、絶縁層に
接するＳｉＧｅ層１３中のＧｅ濃度を不均一にするとよ
い。

【０１２８】本実施例では、基板３１がストレッサーと
なる層１１と同じＳｉＧｅ組成を持つ場合を示したが、
基板上に形成する層中で組成制御を行って、所望の濃度
に設定することも可能である。

【０１２９】以後第１の実施例と同様に図１２に示すＭ
ＩＳＦＥＴが歪Ｓｉ層１０に形成される。第６の実施例
においても、駆動力に優れたＭＩＳＦＥＴを得ることが
できる。

【０１３０】また、上記第１乃至第７の実施例では、歪
みを印加する層（第１の半導体層）がＳｉＧｅ層、デバ
イス層（第２の半導体層）がＳｉ層の場合について説明
したが、第２の半導体層に引っ張り歪が生じるよう、第
２の半導体層の格子定数が第１の半導体層の格子定数よ
りも小さくなるよう格子定数の異なる２層の組み合わせ
で有れば、どの様な結晶を選んでも良く、具体的には、
Ｓｉ、ＧａＡｓ、ＳｉＣ、ＧａＮ、ＧａＡｌＡｓ、Ｉｎ
ＧａＰ、ＩｎＧａＰＡｓ、Ａｌ₂Ｏ₃、ＢＮ、ＢＮＣ、
Ｃ、高濃度に不純物添加されたＳｉ（不純物Ｂ）、Ｓｉ
（不純物Ｐ）、Ｓｉ（不純物Ａｓ）、ＳｉＮｘ、ＺｎＳ
ｅなどの物質の内、２種類の物質の組み合わせにて、本
発明の効果が得られる。但し第１の半導体層中に含有さ
れるＢの濃度は１×１０²⁰ａｔｍ％未満であることが望
ましい。

【０１３１】上記第１乃至第７の実施例では、基板１，
２１、３１としては、Ｓｉ基板、ＳｉＧｅ基板を用いた
が、ＧａＡｓ、ＺｎＳｅ、ＳｉＣ、Ｇｅ、サファイア、
有機ガラス、無機ガラス、プラスティックのいずれかで
あっても良い。

【０１３２】上記第１乃至第７の実施例では絶縁膜２、
９としてＳｉ酸化膜を使用したが、シリコン酸窒化膜、
シリコン窒化膜、などの他の絶縁膜であっても良い。

【０１３３】

【発明の効果】以上、本発明によれば、従来困難であっ
た、ストレッサとしての歪み層から伝搬する欠陥による
デバイス層の結晶性劣化が低減されると共に、ＳＯＩ構
造上の絶縁層上の合計厚みをより薄くすることが可能で
ある。従って、素子特性の劣化を抑え、低消費電力化、
高集積化が可能となり、半導体素子の高性能化が実現で
きる。

【図面の簡単な説明】

【図１】従来の半導体基板の製造方法を説明するため
の基板断面図。

【図２】本発明及び従来の半導体基板の製造方法を説
明するための基板断面図。

【図３】本発明の半導体基板の製造方法を説明するた
めの基板断面図。

【図４】本発明の半導体基板の製造方法を説明するた
めの基板断面図。

【図５】本発明の半導体基板の製造方法を説明するた
めの基板断面図。

【図６】本発明の半導体基板におけるＳｉＧｅ層のＧ
ｅ組成を示す図。

【図７】本発明の半導体基板の製造方法を説明するた
めの基板断面図。

【図８】本発明の半導体基板におけるＳｉＧｅ層のＧ
ｅ組成を示す図。

【図９】本発明の半導体基板の製造方法を説明するた
めの基板断面図。

【図１０】本発明の半導体基板の製造方法を説明する
ための基板断面図。

【図１１】本発明の半導体基板の製造方法を説明する
ための基板断面図。

【図１２】本発明の半導体装置を説明するための素子
断面図。

【符号の説明】

１・・・・Ｓｉ基板２・・・・絶縁層（Ｓｉ酸化膜層）３・・・・ＳＯＩ層４・・・・ＳｉＧｅ層５・・・・歪Ｓｉ層６・・・・歪エピタキシャルＳｉ層７・・・・傾斜組成ＳｉＧｅ層８・・・・再成長で形成する歪Ｓｉ層９・・・・絶縁層１０・・・・歪Ｓｉ層１１・・・・ＳｉＧｅ層１２・・・・絶縁層１３・・・・ＳｉＧｅ層２１・・・・Ｓｉ基板３１・・・・ＳｉＧｅ基板３３・・・・転位

Claims

【特許請求の範囲】

【請求項１】基板と、前記基板上に形成された絶縁膜
と、前記絶縁膜上に実質的に接して形成され格子緩和し
たアンドープの第１の半導体層と、前記第１の半導体層
上に形成されその格子定数が前記第１の半導体層の格子
定数よりも小さくかつ引っ張り格子歪みを有する第２の
半導体層と、前記第２の半導体層上に選択的に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極と、前記ゲート絶縁膜直下の前記第２の半導体
層の表面に形成されたチャネル領域と、少なくとも前記
第２の半導体領域に、前記チャネル領域を介して互いに
離れて設けられたソース・ドレイン領域とを具備するこ
とを特徴とする半導体装置。
【請求項２】前記第１の半導体層は、少なくとも前記第
２の半導体層側のＧｅ組成が３０ａｔｍ％より大である
ＳｉＧｅ層であり、前記第２の半導体層がＳｉである請
求項１記載の半導体装置。
【請求項３】前記第１の半導体層はＳｉＧｅ層であり、
かつ前記基板側のＧｅ組成が３０ａｔｍ％以下で、前記
第２の半導体層側のＧｅ組成が３０ａｔｍ％より大であ
る傾斜組成を有し、前記第２の半導体層がＳｉである請
求項１記載の半導体装置。
【請求項４】基板表面に絶縁膜を形成する工程と、第１
の半導体層が第２の半導体層上に形成された積層層を有
する積層基板を形成する工程と、前記基板と前記積層基
板とを前記絶縁膜及び前記第１の半導体層を合わせるよ
うに張り合わせる工程と、前記第１の半導体層と前記第
２の半導体層の少なくとも一部とが残るように前記積層
基板を除去し、格子緩和された前記第１の半導体層と、
引っ張り格子歪みを印加させた前記第２の半導体層との
積層構造を形成する工程と、前記積層構造にトランジス
タを形成することを特徴とする半導体装置の製造方法。
【請求項５】第１の半導体層が第２の半導体層上に形成
された積層層を有する積層基板を形成する前記工程は、
さらに前記第１の半導体層上に絶縁層を積層する工程を
備え、前記基板と前記積層基板とを前記絶縁膜及び前記
第２の半導体層を合わせるように張り合わせる前記工程
は、前記基板上に形成された絶縁膜と前記第１の半導体
層上に形成された絶縁膜とを合わせるように張り合わせ
る工程であることを特徴とする請求項４記載の半導体装
置の製造方法。
【請求項６】基板の表面に絶縁膜を形成する工程と、半
導体基板の表面に第１の半導体層を形成する工程と、前
記絶縁膜及び前記第１の半導体層を合わせるように前記
基板と前記半導体基板を張り合わせる工程と、前記第１
の半導体層が少なくとも残るように前記半導体基板を除
去し前記第１の半導体層を格子緩和させる工程と、前記
第１の半導体層上に第２の半導体層を積層し前記第２の
半導体層に引っ張り格子歪みを印加させた積層構造を形
成する工程と、前記積層構造にトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】第１の半導体層が第２の半導体層上に形成
された積層層を有する積層基板を形成する前記工程は、
さらに前記第１の半導体層上に絶縁層を積層する工程を
備え、前記基板と前記積層基板とを前記絶縁膜及び前記
第１の半導体層を合わせるように張り合わせる前記工程
は、前記基板上に形成された絶縁膜と前記第１の半導体
層上に形成された絶縁膜とを合わせるように張り合わせ
る工程であることを特徴とする請求項７記載の半導体装
置の製造方法。
【請求項８】前記第１の半導体層はＳｉＧｅ層であり、
前記第２の半導体層はＳｉ層であり、前記第１の半導体
層を形成する工程は、前記第１の半導体層の、前記絶縁
層と合わせられる側のＧｅ組成が３０％以下で、前記第
１の半導体層の、前記第２の半導体層が接する面側のＧ
ｅ組成が３０％より大である傾斜組成を有するように第
１の半導体層の組成を制御する工程を含む請求項７の半
導体装置の製造方法。
【請求項９】基板と、前記基板上に形成された絶縁膜
と、前記絶縁膜上に形成された格子緩和したアンドープ
の第１の半導体層と、前記第１の半導体層上に形成され
た引っ張り格子歪みを有する第２の半導体層とを具備す
る半導体基板。