JP4599951B2 - セラミック多層基板 - Google Patents
セラミック多層基板 Download PDFInfo
- Publication number
- JP4599951B2 JP4599951B2 JP2004267367A JP2004267367A JP4599951B2 JP 4599951 B2 JP4599951 B2 JP 4599951B2 JP 2004267367 A JP2004267367 A JP 2004267367A JP 2004267367 A JP2004267367 A JP 2004267367A JP 4599951 B2 JP4599951 B2 JP 4599951B2
- Authority
- JP
- Japan
- Prior art keywords
- cavity
- electrode
- multilayer substrate
- ceramic multilayer
- die bond
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
少なくとも一方の主面に、チップ部品を収容するキャビティが形成された多層基板本体と、
キャビティの底面に配設されたダイボンド電極と、
キャビティ内に配設され、前記ダイボンド電極に接合固定されるとともに、多層基板本体が備える配線導体と電気的に接続されたチップ部品と
を具備するセラミック多層基板であって、
前記ダイボンド電極が複数に分割された構造を有するとともに、前記キャビティの底面の中央領域には前記ダイボンド電極を構成する電極が配設されていない無電極領域が形成されていること
前記ダイボンド電極が複数に分割された構造を有していること
を特徴としている。
なお、通常は、例えば4以上の数に分割することが望ましい。なお、ダイボンド電極の分割数を増やすことがチップ部品搭載時のセンシングに利用できるのであればさらに好都合である。
また、分割の態様についても特に制約はなく、分割された個々の電極が縦横に行列状に並ぶようになるような態様で分割してもよく、また、放射状に分割することも可能である。
すなわち、この実施例2では、図5に示すように、ダイボンド電極4を、無電極部11により縦横に分割され、かつ、中央領域10には電極の形成されていない無電極領域10aが配設された構造(すなわち、図2のダイボンド電極4を構成する個々の電極14のうち、中央の電極14(14a)を取り除いた構造)とした。そして、この図5に示すような構造を有するダイボンド電極4を備えた実施例2のセラミック多層基板を製造し、キャビティの底面の反りの大きさ(底面の***量)を調べた。
ただし、焼成工程でセラミック部分と電極部分の収縮率が異なることにより発生する応力を小さくする見地からは、ダイボンド電極を分割する場合の分割数は、ある程度の数以上(通常は4以上の数)とすることが望ましい。
したがって、本発明は、チップ部品を収容するキャビティを備えたセラミック多層基板に広く適用することが可能である。
2 キャビティ
3 チップ部品
4 ダイボンド電極
5 ランド
6 ワイヤ
7 底面
8 ワイヤボンディング面
10 中央領域
10a 無電極領域
11 無電極部
14 個々の電極(個別電極)
14(14a) 中央の電極
Claims (3)
- 少なくとも一方の主面に、チップ部品を収容するキャビティが形成された多層基板本体と、
キャビティの底面に配設されたダイボンド電極と、
キャビティ内に配設され、前記ダイボンド電極に接合固定されるとともに、多層基板本体が備える配線導体と電気的に接続されたチップ部品と
を具備するセラミック多層基板であって、
前記ダイボンド電極が複数に分割された構造を有するとともに、前記キャビティの底面の中央領域には前記ダイボンド電極を構成する電極が配設されていない無電極領域が形成されていること
を特徴とするセラミック多層基板。 - 前記ダイボンド電極を構成する、複数に分割された電極のそれぞれが略同一の面積を有していることを特徴とする請求項1記載のセラミック多層基板。
- キャビティの底面の形状が矩形であり、前記底面を縦3列、横3列となるように9分割した領域のうち、中央領域を除いた8領域に、前記ダイボンド電極が、分割して配設されていることを特徴とする請求項1または2記載のセラミック多層基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004267367A JP4599951B2 (ja) | 2004-09-14 | 2004-09-14 | セラミック多層基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004267367A JP4599951B2 (ja) | 2004-09-14 | 2004-09-14 | セラミック多層基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006086225A JP2006086225A (ja) | 2006-03-30 |
JP4599951B2 true JP4599951B2 (ja) | 2010-12-15 |
Family
ID=36164491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004267367A Active JP4599951B2 (ja) | 2004-09-14 | 2004-09-14 | セラミック多層基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4599951B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5294065B2 (ja) * | 2009-02-12 | 2013-09-18 | 日立金属株式会社 | 多層セラミック基板およびそれを用いた電子部品並びに多層セラミック基板の製造方法 |
JP5294064B2 (ja) * | 2009-02-12 | 2013-09-18 | 日立金属株式会社 | 多層セラミック基板およびそれを用いた電子部品並びに多層セラミック基板の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03284858A (ja) * | 1990-03-30 | 1991-12-16 | Matsushita Electron Corp | 半導体装置 |
JPH10173083A (ja) * | 1996-12-05 | 1998-06-26 | Ngk Spark Plug Co Ltd | 電子部品搭載用配線基板とその製造方法 |
JP2002198660A (ja) * | 2000-12-27 | 2002-07-12 | Kyocera Corp | 回路基板及びその製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6467924A (en) * | 1987-09-09 | 1989-03-14 | Hitachi Ltd | Semiconductor device |
-
2004
- 2004-09-14 JP JP2004267367A patent/JP4599951B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03284858A (ja) * | 1990-03-30 | 1991-12-16 | Matsushita Electron Corp | 半導体装置 |
JPH10173083A (ja) * | 1996-12-05 | 1998-06-26 | Ngk Spark Plug Co Ltd | 電子部品搭載用配線基板とその製造方法 |
JP2002198660A (ja) * | 2000-12-27 | 2002-07-12 | Kyocera Corp | 回路基板及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2006086225A (ja) | 2006-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4506990B2 (ja) | セラミック多層基板 | |
JP2002305286A (ja) | 半導体モジュールおよび電子部品 | |
US9024446B2 (en) | Element mounting substrate and semiconductor module | |
KR20040081143A (ko) | 모듈 부품 | |
US20110042131A1 (en) | Ceramic substrate and manufacturing method thereof | |
JP4599951B2 (ja) | セラミック多層基板 | |
JP2002324973A (ja) | セラミック多層基板 | |
JP2007103681A (ja) | 半導体装置およびその製造方法 | |
JP2003124387A (ja) | 半導体装置及び該半導体装置に使用されるプリント基板 | |
JP4565381B2 (ja) | 積層基板 | |
JP4566046B2 (ja) | 多数個取り配線基板 | |
JP4493481B2 (ja) | 多数個取り配線基板 | |
JP7193066B2 (ja) | トランスデューサ装置 | |
JP3957694B2 (ja) | 半導体パッケージ及びシステムモジュール | |
JP4606303B2 (ja) | 多数個取り配線基板、電子装置の製造方法 | |
JP6566586B2 (ja) | 金属−セラミックス回路基板およびその製造方法 | |
JP2001244578A (ja) | 積層基板 | |
JP2009054743A (ja) | セラミックパッケージ | |
JP4254540B2 (ja) | 多層セラミック基板および複合電子部品 | |
JP2005318116A (ja) | Sawフィルタ搭載用基板およびその製造方法 | |
JP2014172101A (ja) | セラミックパッケージの製造方法 | |
JP2024039752A (ja) | 半導体装置 | |
JP5472653B2 (ja) | チップ状電子部品の製造方法およびセラミック基板 | |
JP2005136172A (ja) | 多数個取り配線基板 | |
JP5559588B2 (ja) | 電子部品素子収納用パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070611 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100413 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100611 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100831 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100913 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4599951 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |