JPH05190791A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05190791A JPH05190791A JP216692A JP216692A JPH05190791A JP H05190791 A JPH05190791 A JP H05190791A JP 216692 A JP216692 A JP 216692A JP 216692 A JP216692 A JP 216692A JP H05190791 A JPH05190791 A JP H05190791A
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- JP
- Japan
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- pattern
- patterns
- characteristic
- shape
- yield
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- Pending
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置に関し、光の解像限界
近くで周期パターンを形成してもセル特性を均一にする
ことができ、素子特性及び歩留りを向上させることがで
きる半導体装置を提供することを目的とする。 【構成】 同一パターンの繰り返す部分と、該同一パタ
ーンの繰り返す部分以外のパターン部分との境界にダミ
ーの繰り返しパターンが形成されてなるように構成す
る。
近くで周期パターンを形成してもセル特性を均一にする
ことができ、素子特性及び歩留りを向上させることがで
きる半導体装置を提供することを目的とする。 【構成】 同一パターンの繰り返す部分と、該同一パタ
ーンの繰り返す部分以外のパターン部分との境界にダミ
ーの繰り返しパターンが形成されてなるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、Ｄ
ＲＡＭ、ＳＲＡＭ等の半導体素子に適用することがで
き、半導体素子のパターン設計において、セル特性を均
一にして素子特性及び歩留りを向上させることができる
半導体装置に関する。近年、半導体素子のパターンは微
細化してきており、この微細化に伴い、光の解像限界近
くのパターンを形成しなければならない要求が生じてき
ている。
ＲＡＭ、ＳＲＡＭ等の半導体素子に適用することがで
き、半導体素子のパターン設計において、セル特性を均
一にして素子特性及び歩留りを向上させることができる
半導体装置に関する。近年、半導体素子のパターンは微
細化してきており、この微細化に伴い、光の解像限界近
くのパターンを形成しなければならない要求が生じてき
ている。
【０００２】しかしながら、解像限界近くで周期パター
ンを形成すると、繰り返しパターンの繰り返し部と端部
では、パターン形状が異なったり、端部のパターンが基
準サイズよりも大きくなったりして、セル特性が端部で
変わって不均一になってしまい、素子特性及び歩留りが
低下してしまうという欠点を有する。このため、光の解
像限界近くで周期パターンを形成してもセル特性を均一
にすることができ、素子特性及び歩留りを向上させるこ
とができる半導体装置が要求されている。
ンを形成すると、繰り返しパターンの繰り返し部と端部
では、パターン形状が異なったり、端部のパターンが基
準サイズよりも大きくなったりして、セル特性が端部で
変わって不均一になってしまい、素子特性及び歩留りが
低下してしまうという欠点を有する。このため、光の解
像限界近くで周期パターンを形成してもセル特性を均一
にすることができ、素子特性及び歩留りを向上させるこ
とができる半導体装置が要求されている。
【０００３】
【従来の技術】従来のフォトリソグラフィー技術では、
解像力の余裕のある所でパターニングを行っていたた
め、例えばＤＲＡＭの周期パターンを形成する際、パタ
ーン形状の略等しいマスクパターンに対してパターン形
状の略等しい良好な繰り返しレジストパターンを形成す
ることができる。
解像力の余裕のある所でパターニングを行っていたた
め、例えばＤＲＡＭの周期パターンを形成する際、パタ
ーン形状の略等しいマスクパターンに対してパターン形
状の略等しい良好な繰り返しレジストパターンを形成す
ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来のフォトリソグラフィー技術では、図４（ａ）に
示す如く、パターン形状の略等しいマスクパターンに対
して解像限界近くで周期パターンを形成すると、図４
（ｂ）に示す如く、繰り返しレジストパターンの繰り返
し部Ａと端部Ｂ（変形し易い）でパターン形状が異なっ
たり、端部のパターンが所定のサイズよりも大きくなっ
たりして、セル特性が端部で変わって不均一になってし
まい、素子特性及び歩留りが低下してしまうという問題
があった。
た従来のフォトリソグラフィー技術では、図４（ａ）に
示す如く、パターン形状の略等しいマスクパターンに対
して解像限界近くで周期パターンを形成すると、図４
（ｂ）に示す如く、繰り返しレジストパターンの繰り返
し部Ａと端部Ｂ（変形し易い）でパターン形状が異なっ
たり、端部のパターンが所定のサイズよりも大きくなっ
たりして、セル特性が端部で変わって不均一になってし
まい、素子特性及び歩留りが低下してしまうという問題
があった。
【０００５】そこで本発明では、光の解像限界近くで周
期パターンを形成してもセル特性を均一にすることがで
き、素子特性及び歩留りを向上させることができる半導
体装置を提供することを目的としている。
期パターンを形成してもセル特性を均一にすることがで
き、素子特性及び歩留りを向上させることができる半導
体装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、同一パターンの繰り返す部分
と、該同一パターンの繰り返す部分以外のパターン部分
の境界にダミーの繰り返しパターンが形成されてなるも
のである。本発明においては、ＤＲＡＭ、ＳＲＡＭ等の
トランジスタ、ダイオード、コンデンサー、抵抗等から
構成される半導体メモリ素子に適用させることができ
る。また、前記繰り返しパターンは位相の異なった光の
干渉を利用して形成されてなる半導体素子に特に好まし
く適用させることができる。
は上記目的達成のため、同一パターンの繰り返す部分
と、該同一パターンの繰り返す部分以外のパターン部分
の境界にダミーの繰り返しパターンが形成されてなるも
のである。本発明においては、ＤＲＡＭ、ＳＲＡＭ等の
トランジスタ、ダイオード、コンデンサー、抵抗等から
構成される半導体メモリ素子に適用させることができ
る。また、前記繰り返しパターンは位相の異なった光の
干渉を利用して形成されてなる半導体素子に特に好まし
く適用させることができる。
【０００７】
【作用】本発明では、後述する図１、２に示すように、
形状が変形して所定サイズよりも大きくまたは小さく結
像された端部Ｂのレジストパターン２をダミーパターン
として使用しないように構成したため、光の解像限界近
くで周期パターンを形成してもセル特性を均一にするこ
とができる。このため、半導体素子を構成するトランジ
スタ、ダイオード、コンデンサー、抵抗等の要素デバイ
スの特性のばらつきを抑えることができる。
形状が変形して所定サイズよりも大きくまたは小さく結
像された端部Ｂのレジストパターン２をダミーパターン
として使用しないように構成したため、光の解像限界近
くで周期パターンを形成してもセル特性を均一にするこ
とができる。このため、半導体素子を構成するトランジ
スタ、ダイオード、コンデンサー、抵抗等の要素デバイ
スの特性のばらつきを抑えることができる。
【０００８】
【実施例】以下、本発明を図面に基づいて説明する。 （第１実施例）図１は本発明の第１実施例に則したＤＲ
ＡＭのスタックドキャパシターパターンを形成する際の
マスクパターンとレジストパターンとを示す図である。
図１において、１はマスクパターンであり、このマスク
パターン１サイズは縦 1.1μｍで横 0.6μｍであり、マ
スクパターン１の横方向間隔は0.35μｍでマスクパター
ン１の縦方向間隔は0.35μｍである。なお、マスクパタ
ーン寸法は１倍で示した。５倍マスク上ではこの５倍の
値となる。そして、２はこのマスクパターン１を用いて
ｉ線、ＮＡ＝0.55のレンズを用いたフォトリソグラフィ
ー工程により形成されたレジストパターンである。
ＡＭのスタックドキャパシターパターンを形成する際の
マスクパターンとレジストパターンとを示す図である。
図１において、１はマスクパターンであり、このマスク
パターン１サイズは縦 1.1μｍで横 0.6μｍであり、マ
スクパターン１の横方向間隔は0.35μｍでマスクパター
ン１の縦方向間隔は0.35μｍである。なお、マスクパタ
ーン寸法は１倍で示した。５倍マスク上ではこの５倍の
値となる。そして、２はこのマスクパターン１を用いて
ｉ線、ＮＡ＝0.55のレンズを用いたフォトリソグラフィ
ー工程により形成されたレジストパターンである。
【０００９】本実施例では、図１（ａ）に示す如く、パ
ターン形状の略等しいマスクパターン１に対して解像限
界近くで周期パターンを形成すると、図１（ｂ）に示す
如く、繰り返しレジストパターン２の繰り返し部Ａと端
部Ｂでパターン形状が異なり、端部Ｂのレジストパター
ン２が所定サイズよりも大きく結像されてしまう。そこ
で、本実施例では、繰り返し部Ａのレジストパターン２
形状が均一な部分のみをＤＲＡＭセルのキャパシターと
して使用し、均一でない形状が変形して所定サイズより
も大きく結像された端部Ｂのレジストパターン２をキャ
パシターとしては使用せずにダミーパターンとしてその
まま残した状態にする。
ターン形状の略等しいマスクパターン１に対して解像限
界近くで周期パターンを形成すると、図１（ｂ）に示す
如く、繰り返しレジストパターン２の繰り返し部Ａと端
部Ｂでパターン形状が異なり、端部Ｂのレジストパター
ン２が所定サイズよりも大きく結像されてしまう。そこ
で、本実施例では、繰り返し部Ａのレジストパターン２
形状が均一な部分のみをＤＲＡＭセルのキャパシターと
して使用し、均一でない形状が変形して所定サイズより
も大きく結像された端部Ｂのレジストパターン２をキャ
パシターとしては使用せずにダミーパターンとしてその
まま残した状態にする。
【００１０】このように、本実施例では、形状が変形し
て所定サイズよりも大きく結像された端部Ｂのレジスト
パターン２をダミーパターンとして使用しないように構
成したため、光の解像限界近くで周期パターンを形成し
てもセル特性を均一にすることができる。従って、素子
特性及び歩留りを向上させることができる。 （第２実施例）図２は本発明の第２実施例に則した位相
シフトレチクルを用いてＤＲＡＭのキャパシターパター
ンを形成する際の位相シフトマスクパターンとｉ線、Ｎ
Ａ＝0.55のレンズを用いた場合のレジストパターンを示
す図である。図３は本発明の第２実施例に則したシフタ
ーエッジでの黒パターン形成方法を説明する図である。
図２、３において、図１と同一符号は同一または相当部
分を示し、10は位相シフトマスクパターンであり、11は
シフターであり、このシフター11サイズは縦 0.9μｍで
横 0.6μｍである。このマスクを用いて、縦 0.7μｍ横
0.4μｍのキャパシタ・パターンが 0.２μｍ間隔で、形
成することができる。そして、12はシフター11の細いラ
インパターン群であり、このラインパターン群12の幅は
0.1μｍであり、パターン間隔は 0.1μｍである。
て所定サイズよりも大きく結像された端部Ｂのレジスト
パターン２をダミーパターンとして使用しないように構
成したため、光の解像限界近くで周期パターンを形成し
てもセル特性を均一にすることができる。従って、素子
特性及び歩留りを向上させることができる。 （第２実施例）図２は本発明の第２実施例に則した位相
シフトレチクルを用いてＤＲＡＭのキャパシターパター
ンを形成する際の位相シフトマスクパターンとｉ線、Ｎ
Ａ＝0.55のレンズを用いた場合のレジストパターンを示
す図である。図３は本発明の第２実施例に則したシフタ
ーエッジでの黒パターン形成方法を説明する図である。
図２、３において、図１と同一符号は同一または相当部
分を示し、10は位相シフトマスクパターンであり、11は
シフターであり、このシフター11サイズは縦 0.9μｍで
横 0.6μｍである。このマスクを用いて、縦 0.7μｍ横
0.4μｍのキャパシタ・パターンが 0.２μｍ間隔で、形
成することができる。そして、12はシフター11の細いラ
インパターン群であり、このラインパターン群12の幅は
0.1μｍであり、パターン間隔は 0.1μｍである。
【００１１】本実施例では、図３に示す如く、シフター
11のエッジ部で黒パターンが形成されていることを利用
しており、具体的にはシフター11が有る部分と無い部分
で光の進行速度が異なることを利用し厚みを適宜調整し
て光の位相を反転させることによってシフター11のエッ
ジ部で黒パターンを形成している。シフター材質とし
て、酸化シリコンを使用した場合、シフター厚みは0.39
μでｉ線の光の粒相が反転する。そして、ここでは、ラ
インとスペースは結像光学系の解像限界より細いパター
ンであり、この場合、ラインパターン群12の部分から光
は基板に届かず、実質的に黒パターンとなる。
11のエッジ部で黒パターンが形成されていることを利用
しており、具体的にはシフター11が有る部分と無い部分
で光の進行速度が異なることを利用し厚みを適宜調整し
て光の位相を反転させることによってシフター11のエッ
ジ部で黒パターンを形成している。シフター材質とし
て、酸化シリコンを使用した場合、シフター厚みは0.39
μでｉ線の光の粒相が反転する。そして、ここでは、ラ
インとスペースは結像光学系の解像限界より細いパター
ンであり、この場合、ラインパターン群12の部分から光
は基板に届かず、実質的に黒パターンとなる。
【００１２】本実施例では、図２（ａ）に示す如く、パ
ターン形状の略等しいシフター11とラインパターン群12
で構成された位相シフトマスクパターン10に対して解像
限界近くで周期パターンを形成すると、図２（ｂ）に示
す如く、端部Ｂのレジストパターン２は繰り返し部Ａの
レジストパターン２よりも小さく結像されてしまう。ま
た、端部Ａのレジストパターン２はシフター11の配置の
都合上大きく結像されてしまう。
ターン形状の略等しいシフター11とラインパターン群12
で構成された位相シフトマスクパターン10に対して解像
限界近くで周期パターンを形成すると、図２（ｂ）に示
す如く、端部Ｂのレジストパターン２は繰り返し部Ａの
レジストパターン２よりも小さく結像されてしまう。ま
た、端部Ａのレジストパターン２はシフター11の配置の
都合上大きく結像されてしまう。
【００１３】そこで、本実施例では、繰り返し部Ａのレ
ジストパターン２形状が均一な部分のみをＤＲＡＭセル
のキャパシターとして使用し、均一でない形状が変形し
て所定サイズよりも大きくまたは小さく結像された端部
Ａ、Ｂのレジストパターン２をキャパシターとしては使
用せずにダミーパターンとしてそのまま残した状態にす
る。
ジストパターン２形状が均一な部分のみをＤＲＡＭセル
のキャパシターとして使用し、均一でない形状が変形し
て所定サイズよりも大きくまたは小さく結像された端部
Ａ、Ｂのレジストパターン２をキャパシターとしては使
用せずにダミーパターンとしてそのまま残した状態にす
る。
【００１４】このように、本実施例では、形状が変形し
て所定サイズよりも大きくまたは小さく結像された端部
Ａ、Ｂのレジストパターン２をダミーパターンとして使
用しないように構成したため、光の解像限界近くで周期
パターンを形成してもセル特性を均一にすることができ
る。従って、素子特性及び歩留りを向上させることがで
きる。
て所定サイズよりも大きくまたは小さく結像された端部
Ａ、Ｂのレジストパターン２をダミーパターンとして使
用しないように構成したため、光の解像限界近くで周期
パターンを形成してもセル特性を均一にすることができ
る。従って、素子特性及び歩留りを向上させることがで
きる。
【００１５】
【発明の効果】本発明によれば、光の解像限界近くで周
期パターンを形成してもセル特性を均一にすることがで
き、素子特性及び歩留りを向上させることができるとい
う効果がある。
期パターンを形成してもセル特性を均一にすることがで
き、素子特性及び歩留りを向上させることができるとい
う効果がある。
【図１】本発明の第１実施例に則したＤＲＡＭのスタッ
クドキャパシターパターンを形成する際のマスクパター
ンとレジストパターンとを示す図である。
クドキャパシターパターンを形成する際のマスクパター
ンとレジストパターンとを示す図である。
【図２】本発明の第２実施例に則した位相シフトレチク
ルを用いてＤＲＡＭのキャパシターパターンを形成する
際の位相シフトマスクパターンとレジストパターンを示
す図である。
ルを用いてＤＲＡＭのキャパシターパターンを形成する
際の位相シフトマスクパターンとレジストパターンを示
す図である。
【図３】本発明の第２実施例に則したシフターエッジで
の黒パターン形成方法を説明する図である。
の黒パターン形成方法を説明する図である。
【図４】従来例の課題を説明する図である。
１ マスクパターン ２ レジストパターン 10 位相シフトマスクパターン 11 シフター 12 ラインパターン群
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/027 27/04 Ａ 8427−4Ｍ
Claims (3)
- 【請求項１】 同一パターンの繰り返す部分と、該同一
パターンの繰り返す部分以外のパターン部分との境界に
ダミーの繰り返しパターンが形成されてなることを特徴
とする半導体装置。 - 【請求項２】 前記繰り返しパターンは、位相の異なっ
た光の干渉を利用して形成されてなることを特徴とする
半導体装置。 - 【請求項３】 前記同一パターンの繰り返し部分は、Ｄ
ＲＡＭまたはＳＲＡＭを構成するパターンであることを
特徴とする請求項１乃至２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP216692A JPH05190791A (ja) | 1992-01-09 | 1992-01-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP216692A JPH05190791A (ja) | 1992-01-09 | 1992-01-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190791A true JPH05190791A (ja) | 1993-07-30 |
Family
ID=11521780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP216692A Pending JPH05190791A (ja) | 1992-01-09 | 1992-01-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190791A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| KR20030018750A (ko) * | 2001-08-31 | 2003-03-06 | 주식회사 하이닉스반도체 | 이중 노광을 이용한 반도체 소자의 제조방법 |
| JP2005116557A (ja) * | 2003-10-02 | 2005-04-28 | Kawasaki Microelectronics Kk | 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク |
| US7859038B2 (en) | 2008-10-31 | 2010-12-28 | Elpida Memory, Inc. | Semiconductor device |
-
1992
- 1992-01-09 JP JP216692A patent/JPH05190791A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| KR20030018750A (ko) * | 2001-08-31 | 2003-03-06 | 주식회사 하이닉스반도체 | 이중 노광을 이용한 반도체 소자의 제조방법 |
| JP2005116557A (ja) * | 2003-10-02 | 2005-04-28 | Kawasaki Microelectronics Kk | 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク |
| JP4599048B2 (ja) * | 2003-10-02 | 2010-12-15 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク |
| US7859038B2 (en) | 2008-10-31 | 2010-12-28 | Elpida Memory, Inc. | Semiconductor device |
| US8134398B2 (en) | 2008-10-31 | 2012-03-13 | Elpida Memory, Inc. | Device having gate with two buried portions with different widths |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |