JP4570370B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関し、特にトレンチゲート構造の縦型電界効果トランジスタを有して成る半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a vertical field effect transistor having a trench gate structure.
従来、高電圧で大電流を制御する絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）として、二重拡散によるＭＯＳ型トランジスタ（ＤＭＯＳ）がよく知られ、特に、大電流が半導体基板の表面−裏面間で流れるＶＤＭＯＳ（Ｖｅｒｔｉｃａｌ ＤＭＯＳ）トランジスタは、単体トランジスタ製品に使用されるばかりでなく制御回路部等と共に混載し半導体装置に組み込まれて用いられてきた。近年、このＶＤＭＯＳトランジスタの変形したものとして、チャネル領域が溝（トレンチ）側面に形成される、いわゆるトレンチゲート構造の縦型電界効果トランジスタが新しく使用されるようになってきている。 2. Description of the Related Art Conventionally, a double diffusion MOS transistor (DMOS) is well known as an insulated gate field effect transistor (MOS transistor) that controls a large current with a high voltage. In particular, a large current flows between the front and back surfaces of a semiconductor substrate. A VDMOS (Vertical DMOS) transistor has been used not only for a single transistor product but also embedded together with a control circuit unit and incorporated in a semiconductor device. In recent years, as a modification of the VDMOS transistor, a vertical field effect transistor having a so-called trench gate structure in which a channel region is formed on a side surface of a trench (trench) has been newly used.
このトレンチゲート構造の縦型電界効果トランジスタは、図８に示すような基本構造になっている。図に示すように、ｎ+ 型基板１０１上にｎ- 型エピタキシャル層１０２が形成され、そのｎ- 型エピタキシャル層１０２上部に熱拡散法でｐ型ベース拡散層１０３が形成され、このｐ型ベース拡散層１０３内にｎ+ 型ソース拡散層１０４が形成されている。そして、上記ｎ- 型エピタキシャル層１０２の一部、ｐ型ベース拡散層１０３およびｎ+ 型ソース拡散層１０４を貫通するようにしてトレンチ １０５が形成されている。このトレンチ１０５内には、その側面にゲート絶縁膜１０６が形成され、このトレンチ１０５を充填するトレンチゲート電極１０７が不純物ドープの多結晶シリコンで形成されている。そして、このトレンチゲート電極１０７の上部は絶縁酸化膜１０８で覆われ、全面にアルミ金属等の導電体膜でソース電極１０９が形成されている。ここで、ソース電極１０９はｐ型ベース拡散層１０３およびｎ+ 型ソース拡散層１０４に電気接続している。 This vertical field effect transistor having a trench gate structure has a basic structure as shown in FIG. As shown in the figure, an n − type epitaxial layer 102 is formed on an n + type substrate 101, and a p type base diffusion layer 103 is formed on the n − type epitaxial layer 102 by a thermal diffusion method. An n + type source diffusion layer 104 is formed in the diffusion layer 103. A trench 105 is formed so as to penetrate part of the n − type epitaxial layer 102, the p type base diffusion layer 103 and the n + type source diffusion layer 104. A gate insulating film 106 is formed on the side surface of the trench 105, and a trench gate electrode 107 filling the trench 105 is formed of impurity-doped polycrystalline silicon. The upper portion of the trench gate electrode 107 is covered with an insulating oxide film 108, and a source electrode 109 is formed on the entire surface with a conductor film such as aluminum metal. Here, the source electrode 109 is electrically connected to the p-type base diffusion layer 103 and the n + -type source diffusion layer 104.
そして、このトレンチゲート構造の縦型電界効果トランジスタにおいて、トランジスタの駆動能力を上げると共にそのオン抵抗を低減させるために、これまでに種々の検討がなされている。図９は、上記縦型電界効果トランジスタの平面構造である。図に示すように、斜線を施したトレンチゲート電極１０７がメッシュ状に配列され、このメッシュ状のトレンチゲート電極１０７で区画された多数の正方形の中にそれぞれ上記ｐ型ベース拡散層１０３およびｎ+ 型ソース拡散層１０４が設けられる構造になっている（例えば、特許文献１参照）。このようにトレンチゲート電極１０７をメッシュ状にすることで、トレンチゲート電極１０７の縁端の実効長が増えトランジスタの全体のチャネル幅が増大し、トランジスタの駆動能力が向上する。ここで、図９中に記した点線のところの断面が図８に示した断面に対応している。そして、図８に示したソース電極１０９が全面に被覆している（図示せず）。 In the vertical field effect transistor having the trench gate structure, various studies have been made so far in order to increase the driving capability of the transistor and reduce its on-resistance. FIG. 9 shows a planar structure of the vertical field effect transistor. As shown in the figure, hatched trench gate electrodes 107 are arranged in a mesh shape, and the p-type base diffusion layer 103 and the n + are arranged in a number of squares defined by the mesh-like trench gate electrode 107, respectively. A type source diffusion layer 104 is provided (see, for example, Patent Document 1). By making the trench gate electrode 107 mesh like this, the effective length of the edge of the trench gate electrode 107 is increased, the entire channel width of the transistor is increased, and the driving capability of the transistor is improved. Here, the cross section shown by the dotted line in FIG. 9 corresponds to the cross section shown in FIG. The source electrode 109 shown in FIG. 8 covers the entire surface (not shown).
また、別のトレンチゲート構造の縦型電界効果トランジスタでは、図１０に示すように、多数のトレンチゲート電極１０７が直線状に長細く配設されており、それらの終端部に位置するゲート周辺配線１１０下において互いに結合している。そして、この直線状の長細いトレンチゲート電極１０７に沿ってｎ+ 型ソース拡散層１０４が設けられている（例えば、特許文献２参照）。ここでも、図１０中に記した点線のところの断面が図８に示した断面に対応している。 Further, in another vertical field effect transistor having a trench gate structure, as shown in FIG. 10, a large number of trench gate electrodes 107 are arranged in a straight line, and a gate peripheral wiring located at the terminal portion thereof. 110 are bonded together. An n + -type source diffusion layer 104 is provided along the straight and long trench gate electrode 107 (see, for example, Patent Document 2). Again, the cross section shown by the dotted line in FIG. 10 corresponds to the cross section shown in FIG.
しかしながら、上記特許文献１のトレンチゲート構造の縦型電界効果トランジスタでは、トレンチゲート電極１０７がメッシュ状になるために、メッシュの交叉領域で十字形状のトレンチを形成することが必要になり、その製造工程における半導体基板のドライエッチングでこの十字領域にエッチング残りが発生し易くなり、所望のトレンチが形成できなくなるという問題があった。この問題は、トレンチ開口が微細になるほど顕著になる。このために、特許文献１のような場合には微細化の対応が難しくなり、トレンチ開口の微細化によりトレンチゲート電極の配列密度を高くすることでトレンチゲート電極の縁端長を増大させる最も効果的な方法が用いられなくなるという更に重要な問題も発生する。そして、半導体装置の微細化あるいは高密度化が困難となる。 However, in the vertical field effect transistor having the trench gate structure disclosed in Patent Document 1, since the trench gate electrode 107 has a mesh shape, it is necessary to form a cross-shaped trench in the crossing region of the mesh. The dry etching of the semiconductor substrate in the process makes it difficult for etching residue to occur in the cross region, and a desired trench cannot be formed. This problem becomes more prominent as the trench opening becomes finer. For this reason, in the case of Patent Document 1, it is difficult to cope with miniaturization, and the most effective is to increase the edge length of the trench gate electrode by increasing the arrangement density of the trench gate electrodes by miniaturizing the trench openings. A more important problem arises that conventional methods are not used. And it becomes difficult to miniaturize or increase the density of the semiconductor device.
また、上記特許文献２のトレンチゲート構造の縦型電界効果トランジスタでは、長細いトレンチゲート電極１０７がその終端部でのみゲート周辺配線１１０に接続しているために、トレンチ開口が微細になると共に、あるいは、直線状のトレンチゲート電極１０７の長さが増大すると共に、トレンチゲート電極の抵抗による信号伝達の遅延の問題が顕在化してくる。そして、上記信号伝達の遅延が大きくなることで、ゲート電極に信号電圧を印加し縦型電界効果トランジスタを駆動させる際の実質的オン抵抗が高くなり、トランジスタの応答速度が低下するという問題があった。 Further, in the vertical field effect transistor having the trench gate structure of Patent Document 2, since the long and narrow trench gate electrode 107 is connected to the gate peripheral wiring 110 only at the terminal portion, the trench opening becomes fine, Alternatively, the length of the straight trench gate electrode 107 increases, and the problem of signal transmission delay due to the resistance of the trench gate electrode becomes obvious. In addition, since the signal transmission delay is increased, a substantial on-resistance is increased when a signal voltage is applied to the gate electrode to drive the vertical field effect transistor, and the response speed of the transistor is decreased. It was.
また、上記特許文献２のトレンチゲート構造の縦型電界効果トランジスタでは、半導体基板上でのトレンチゲート電極の配列において、直線状のトレンチゲート電極の一部がパターン配置上の制約からゲート周辺配線１１０に接続できないことが生じる。更には、トレンチ開口の微細化が進むと、半導体基板のドライエッチングにおいて一部でエッチング残りが生じ直線状のトレンチが形成されず、トレンチゲート電極の一部が切断することが生じてくる。このようになると、トレンチゲート電極に信号電圧を印加し縦型電界効果トランジスタを駆動させる際に、上記信号電圧に応答しない又は応答が遅くなるトレンチゲート電極部分が生じ、半導体装置の製造歩留まりが低下したり、上記トランジスタの駆動能力あるいは応答速度が低下するという問題が生じてくる。 Further, in the vertical field effect transistor having the trench gate structure described in Patent Document 2, in the arrangement of the trench gate electrodes on the semiconductor substrate, a part of the linear trench gate electrode is not limited to the gate arrangement due to the restriction on the pattern arrangement. May not be able to connect to. Furthermore, when the trench opening is further miniaturized, a part of the etching residue is left in the dry etching of the semiconductor substrate, a linear trench is not formed, and a part of the trench gate electrode is cut. In this case, when a signal voltage is applied to the trench gate electrode to drive the vertical field effect transistor, a trench gate electrode portion that does not respond to the signal voltage or slows in response is generated, thereby reducing the manufacturing yield of the semiconductor device. Or the drive capability or response speed of the transistor decreases.
また、特にＤＣ−ＤＣコンバータのような大電流を必要とする回路においては、変換効率を上げるためにオン抵抗を下げる必要がある、そのため、ゲート形成面積はできるだけ増大する必要があるが、トランジスタとして動作しない部分面積、つまりゲート形成部と電極への引き出し配線接続に要する面積はできるだけ少なくする必要がある。 In particular, in a circuit that requires a large current, such as a DC-DC converter, it is necessary to lower the on-resistance in order to increase the conversion efficiency. Therefore, the gate formation area needs to be increased as much as possible. The partial area that does not operate, that is, the area required for connecting the lead wiring to the gate forming portion and the electrode needs to be as small as possible.
本発明は、前記実情に鑑みてなされたものであって、パターン配置に依存することなく、トレンチゲート構造の縦型電界効果トランジスタの駆動能力の向上及びオン抵抗の低減を簡便に達成することができ、しかもその微細化が容易になると共にその製造歩留まりが向上する半導体装置を提供することを目的としている。 The present invention has been made in view of the above circumstances, and can easily achieve improvement in driving capability and reduction in on-resistance of a vertical field effect transistor having a trench gate structure without depending on the pattern arrangement. can, moreover has an object to provide a semiconductor device which improves its production yield both the its miniaturization is facilitated.
本発明の半導体装置は、一導電型半導体層と前記一導電型半導体層内に形成された逆導電型半導体層を有する半導体基板の前記逆導電型半導体層の表面部に形成した一導電型拡散層をソース領域とし、前記一導電型半導体層をドレイン領域とし、前記逆導電型半導体層上で並行する複数の直線状パターンのトレンチ内にゲート絶縁膜を介し導電体を埋め込んで成る複数のトレンチラインをゲート電極とするとともに、前記複数のトレンチラインは、直線状パターンを構成し、周縁部に形成されたゲート周辺配線上で接続され、前記ゲート周辺配線がゲート電極パッドに接続された、縦型電界効果トランジスタにおいて、隣接する前記トレンチラインの１対がその並行途中の箇所において前記１対の間に設けられた1つの縦型電界効果トランジスタにおいて、隣接する前記トレンチラインの１対がその並行途中の箇所において前記１対の間に設けられた連結用トレンチを通して接続する構成を有している。
ここで、好ましくは、前記連結用トレンチは前記トレンチラインに対してＴ字状に接続している。
The semiconductor device according to the present invention includes a one conductivity type diffusion formed on a surface portion of the reverse conductivity type semiconductor layer of a semiconductor substrate having a one conductivity type semiconductor layer and a reverse conductivity type semiconductor layer formed in the one conductivity type semiconductor layer. A plurality of trenches in which a layer is a source region, the one-conductivity-type semiconductor layer is a drain region, and a conductor is embedded via a gate insulating film in a plurality of linearly-patterned trenches parallel on the opposite-conductivity-type semiconductor layer The plurality of trench lines form a linear pattern and are connected on a gate peripheral wiring formed at a peripheral edge, and the gate peripheral wiring is connected to a gate electrode pad. in type field effect transistors, adjacent the pair of trenches line is one that is provided between the pair in the places of the parallel middle vertical field effect transistor A pair of adjacent trench lines are connected through a connecting trench provided between the pair at a position in the middle of the parallel line.
Here, preferably, the connecting trench is connected to the trench line in a T shape.
このような構成により、特に接続に要する面積を増大することなく縦型電界効果トランジスタを形成することができる。また、縦型電界効果トランジスタのトレンチゲート電極用および連結用のトレンチ形成が非常に容易になりしかもその微細化が容易となり、大電流駆動の半導体装置の高密度化、そしてその駆動能力の向上及びオン抵抗の低減が簡便に達成される。更に、トレンチ開口の微細化が進み、半導体基板のドライエッチングにおいて一部でエッチング残りが生じ、トレンチゲート電極の一部が切断することが生じても、その切断領域は連結用トレンチを通して正常な隣接するトレンチゲート電極に接続するようになるために、上記トランジスタの駆動能力あるいは応答速度の低下を容易に防止することができ半導体装置の製造歩留まりを向上させることができる。 With such a configuration, a vertical field effect transistor can be formed without particularly increasing the area required for connection. Further, it becomes very easy to form trenches for the trench gate electrode and the connection for the vertical field effect transistor, and the miniaturization thereof is facilitated, the density of the semiconductor device driven by a large current is increased, and the drive capability is improved. Reduction of on-resistance is easily achieved. Furthermore, even if the trench opening is further miniaturized and etching residue is left in a part of the dry etching of the semiconductor substrate, and a part of the trench gate electrode is cut, the cut region is normally adjacent through the connecting trench. Since the transistor is connected to the trench gate electrode, the driving capability or response speed of the transistor can be easily prevented, and the manufacturing yield of the semiconductor device can be improved.
また、直線状のトレンチゲート電極の一部が半導体装置上のパターン配置で制約を受けることもなくなり、半導体装置の設計の自由度が向上する。 Further, a part of the straight trench gate electrode is not restricted by the pattern arrangement on the semiconductor device, and the degree of freedom in designing the semiconductor device is improved.
また、前記連結用トレンチの深さと前記トレンチラインの深さは同一である。
この構成により、トレンチラインの形成と同時に形成しうるため製造工程の増大なしに形成可能である。また幅についても前記連結用トレンチの幅と前記トレンチラインの幅は同一であるようにすれば製造が容易で高精度のパターン形成を実現することができる。
Further, the connecting trench has the same depth as the trench line.
With this configuration, the trench line can be formed at the same time as it can be formed without increasing the number of manufacturing steps. As for the width, if the width of the connecting trench and the width of the trench line are the same, it is easy to manufacture and high-precision pattern formation can be realized.
そして、前記並行する複数のトレンチラインは前記連結用トレンチを通してあみだ状に接続する構成を有している。
この構成により、半導体基板のドライエッチングにおいて一部でエッチング残りが生じ、トレンチゲート電極の一部が切断することが生じても、その切断領域は連結用トレンチを通して正常な隣接するトレンチゲート電極に接続するようになり、上記トランジスタの駆動能力あるいは応答速度の低下を容易に防止することができる。
The plurality of parallel trench lines have a configuration in which the trench lines are connected in a ring shape through the connecting trench.
With this configuration, even if a part of the etching residue is generated in dry etching of the semiconductor substrate and a part of the trench gate electrode is cut, the cut region is connected to the normal adjacent trench gate electrode through the connecting trench. As a result, it is possible to easily prevent a decrease in the driving capability or response speed of the transistor.
また、本発明の半導体装置は、前記隣接するトレンチラインあるいは前記連結用トレンチで区画された前記逆導電型半導体層の全表面部に前記ソース領域である一導電型拡散層が形成されている。あるいは、前記隣接するトレンチラインあるいは前記連結用トレンチで区画された前記逆導電型半導体層の表面部に、前記ソース領域である一導電型拡散層と前記逆導電型半導体層の引き出し部である逆導電型拡散層が形成される構成を有している。 In the semiconductor device of the present invention, the one conductivity type diffusion layer as the source region is formed on the entire surface portion of the reverse conductivity type semiconductor layer partitioned by the adjacent trench line or the connecting trench. Alternatively, on the surface portion of the reverse conductivity type semiconductor layer partitioned by the adjacent trench line or the connecting trench, the one conductivity type diffusion layer that is the source region and the reverse portion that is the lead portion of the reverse conductivity type semiconductor layer are reversed. The conductive type diffusion layer is formed.
そして、好ましくは、前記隣接するトレンチラインあるいは前記連結用トレンチで区画された前記逆導電型半導体層の表面部にストライプ状の前記一導電型拡散層が形成され、前記ストライプ状の一導電型拡散層を分断して前記逆導電型拡散層が形成される構成を有している。 Preferably, the striped one conductivity type diffusion layer is formed on a surface portion of the reverse conductivity type semiconductor layer partitioned by the adjacent trench line or the connecting trench, and the striped one conductivity type diffusion is formed. The reverse conductivity type diffusion layer is formed by dividing the layer.
このような構成により、縦型電界効果トランジスタのトレンチゲート電極が半導体基板上で高密度に形成でき、半導体装置の高密度化あるいは縮小化、更には大電流駆動化あるいは高パワー化が容易に達成される。 With such a configuration, the trench gate electrodes of the vertical field effect transistor can be formed on the semiconductor substrate at a high density, and the semiconductor device can be easily increased in density or reduced in size, and further driven at a high current or increased in power. Is done.
本発明によれば、トレンチゲート構造の縦型電界効果トランジスタを有して成る半導体装置の駆動能力あるいはオン抵抗等の特性の大幅な向上が簡便に達成できる。そして、トレンチゲート電極の微細化が容易になり、半導体装置の高密度化をはかることができるとともに縮小化の促進をはかることができる。 According to the present invention, a significant improvement in characteristics such as drive capability or on-resistance of a semiconductor device having a vertical field effect transistor having a trench gate structure can be easily achieved. Further, miniaturization of the trench gate electrode is facilitated, the density of the semiconductor device can be increased, and the reduction can be promoted.
以下、本発明の実施の形態の半導体装置について図１乃至４を用いて説明する。図１は、本発明のトレンチゲート構造の単体の縦型電界効果トランジスタの全体図である。図２は、トレンチゲート構造の縦型電界効果トランジスタの基本構造を示す斜視図である。そして、図３乃至５は、図１の縦型電界効果トランジスタの一部の拡大平面図である。なお、この実施の形態では、ｐチャネルＭＯＳトランジスタの場合について説明する。 A semiconductor device according to an embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is an overall view of a single vertical field effect transistor having a trench gate structure according to the present invention. FIG. 2 is a perspective view showing a basic structure of a vertical field effect transistor having a trench gate structure. 3 to 5 are enlarged plan views of a part of the vertical field effect transistor of FIG. In this embodiment, the case of a p-channel MOS transistor will be described.
はじめに、単体の縦型電界効果トランジスタからなる半導体装置の全体図について概略説明する。図１に示すように、１ｍｍ角程度の寸法の半導体チップ１上に直線状になったトレンチゲートライン２が多数配列して形成されている。このトレンチゲートライン２は、半導体チップ１上で全長が１ｍ程度になっており、ゲート電極パッド３に接続しているゲート周辺配線４に電気接続している。そして、ソース拡散層およびボディ拡散層（後述する）に電気接続するソース電極５が半導体チップのほぼ全面を被覆するようにして形成されている。このソース電極５がソース電極パッドとなり、大電流はゲート電極パッド３に印加するゲート電圧で制御され、ソース電極５から半導体チップ１の裏面側に向かって流れる。 First, an overall view of a semiconductor device composed of a single vertical field effect transistor will be schematically described. As shown in FIG. 1, a large number of linear trench gate lines 2 are formed on a semiconductor chip 1 having a size of about 1 mm square. The trench gate line 2 has a total length of about 1 m on the semiconductor chip 1 and is electrically connected to the gate peripheral wiring 4 connected to the gate electrode pad 3. A source electrode 5 electrically connected to the source diffusion layer and the body diffusion layer (described later) is formed so as to cover almost the entire surface of the semiconductor chip. The source electrode 5 serves as a source electrode pad, and a large current is controlled by a gate voltage applied to the gate electrode pad 3 and flows from the source electrode 5 toward the back side of the semiconductor chip 1.
ここで、本発明の特徴の一つである縦型電界効果トランジスタの基本構造は、図２に示しているように、ドレイン領域になるｐ+ 型基板６上に一導電型半導体層であるｐ- 型エピタキシャル層７が形成され、そのｐ- 型エピタキシャル層７上部に逆導電型半導体層であるｎ型ウェル層８がイオン注入法あるいは熱拡散法で形成される。ここで、このｎ型ウェル層８がＤＭＯＳ構造でのいわゆるベース拡散領域に相当する。そして、上記ｐ- 型エピタキシャル層７の一部、ｎ型ウェル層８を貫通するようにして深さが１．５μｍ（０．３〜３μｍ）、幅が０．２５μｍ（１μｍ以下）程度のトレンチ９がｎ型ウェル層８上で並行して直線状の形成されている。このトレンチ９の側面にゲート絶縁膜１０が形成され、このトレンチ９を充填するトレンチゲート電極１１が導電体である不純物ドープの多結晶シリコンで形成されている。そして、このトレンチゲート電極１１の上部は絶縁酸化膜１２で覆われている。更に、トレンチゲート電極１１で画されたｎ型ウェル層８表面領域には隙間がなく上記ソース拡散層であるｐ+ 型ソース拡散層１３が形成され、上述したボディ拡散層であるｎ+ 型ボディ拡散層１４は、上記トレンチゲート電極１１パターンに直交するパターン形状で形成されている。ここで、ボディ拡散層は、上記逆導電型半導体層の引き出し部となっている。そして、図２では図示しないが、図１で説明したソース電極５が全面に形成されｐ+ 型ソース拡散層１３およびｎ+ 型ボディ拡散層１４に電気接続する構造になる。上記トレンチゲート電極１１が図１で説明したトレンチゲートライン２を形成している。 Here, as shown in FIG. 2, the basic structure of the vertical field effect transistor which is one of the features of the present invention is a p-type substrate 6 which is a one-conductivity type semiconductor layer on a p + -type substrate 6 which becomes a drain region. A − type epitaxial layer 7 is formed, and an n type well layer 8 which is a reverse conductivity type semiconductor layer is formed on the p − type epitaxial layer 7 by an ion implantation method or a thermal diffusion method. Here, the n-type well layer 8 corresponds to a so-called base diffusion region in the DMOS structure. A trench having a depth of about 1.5 μm (0.3 to 3 μm) and a width of about 0.25 μm (1 μm or less) so as to penetrate a part of the p − type epitaxial layer 7 and the n-type well layer 8. 9 are linearly formed in parallel on the n-type well layer 8. A gate insulating film 10 is formed on the side surface of the trench 9, and a trench gate electrode 11 filling the trench 9 is formed of impurity-doped polycrystalline silicon as a conductor. The upper portion of the trench gate electrode 11 is covered with an insulating oxide film 12. Further, there is no gap in the surface region of the n-type well layer 8 defined by the trench gate electrode 11, and the p + -type source diffusion layer 13 which is the source diffusion layer is formed, and the n + -type body which is the body diffusion layer described above. The diffusion layer 14 is formed in a pattern shape orthogonal to the trench gate electrode 11 pattern. Here, the body diffusion layer is a lead portion of the reverse conductivity type semiconductor layer. Although not shown in FIG. 2, the source electrode 5 described in FIG. 1 is formed on the entire surface and is electrically connected to the p + type source diffusion layer 13 and the n + type body diffusion layer 14. The trench gate electrode 11 forms the trench gate line 2 described with reference to FIG.
次に、本発明の縦型電界効果トランジスタの平面構造について図３を参照して説明する。図３は、図１に記した領域Ａで形成されるトレンチゲートライン２の拡大平面図となっている。図３に示すように、ゲート周辺配線４が形成され、これを取り囲むようにしてパターン幅の広い周辺ｎ+ ボディ拡散層１５が形成してある。そして、０．２５μｍ程度幅の長細いトレンチゲート電極１１が例えば０．２５μｍ間隔で多数配列され、トレンチゲート電極１１は上記ゲート周辺配線４に接続される。しかし、トレンチゲート電極のうちトレンチゲート電極１１ｂ、１１ｃは、上記ゲート周辺配線４に直接に接続しないで、連結用トレンチゲート電極１６を介してそれぞれトレンチゲート電極１１ａおよびトレンチゲート電極１１ｂにＴ字状に接続する。ここで、トレンチゲート電極１１ａが上記ゲート周辺配線４に接続することで、この上記トレンチゲート電極１１ｂ、１１ｃがゲート周辺配線４に電気接続するようになる。そして、全てのトレンチゲート電極間は隙間なくｐ+ 型ソース拡散層１３、ｎ+ 型ボディ拡散層１４が形成される。 Next, the planar structure of the vertical field effect transistor of the present invention will be described with reference to FIG. FIG. 3 is an enlarged plan view of the trench gate line 2 formed in the region A shown in FIG. As shown in FIG. 3, a gate peripheral wiring 4 is formed, and a peripheral n + body diffusion layer 15 having a wide pattern width is formed so as to surround it. A large number of long and narrow trench gate electrodes 11 having a width of about 0.25 μm are arranged, for example, at intervals of 0.25 μm, and the trench gate electrodes 11 are connected to the gate peripheral wiring 4. However, of the trench gate electrodes, the trench gate electrodes 11b and 11c are not directly connected to the gate peripheral wiring 4 but are formed in a T-shape on the trench gate electrode 11a and the trench gate electrode 11b through the connecting trench gate electrode 16, respectively. Connect to. Here, when the trench gate electrode 11 a is connected to the gate peripheral wiring 4, the trench gate electrodes 11 b and 11 c are electrically connected to the gate peripheral wiring 4. Then, the p + -type source diffusion layer 13 and the n + -type body diffusion layer 14 are formed without any gap between all the trench gate electrodes.
図３に示したように、大電流化を容易にしている縦型電界効果トランジスタのトレンチゲートライン２においては、パターン配置上の制約から、直線状のトレンチゲート電極の一部でゲート周辺配線１１０に接続できない箇所が多々生じてくる。このような箇所においては、上述したような連結用トレンチゲート電極１６を用いて隣接するトレンチゲート電極に接続することで、従来の技術で説明したゲート電圧信号の伝達遅延に起因して生じてくる問題は解消される。 As shown in FIG. 3, in the trench gate line 2 of the vertical field effect transistor that facilitates a large current, a gate peripheral wiring 110 is formed in a part of the straight trench gate electrode due to restrictions on the pattern arrangement. There are many places that cannot be connected. In such a place, the connection trench gate electrode 16 as described above is used to connect to the adjacent trench gate electrode, which is caused by the gate voltage signal transmission delay described in the related art. The problem is solved.
上記連結用トレンチゲート電極１６による隣接のトレンチゲート電極間の接続は、トレンチゲートライン２の途中の箇所でも行うようにしてもよい。図４は、図１に記した領域Ｂの拡大平面図である。図４に示すように、図３で示したトレンチゲート電極１１は互いに並行して直線状に延在しており、幅０．２５μｍ程度の長細いトレンチゲート電極１１が０．２５μｍ間隔で多数配列されている。また、トレンチゲート電極１１間は隙間なくストライプ状のｐ+ 型ソース拡散層１３が形成され、上記トレンチゲート電極１１パターンに直交するパターン形状のｎ+ 型ボディ拡散層１４が、所定のピッチ配列で上記ストライプ状のｐ+ 型ソース拡散層１３を切断するように形成されている。そして、上記連結用トレンチゲート電極１６を介して隣接するトレンチゲート電極１１がところどころであみだ状になるように接続している。 The connection between the adjacent trench gate electrodes by the connecting trench gate electrode 16 may be performed at a location in the middle of the trench gate line 2. FIG. 4 is an enlarged plan view of region B shown in FIG. As shown in FIG. 4, the trench gate electrodes 11 shown in FIG. 3 extend linearly in parallel with each other, and a large number of long and narrow trench gate electrodes 11 having a width of about 0.25 μm are arranged at intervals of 0.25 μm. Has been. In addition, a striped p + type source diffusion layer 13 is formed between the trench gate electrodes 11 without any gap, and a pattern shaped n + type body diffusion layer 14 orthogonal to the pattern of the trench gate electrode 11 has a predetermined pitch arrangement. The striped p + -type source diffusion layer 13 is formed so as to be cut. Then, the adjacent trench gate electrodes 11 are connected to each other through the connecting trench gate electrode 16 so as to be protruded in some places.
ここで、連結用トレンチゲート電極１６は、上記ｎ+ 型ボディ拡散層１４パターンに重なるようにして形成するのが好ましい。このようにすることで、連結用トレンチゲート電極１６をｐ+ 型ソース拡散層１３となる領域に形成する場合に比べて、ｐ+ 型ソース拡散層１３の占有面積がその分だけ増大し、トレンチゲート電極の縁端の長さが増大して、縦型電界トランジスタのチャネル幅が実質的に増加しその駆動能力の向上およびオン抵抗の減少が達成される。また、全長が非常に長くしかも微細化と共にその幅が小さくなるトレンチゲート電極１１で形成されるトレンチゲートライン２の途中の箇所に上記連結用トレンチゲート電極１６を設けることで、半導体基板のドライエッチングにおいて一部でエッチング残りが生じ直線状のトレンチが形成されず、トレンチゲート電極の一部が切断することが生じても、この連結用トレンチゲート電極１６を経由してゲート電圧信号に応答できるようになり従来の技術で生じていた問題は解消される。 Here, the connecting trench gate electrode 16 is preferably formed so as to overlap the n + type body diffusion layer 14 pattern. In this way, the connection trench gate electrode 16 as compared with the case of forming in a region to be a p + -type source diffusion layer 13, the area occupied by the p + -type source diffusion layer 13 is increased by that amount, the trench The length of the edge of the gate electrode is increased, and the channel width of the vertical field transistor is substantially increased, thereby improving the driving capability and reducing the on-resistance. Further, by providing the connecting trench gate electrode 16 at a position in the middle of the trench gate line 2 formed by the trench gate electrode 11 having a very long overall length and a width that is reduced along with miniaturization, dry etching of the semiconductor substrate is performed. In this case, even if etching residue occurs in part and a linear trench is not formed and a part of the trench gate electrode is cut off, it is possible to respond to the gate voltage signal via the connecting trench gate electrode 16. Thus, the problems that have occurred in the conventional technology are solved.
更に、本発明の縦型電界効果トランジスタの平面構造について図５を参照して説明する。図５は、図１に記した領域Ｃで形成されるトレンチゲートライン２の拡大平面図となっている。図５に示すように、図４で示したトレンチゲート電極１１が延在し０．２５μｍ程度幅の長細いトレンチゲート電極１１が０．２５μｍ間隔で多数配列されている。ここでも、図４で説明したようになっており、トレンチゲート電極間は隙間なくｐ+ 型ソース拡散層１３が形成され、上記トレンチゲート電極１１パターンに直交するパターン形状のｎ+ 型ボディ拡散層１４が所定のピッチ配列で形成されている。そして、上記連結用トレンチゲート電極１６を介して隣接するトレンチゲート電極１１が接続している。ここで、ｎ+ 型ボディ拡散層１４の幅が連結用トレンチゲート電極１６の幅よりも小さくなるように形成する。このようにすることで、連結用トレンチゲート電極１６領域でも確実にトランジスタ動作し、連結用トレンチゲート電極１６が上記連結の機能と共にトレンチゲート電極としての機能を有するようになり、縦型電界効果トランジスタの動作能力を増大させるようになる。なお、トレンチゲート電極１１はここでゲート周辺配線４に接続している。 Further, a planar structure of the vertical field effect transistor of the present invention will be described with reference to FIG. FIG. 5 is an enlarged plan view of the trench gate line 2 formed in the region C shown in FIG. As shown in FIG. 5, the trench gate electrodes 11 shown in FIG. 4 extend, and a large number of long and narrow trench gate electrodes 11 having a width of about 0.25 μm are arranged at intervals of 0.25 μm. Also here, as described with reference to FIG. 4, a p + type source diffusion layer 13 is formed without a gap between the trench gate electrodes, and an n + type body diffusion layer having a pattern shape orthogonal to the pattern of the trench gate electrode 11 is formed. 14 are formed in a predetermined pitch arrangement. The adjacent trench gate electrodes 11 are connected through the connecting trench gate electrode 16. Here, the n + -type body diffusion layer 14 is formed to have a width smaller than that of the connecting trench gate electrode 16. In this way, the transistor operation is ensured even in the connecting trench gate electrode 16 region, and the connecting trench gate electrode 16 has a function as a trench gate electrode together with the connecting function. Increases the ability to operate. The trench gate electrode 11 is connected to the gate peripheral wiring 4 here.
本実施の形態では、隣接するトレンチゲート電極１１は連結用トレンチゲート電極１６で接続され、隣接するトレンチ連結部の平面パターンが従来の技術のように十字形状にはならずＴ字形状になる。このために、特許文献１で説明したような半導体基板のドライエッチング工程で生じたようなエッチング残りは大幅に低減し、所望のトレンチが形成できる。また、トレンチ開口の微細化が容易になりトレンチゲート電極の配列密度を高くしていくことが可能であり、縦型電界効果トランジスタの駆動能力を上げそのオン抵抗を下げることができる。 In the present embodiment, adjacent trench gate electrodes 11 are connected by a connecting trench gate electrode 16, and the planar pattern of adjacent trench connecting portions is not a cross shape as in the prior art, but is a T-shape. For this reason, the etching residue generated in the dry etching process of the semiconductor substrate as described in Patent Document 1 is greatly reduced, and a desired trench can be formed. In addition, the opening of the trench can be easily miniaturized, and the arrangement density of the trench gate electrodes can be increased, and the driving capability of the vertical field effect transistor can be increased and the on-resistance can be decreased.
また、この実施の形態では、トレンチ開口の微細化が進み半導体基板のドライエッチングにおいて一部でエッチング残りが生じても、上述したように、上記連結用トレンチゲート電極１６を通して隣接するエッチング残りのないトレンチゲート電極に接続するために、特許文献２で説明したような問題も解決される。 Further, in this embodiment, even if the trench opening is miniaturized and an etching residue is partially generated in the dry etching of the semiconductor substrate, there is no etching residue adjacent through the connecting trench gate electrode 16 as described above. In order to connect to the trench gate electrode, the problem described in Patent Document 2 is also solved.
次に、この発明の半導体装置の製造方法について、図６，７を参照して簡単に説明する。図６，７は、連結用トレンチゲート電極１６周りの製造工程順の断面図である。ここで、これらの図は、図３のＸ−Ｙで矢視した箇所の断面図である。ここで、図１乃至５と同様なものは同一符号で記す。 Next, a method for manufacturing a semiconductor device according to the present invention will be briefly described with reference to FIGS. 6 and 7 are cross-sectional views in order of the manufacturing process around the connecting trench gate electrode 16. Here, these drawings are cross-sectional views taken along the line XY in FIG. Here, components similar to those in FIGS. 1 to 5 are denoted by the same reference numerals.
図６（ａ）に示すように、ｐ+ 型基板６上に５μｍ程度のｐ- 型エピタキシャル層７を形成する。そして、そのｐ- 型エピタキシャル層７上部にイオン注入法あるいは熱拡散法で深さが１μｍ程度のｎ型ウェル層８を形成し、その表面にシリコン酸化膜でマスク絶縁膜１７を形成する。 As shown in FIG. 6A, a p − type epitaxial layer 7 of about 5 μm is formed on a p + type substrate 6. Then, an n-type well layer 8 having a depth of about 1 μm is formed on the p − -type epitaxial layer 7 by ion implantation or thermal diffusion, and a mask insulating film 17 is formed of a silicon oxide film on the surface.
そして、公知のフォトリソグラフィ技術とドライエッチング技術とでマスク絶縁膜１７の所定の領域をエッチングし所望の開口を形成し、これをエッチングマスクにしてｎ型ウェル層８を貫通しｐ- 型エピタキシャル層７に延在するように、深さが１．５μｍ程度のトレンチ９およびトレンチ１８を形成する。ここで、トレンチ９，１８の幅は共に同じで０．２５μｍ程度であり、その深さも同じに形成する。 Then, a predetermined region of the mask insulating film 17 is etched by a known photolithography technique and dry etching technique to form a desired opening, and this is used as an etching mask to penetrate the n-type well layer 8 to form a p − type epitaxial layer. A trench 9 and a trench 18 having a depth of about 1.5 μm are formed so as to extend to 7. Here, the widths of the trenches 9 and 18 are the same and are about 0.25 μm, and the depths thereof are also formed to be the same.
次に、図６（ｂ）に示すようにトレンチ９，１８の側壁の熱酸化により膜厚１５ｎｍ程度のシリコン酸化膜でゲート絶縁膜１０を形成し、引続いて、公知の化学気相成長（ＣＶＤ）法で多結晶シリコン膜１９を全面に堆積しボロン不純物あるいはリン不純物をドーピングする。 Next, as shown in FIG. 6B, the gate insulating film 10 is formed of a silicon oxide film having a thickness of about 15 nm by thermal oxidation of the sidewalls of the trenches 9 and 18, and subsequently, a known chemical vapor deposition ( A polycrystalline silicon film 19 is deposited on the entire surface by the CVD method and doped with boron impurities or phosphorus impurities.
続いて、フォトリソグラフィ技術で形成したレジストマスク２０をエッチングマスクにして多結晶シリコン膜１９をエッチングし、図６（ｃ）に示すように、ゲート周辺配線４を形成すると共に、トレンチ９内にトレンチゲート電極１１そしてトレンチ１８内に連結用トレンチゲート電極１６を埋設させる。 Subsequently, the polycrystalline silicon film 19 is etched using the resist mask 20 formed by the photolithography technique as an etching mask, thereby forming the gate peripheral wiring 4 as shown in FIG. A connecting trench gate electrode 16 is buried in the gate electrode 11 and the trench 18.
次に、上記レジストマスク２０を除去し全面に高密度プラズマ（ＨＤＰ）によるＣＶＤ法でシリコン酸化膜を堆積し、引続いて、化学機械研磨（ＣＭＰ）あるいはエッチバックで不要の部分を削り取り、図７（ａ）に示すようにトレンチゲート電極１１および連結用トレンチゲート電極１６上部に絶縁酸化膜１２を形成しトレンチゲート電極１１および連結用トレンチゲート電極１６を保護する。 Next, the resist mask 20 is removed, and a silicon oxide film is deposited on the entire surface by CVD using high-density plasma (HDP). Subsequently, unnecessary portions are removed by chemical mechanical polishing (CMP) or etch back. As shown in FIG. 7A, an insulating oxide film 12 is formed on the trench gate electrode 11 and the connecting trench gate electrode 16 to protect the trench gate electrode 11 and the connecting trench gate electrode 16.
そして、フォトリソグラフィ技術により形成したレジストマスクを注入マスクにしてリンのイオン注入とその後の熱処理とを経て、図７（ｂ）に示すように、所定の領域のｎ型ウェル層８表面部にｎ+ ボディ拡散層１４を、そして、ゲート周辺配線１４に隣接する領域に幅広の周辺ｎ+ ボディ拡散層１５を形成する。 Then, phosphorous ion implantation and subsequent heat treatment are performed using a resist mask formed by photolithography as an implantation mask, and as shown in FIG. 7B, n is formed on the surface of the n-type well layer 8 in a predetermined region. The + body diffusion layer 14 and a wide peripheral n + body diffusion layer 15 are formed in a region adjacent to the gate peripheral wiring 14.
そして、図７（ｃ）に示すように、上記リンのイオン注入の場合より低ドーズのボロンのイオン注入とその後の熱処理とで、ｐ+ 型ソース拡散層１３を形成する。このようにして、図３で説明したトレンチゲート構造の縦型電界効果トランジスタが出来上がる。ここで、トレンチゲート電極１１ａ、連結用トレンチゲート電極１６、そしてｐ+ 型ソース拡散層１３、ｎ+ 型ボディ拡散層１４および周辺ｎ+ ボディ拡散層１５は、ｎ型ウェル層８表面において全く隙間なく形成されるようになる。 Then, as shown in FIG. 7C, the p + -type source diffusion layer 13 is formed by ion implantation of boron at a lower dose than in the case of phosphorus ion implantation and subsequent heat treatment. In this manner, the vertical field effect transistor having the trench gate structure described in FIG. 3 is completed. Here, the trench gate electrode 11 a, the connecting trench gate electrode 16, the p + type source diffusion layer 13, the n + type body diffusion layer 14 and the peripheral n + body diffusion layer 15 are completely spaced on the surface of the n type well layer 8. It will be formed without.
本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態は適宜に変更されうる。上述した実施の形態では、ｐチャネル型のＭＯＳトランジスタの場合について説明しているが、ｎチャネル型のＭＯＳトランジスタの場合にも同様に適用できる。この場合には、半導体基板等に含まれる不純物の導電型を全て逆にして形成する。また、連結用トレンチゲート電極１６とトレンチゲート電極１１の連結部は必ずしもＴ字状でなくてもよく、斜めに交差していても良い。また、本発明では、ｎ型ウェル層８（逆導電型半導体層）の引き出し部となるｎ+ 型ボディ拡散層１４は、半導体チップ１の周辺部あるいは内部の一部に形成するようにしても良い。これは、逆導電型半導体層はＤＭＯＳでのいわゆるベース拡散領域に相当し、基本的には定電圧（ソース電位と同じ）が印加できれば良いためである。また、本発明は、同一の半導体チップ上に、電力用のパワートランジスタを構成するトレンチゲート構造の縦型電界効果トランジスタと制御回路部を構成する通常のＭＯＳトランジスタが混載された、半導体装置に対しても全く同様に適用可能である。
なお前記実施の形態において、ゲート材料としてポリシリコンを用いたが、メタル、メタルシリサイドなど適宜変更可能である。
The present invention is not limited to the above-described embodiments, and the embodiments can be appropriately changed within the scope of the technical idea of the present invention. In the above-described embodiment, the case of a p-channel MOS transistor has been described. However, the present invention can be similarly applied to an n-channel MOS transistor. In this case, all the conductivity types of impurities contained in the semiconductor substrate or the like are reversed. Further, the connecting portion between the connecting trench gate electrode 16 and the trench gate electrode 11 is not necessarily T-shaped, and may be crossed obliquely. In the present invention, the n + -type body diffusion layer 14 serving as a lead-out portion of the n-type well layer 8 (reverse conductivity type semiconductor layer) may be formed in the peripheral portion of the semiconductor chip 1 or a part of the inside thereof. good. This is because the reverse conductivity type semiconductor layer corresponds to a so-called base diffusion region in DMOS, and basically a constant voltage (same as the source potential) can be applied. The present invention also relates to a semiconductor device in which a vertical field effect transistor having a trench gate structure that constitutes a power transistor for power and a normal MOS transistor that constitutes a control circuit section are mounted on the same semiconductor chip. However, the same applies.
In the above-described embodiment, polysilicon is used as the gate material, but metal, metal silicide, and the like can be appropriately changed.
１ 半導体チップ
２ トレンチゲートライン
３ ゲート電極パッド
４ ゲート周辺配線
５ ソース電極
６ ｐ+ 型基板
７ ｐ- 型エピタキシャル層
８ ｎ型ウェル層
９，１８ トレンチ
１０ ゲート絶縁膜
１１ トレンチゲート電極
１２ 絶縁酸化膜
１３ ｐ+ 型ソース拡散層１３
１４ ｎ+ 型ボディ拡散層
１５ 周辺ｎ+ 型ボディ拡散層
１６ 連結用トレンチゲート電極
１７ マスク絶縁膜
１９ 多結晶シリコン膜
２０ レジストマスク
1 semiconductor chip 2 trench gate line 3 gate electrode pad 4 gate peripheral wiring 5 source electrode 6 p + type substrate 7 p − type epitaxial layer 8 n type well layers 9 and 18 trench 10 gate insulating film 11 trench gate electrode 12 insulating oxide film 13 p + type source diffusion layer 13
14 n + type body diffusion layer 15 peripheral n + type body diffusion layer 16 connecting trench gate electrode 17 mask insulating film 19 polycrystalline silicon film 20 resist mask
Claims (7)
前記ゲート周辺配線近傍において、隣接する前記トレンチラインの１対がその並行途中の箇所において前記１対の間に設けられた1つの連結用トレンチを通して接続された半導体装置。 One conductivity type diffusion layer formed on a surface portion of the reverse conductivity type semiconductor layer of a semiconductor substrate having one conductivity type semiconductor layer and a reverse conductivity type semiconductor layer formed in the one conductivity type semiconductor layer as a source region, A plurality of trench lines formed by embedding a conductor through a gate insulating film in a plurality of linear pattern trenches parallel on the opposite conductivity type semiconductor layer as a drain region with one conductivity type semiconductor layer as a gate electrode In addition, in the vertical field effect transistor, the plurality of trench lines form a linear pattern and are connected on a gate peripheral wiring formed in a peripheral portion, and the gate peripheral wiring is connected to a gate electrode pad . ,
A semiconductor device in which, in the vicinity of the gate peripheral wiring, a pair of adjacent trench lines are connected through one connecting trench provided between the pair at a position in the middle of the parallel lines.
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