JP3866545B2 - タイマー回路および該タイマー回路を内蔵した半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、タイマー回路および該タイマー回路を有するリフレッシュ制御回路、並びに該タイマー回路を内蔵した半導体記憶装置、更には、ワードパルス発生回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、データ記憶用のキャパシタとデータ転送用のトランジスタとからなるメモリセルを備えている。このメモリセルにデータを記憶する場合、データ記憶用のキャパシタに記憶データの論理値（「１」または「０」）に応じた電圧を印加し、この電圧に応じた電荷量を蓄える。このデータ記憶用のキャパシタには、さまざまな電流リーク経路が存在するため、時間の経過に伴ってデータ記憶用のキャパシタに蓄積された電荷量が徐々に減少し、メモリセルに記憶されたデータが劣化する。このため、ＤＲＡＭでは、メモリセルのデータをリフレッシュするための動作が定期的に行われている。
【０００３】
このリフレッシュの方式として、外部からリフレッシュに必要な信号を供給するキャス・ビフォー・ラス（CAS before RAS）や、外部からトリガーを与えるだけで内部でアドレスを発生してリフレッシュするオート・リフレッシュ、内部で自動的にリフレッシュするセルフ・リフレッシュなど、各種の方式がある。上述のセルフ・リフレッシュによる方法を採る半導体記憶装置は、一定周期のクロック信号を発生するタイマー回路を内蔵しており、このタイマー回路で発生されたクロック信号をカウントすることにより、外部からの制御なしにリフレッシュのタイミングを得ている。
【０００４】
以下、従来技術にかかるタイマー回路の構成と、このタイマー回路が発生するクロック信号の周期の設定方法を説明する。
図１８に、従来のタイマー回路の回路構成を示す。従来のタイマー回路は、カレントミラー回路、このカレントミラー回路の一次側の負荷として作用する抵抗ＲＲ、カレントミラー回路の二次側の負荷として作用するリングオシレータ、およびバッファ回路Ｂとからなる。
カレントミラー回路の一次側の負荷として作用する一次側負荷抵抗ＲＲは、その一端が外部から供給される電源に接続される。この一次側負荷抵抗ＲＲとしては、例えばポリシリコンなどの配線材料を用いることができる。
カレントミラー回路は、３つのｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３および２つのｐチャンネルＭＯＳトランジスタＰ１，Ｐ２から構成される。カレントミラー回路は、上述の一次側負荷抵抗ＲＲに流れる一次側電流に応じて二次側電流を制御する。
リングオシレータの入力側は、カレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用する。リングオシレータは、リング状に接続された３つのインバータＩ１〜Ｉ３からなる。インバータＩ１〜Ｉ３の出力部には遅延用の容量Ｃ１〜Ｃ３がそれぞれ接続されている。バッファ回路Ｂの入力部は、インバータＩ３の出力部と接続され、インバータＩ３から出力された発振信号の入力を受け、クロック信号ＣＬＫを出力する。以下の説明では、このクロック信号ＣＬＫの周期を「タイマー周期」と称す。
【０００５】
次に、上述のカレントミラー回路の構成を具体的に説明する。
上述のカレントミラー回路を構成するｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３のソースは共に接地される。これらｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３のゲートは、ｎチャンネルＭＯＳトランジスタＮ１のドレインと接続される。ｎチャンネルＭＯＳトランジスタＮ１のドレインは、前記一次側負荷抵抗ＲＲの他端に接続される。ｎチャンネルＭＯＳトランジスタＮ３のドレインは、インバータＩ１〜Ｉ３の各々のグランドノードに接続されている。ここで、ｎチャンネルＭＯＳトランジスタＮ１とｎチャンネルＭＯＳトランジスタＮ２の相互コンダクタンスｇｍ１、ｇｍ２は共に等しい。ｎチャンネルＭＯＳトランジスタＮ３の相互コンダクタンスｇｍ３は、インバータＩ１〜Ｉ３にグランド電位を与えるよう適切な値に設定される。この従来の回路構成では、ｎチャンネルＭＯＳトランジスタＮ３の相互コンダクタンスｇｍ３は、ｎチャンネルＭＯＳトランジスタＮ１の整数倍とする。ｎチャンネルＭＯＳトランジスタＮ１，Ｎ３は、一次側負荷抵抗ＲＲを一次側の負荷として、インバータＩ１〜Ｉ３にグランド電位を供給するカレントミラー回路を形成している。
【０００６】
一方、ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２のソースは共に電源に接続される。ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２のゲートは、ｐチャンネルＭＯＳトランジスタＰ１のドレインに接続される。ｐチャンネルＭＯＳトランジスタＰ２のドレインは、インバータＩ１〜Ｉ３の各々の電源ノードに接続される。ｐチャンネルＭＯＳトランジスタＰ１のドレインは、上述のｎチャンネルＭＯＳトランジスタＮ２のドレインに接続されている。ここで、ｐチャンネルＭＯＳトランジスタＰ２の相互コンダクタンスｇｍ５は、インバータＩ１〜Ｉ３に電源電位を与えるよう適切な値に設定され、ｐチャンネルＭＯＳトランジスタＰ１の相互コンダクタンスｇｍ４は、ｐチャンネルＭＯＳトランジスタＰ２の整数倍とする。ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２は、上述のｎチャンネルＭＯＳトランジスタＮ２を一次側の負荷として、インバータＩ１〜Ｉ３に電源電位を供給するカレントミラー回路を形成する。
【０００７】
次に、この従来技術にかかるタイマー回路の動作を説明する。
抵抗ＲＲを流れる電流は、外部から供給される電源電圧が一定であれば、この抵抗ＲＲの抵抗値とｎチャンネルＭＯＳトランジスタＮ１の相互コンダクタンスｇｍ１とにより一義的に決定される。この抵抗ＲＲを流れる電流は、ｎチャンネルＭＯＳトランジスタＮ１を流れる。このとき、ｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３のゲートには、抵抗ＲＲとｎチャンネルＭＯＳトランジスタＮ１のドレインとの接続点に現れる電圧が共通に印加される。したがって、これらｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３にそれぞれ流れる電流値の比は、これらの相互コンダクタンスｇｍに依存して決まる。この例では、ｎチャンネルＭＯＳトランジスタＮ２には、ｎチャンネルＭＯＳトランジスタＮ１とほぼ等しい電流が流れ、ｎチャンネルＭＯＳトランジスタＮ３には、ｎチャンネルＭＯＳトランジスタＮ１に流れる電流の整数倍の電流が流れる。
【０００８】
一方、ｐチャンネルＭＯＳトランジスタＰ１に流れる電流は、ｎチャンネルＭＯＳトランジスタＮ２に流れる電流に等しく、従って抵抗ＲＲに流れる電流に等しい。また、ｐチャンネルＭＯＳトランジスタＰ２の相互コンダクタンスｇｍ５は、ｐチャンネルＭＯＳトランジスタＰ１の整数倍であるから、ｐチャンネルＭＯＳトランジスタＰ２に流れる電流は、ｐチャンネルＭＯＳトランジスタＰ１に流れる電流の整数倍、すなわち抵抗ＲＲに流れる電流の整数倍となる。
以上説明したように、このタイマー回路では、抵抗ＲＲの抵抗値により、インバータＩ１〜Ｉ３に供給される電源電流が制御される。
【０００９】
次に、このタイマー回路をＤＲＡＭのリフレッシュ用のタイマーとして使用する場合を例にとり、回路設計段階におけるタイマー周期（クロック信号ＣＬＫの周期）の設定方法を説明する。
図１９に、従来のタイマー回路のタイマー周期の温度依存特性を示す。横軸は温度Ｔ（℃）を表し、縦軸はタイマー周期の変化分ΔＦ（％）を表す。タイマー周期の変化分ΔＦは、温度の上昇に伴って緩やかにかつ直線的に増加する傾向を示す。−３０℃乃至９０℃の温度範囲において、タイマー周期の変化分ΔＦの増加は、概ね緩やかな特性を示す。このような特性は、抵抗ＲＲの温度特性に起因している。一般に、外部からリフレッシュのサイクルを与える仕様を採用するＤＲＡＭの場合、リフレッシュのタイミングを与えるタイマー回路の特性として図１９に示すようなフラットな特性が好ましい。これは、一般には、リフレッシュ動作のために外部から与えられる信号の周期が半導体記憶装置の温度特性に従わないからである。
【００１０】
なお、電源電圧（ＶＤＤ）が高い場合、メモリセルの記憶ノードの電圧自体が高くなるが、その分、リーク電流も増えるため、メモリセルのデータホールド特性はフラットな特性を示す傾向がある。このように、メモリセルのデータ保持特性が電源電圧に対してフラットな特性を有する場合には、タイマー回路の特性も図１９に示すようにフラットな特性が望ましい。
【００１１】
ここで、リフレッシュ用のタイマー回路を内蔵する半導体記憶装置を設計する場合、タイマー周期は、電源電圧の変動および温度の変動を考慮しながら、電圧および温度に関し最も厳しい条件下でリフレッシュ動作が保障されるように設定される。すなわち、図１９に示す例では、温度が高く電圧が高いほどタイマー周期が長くなり、リフレッシュの動作条件が厳しくなる。従って、このような厳しい動作条件下でリフレッシュ動作を保障する必要がある。このため、温度が最も高く電源電圧が最も高い動作条件（ワースト条件）で、必要なリフレッシュの時間間隔が得られるように、タイマー周期を設定する。
【００１２】
【発明が解決しようとする課題】
ところで、上述の従来技術に係るタイマー回路を内蔵する半導体記憶装置では、温度の上昇に伴ってタイマー周期が長くなる傾向を示す。よって、ワースト条件（高温）でのリフレッシュ動作を保障するようにタイマー周期を設定すると、ワースト条件以外の条件、例えばティピカル条件（常温）では、タイマー周期は、ワースト条件下と比較して短くなる。
また、一般にはメモリセルのデータ保持特性は温度が高いほど悪化する傾向を示するため、温度が高いほどリフレッシュ動作を行う時間間隔を短くする必要がある。逆に温度が低いほど、リフレッシュ動作を行う時間間隔が長くてもよい。このため、ワースト条件に合わせタイマー周期を設定すると、ワースト条件での高い温度より低い温度、例えば常温や低温では、タイマー周期がワースト条件下と比較して短くなるため、相対的にリフレッシュ動作が過剰な頻度で行われるようになり、過剰なリフレッシュ動作による無駄な消費電流が発生するという問題がある。
【００１３】
この発明は、上記事情に鑑みてなされたもので、第１の目的は、前述した問題の無い新規なタイマー回路を提供することにある。
この発明の第２の目的は、温度の上昇に伴ってタイマー周期が減少する傾向を示し、温度の低下に伴ってタイマー周期が増加する傾向を示すタイマー回路を提供することにある。
また、この発明の第３の目的は、ワースト条件下でリフレッシュ動作を保障しながら、ワースト条件以外での過剰なリフレッシュ動作を抑制することが可能な半導体記憶装置を提供することにある。
また、この発明の第４の目的は、ワースト条件下でリフレッシュ動作を保障しながら、ワースト条件以外での過剰なリフレッシュ動作を抑制することが可能なリフレッシュ動作制御回路を提供することにある。
また、この発明の第５の目的は、ワースト条件下でリフレッシュ動作を保障しながら、ワースト条件以外での過剰なリフレッシュ動作を抑制することが可能なワードパルス発生回路を提供することにある。
また、この発明の第６の目的は、ワースト条件下でリフレッシュ動作を保障しながら、ワースト条件以外での過剰なリフレッシュ動作を抑制することが可能な半導体集積回路を提供することにある。
また、この発明の第７の目的は、温度の上昇に伴ってクロック信号周期が減少する傾向を示し、温度の低下に伴ってクロック信号周期が増加する傾向を示すよう、クロック信号発生回路を制御するクロック信号周期制御回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、この発明にかかるタイマー回路は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、前記電源電流に基づき、温度に依存した周期を有するクロック信号を発生するクロック発生回路とからなるタイマー回路である。
前記電源回路は、温度上昇に伴いその電源電流を増加させて、クロック周期を減少させ、温度下降に伴い電源電流を減少させて、クロック周期を増加させる。前記電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、カレントミラー回路は温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生してもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子を含んでもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を示す少なくとも１つのダイオードと、少なくとも１つの抵抗の直列接続から構成してもよい。
【００１５】
前記温度依存性を付与する回路は、一定の温度依存性を有する回路から構成してもよい。
前記温度依存性を付与する回路は、可変の温度依存性を有する回路から構成してもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を示す複数のダイオードと、少なくとも１つの抵抗との直列接続からなり、直列接続されて整流素子として働くダイオードの数を可変とするよう構成してもよい。
前記複数のダイオードのうち少なくとも一つは、スイッチング素子を含むバイパスが並列に接続されることで、電流経路上にあるダイオードの数を変更するよう構成してもよい。
前記温度依存性を付与する回路は、電流値が温度に依存して変化する機能に加え、制御信号に基づき電流値を制御可能に構成することで温度に依存せず電流を可変する機能を有するよう構成してもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子と制御信号に基づきその抵抗値が変化する可変抵抗回路との直列接続を含むよう構成してもよい。
【００１６】
前記可変抵抗回路は、前記温度依存性を付与する回路は、温度に依存した電流特性を示す複数のダイオードと、少なくとも１つの抵抗との直列接続からなり、直列接続されて整流素子として働くダイオードの数を可変とするよう構成してもよい。
前記複数のダイオードのうち少なくとも一つは、スイッチング素子を含むバイパスが並列に接続されることで、電流経路上にあるダイオードの数を変更するよう構成してもよい。
前記タイマー回路は、前記クロック発生回路の出力側に接続され、クロック発生回路から出力された第一のクロック信号の周期を変更し、第一のクロック信号とは周期が異なる第二のクロック信号を出力するクロック信号周期変更回路と、前記クロック発生回路の出力側とクロック信号周期変更回路の出力側とに接続され、第一のクロック信号及び第二のクロック信号のいずれか1方を選択し、出力する選択回路とをさらに含むよう構成してもよい。
前記クロック信号周期変更回路は、第一のクロック信号の周期を分周して、第一のクロック信号とは周期が異なる第二のクロック信号を出力するバイナリカウンタからなるよう構成してもよい。
前記選択回路は、制御信号に基づき、第一のクロック信号及び第二のクロック信号のいずれか1方を選択し出力するマルチプレクサからなるよう構成してもよい。
【００１７】
前記タイマー回路は、さらに電源電圧に基づき定電圧を発生する定電圧発生回路を含み、前記電源回路が、定電圧発生回路の出力側に接続されることで、定電圧発生回路から出力された定電圧に基づき、電源電圧の変化に依存せずかつ温度依存性が付与された電源電流を発生するよう構成してもよい。
前記電源回路が、定電圧発生回路の出力側に直接接続されるよう構成してもよい。
定電圧発生回路に接続され、この定電圧発生回路から出力された定電圧のレベルを降下する回路素子を介して、前記電源回路が定電圧発生回路の出力側に接続されるよう構成してもよい。
前記定電圧のレベルを降下する回路素子は、電源電圧ＶＤＤと温度依存性を付与する回路との間に直列に接続され、かつそのゲートが、定電圧発生回路の出力に接続された電界効果型トランジスタからなるよう構成してもよい。
前記定電圧のレベルを降下する回路素子は、コレクタが電源電圧ＶＤＤに接続され、エミッタが温度依存性を付与する回路に接続され、ベースが定電圧発生回路の出力に接続されたバイポーラトランジスタからなるよう構成してもよい。
【００１８】
前記タイマー回路は、さらにクロック発生回路の出力側に接続され、クロック信号の電圧レベルを調整するレベルシフタを含むよう構成してもよい。
前記電源回路は、電源電圧に基づき、温度依存性が付与された電源電流を発生する第一の電源回路と、定電圧発生回路の出力に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性が付与された電源電流を発生する第二の電源回路とからなるよう構成してもよい。
前記第一の電源回路は、第一のカレントミラー回路と、この第一のカレントミラー回路の一次側に接続され、温度依存性を有する一次側電流を第一のカレントミラー回路に供給する第一の温度依存性を付与する回路とからなり、この第一の温度依存性を付与する回路は、電源電圧に基づき、温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生し、前記第二の電源回路は、第二のカレントミラー回路と、この第二のカレントミラー回路の一次側に接続され、温度依存性を有する一次側電流を第二のカレントミラー回路に供給する第二の温度依存性を付与する回路とからなり、この第二の温度依存性を付与する回路は、定電圧発生回路に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生するよう構成してもよい。
【００１９】
前記温度依存性を付与する回路は、温度に依存した電流特性を有する複数の整流素子と抵抗との直列接続からなるよう構成してもよい。
前記温度依存性を付与する回路は、温度依存性を有する少なくとも一つの整流素子を含む第二のカレントミラー回路からなるよう構成してもよい。
前記第二のカレントミラー回路の一次側は、少なくとも一つの抵抗を有し、その二次側は、少なくとも一つのダイオードを有するよう構成してもよい。
前記第二のカレントミラー回路の一次側は、スイッチングトランジスタを介し電源電圧に接続され、スイッチングトランジスタの制御電極は、定電圧発生回路の出力側に接続されるよう構成してもよい。
前記定電圧発生回路は、バンドギャップ回路からなるよう構成してもよい。
前記電源回路は、前記カレントミラー回路の一次側に接続され、温度に依存しない補償電流をカレントミラー回路の一次側に供給する補償電流供給回路を更に含むよう構成してもよい。
【００２０】
更に、本発明は、リフレッシュ用のアドレスを生成するアドレスカウンタと、リフレッシュの時間間隔を計時するためのタイマー回路とを含むリフレッシュ制御回路において、
前記タイマー回路は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、前記電源電流に基づき、温度に依存した周期を有するクロック信号を発生するクロック発生回路とからなることを特徴とするリフレッシュ制御回路を提供する。
前記タイマー回路は、アドレスの変化を検出する信号の入力によりリセットされ、計時動作を再開するよう構成してもよい。
前記電源回路は、温度上昇に伴いその電源電流を増加させて、クロック周期を減少させ、温度下降に伴い電源電流を減少させて、クロック周期を増加させるよう構成してもよい。
【００２１】
前記電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、カレントミラー回路は温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生するよう構成してもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子を少なくとも一つ含むよう構成してもよい。
【００２２】
更に、本発明は、メモリセルアレイと、メモリセルアレイのメモリセルに記憶されたデータを定期的にリフレッシュするためリフレッシュ動作タイミングを与えるクロック信号を発生するタイマー回路とを少なくとも１つ含む半導体記憶装置において、
前記タイマー回路は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、前記電源電流に基づき、温度に依存した周期を有するクロック信号を発生するクロック発生回路とからなることを特徴とする半導体記憶装置を提供する。
前記タイマー回路は、アドレスの変化を検出する信号の入力によりリセットされ、計時動作を再開するよう構成してもよい。
前記電源回路は、温度上昇に伴いその電源電流を増加させて、クロック周期を減少させ、温度下降に伴い電源電流を減少させて、クロック周期を増加させるよう構成してもよい。
前記電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、カレントミラー回路は温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生するよう構成してもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子を少なくとも一つ含むよう構成してもよい。
【００２３】
更に、本発明は、動作タイミングを与えるためのクロック信号を発生するタイマー回路を少なくとも１つ含む半導体装置において、
前記タイマー回路は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、前記電源電流に基づき、温度に依存した周期を有するクロック信号を発生するクロック発生回路とからなることを特徴とする半導体装置を提供する。
前記タイマー回路は、アドレスの変化を検出する信号の入力によりリセットされ、計時動作を再開するよう構成してもよい。
前記電源回路は、温度上昇に伴いその電源電流を増加させて、クロック周期を減少させ、温度下降に伴い電源電流を減少させて、クロック周期を増加させるよう構成してもよい。
【００２４】
前記電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、カレントミラー回路は温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生するよう構成してもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子を少なくとも一つ含むよう構成してもよい。
【００２５】
更に、本発明は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、前記電源電流に基づき、温度に依存した周期を有するパルス信号を発生するパルス発生回路とからなるパルス発生回路を提供する。
前記電源回路は、温度上昇に伴いその電源電流を増加させて、パルス周期を減少させ、温度下降に伴い電源電流を減少させて、パルス周期を増加させるよう構成してもよい。
前記電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、カレントミラー回路は温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生するよう構成してもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子を少なくとも一つ含むよう構成してもよい。
【００２６】
前記温度依存性を付与する回路は、温度に依存した電流特性を示す少なくとも１つのダイオードと、少なくとも１つの抵抗の直列接続からなるよう構成してもよい。
前記温度依存性を付与する回路は、一定の温度依存性を有する回路からなるよう構成してもよい。
前記温度依存性を付与する回路は、可変の温度依存性を有する回路からなるよう構成してもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を示す複数のダイオードと、少なくとも１つの抵抗との直列接続からなり、直列接続されて整流素子として働くダイオードの数を可変とするよう構成してもよい。
前記複数のダイオードのうち少なくとも一つは、スイッチング素子を含むバイパスが並列に接続されることで、電流経路上にあるダイオードの数を変更するよう構成してもよい。
前記温度依存性を付与する回路は、電流値が温度に依存して変化する機能に加え、制御信号に基づき電流値を制御可能に構成することで温度に依存せず電流を可変する機能を有するよう構成してもよい。
【００２７】
前記温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子と制御信号に基づきその抵抗値が変化する可変抵抗回路との直列接続を含むよう構成してもよい。
前記可変抵抗回路は、前記温度依存性を付与する回路は、温度に依存した電流特性を示す複数のダイオードと、少なくとも１つの抵抗との直列接続からなり、直列接続されて整流素子として働くダイオードの数を可変とするよう構成してもよい。
前記複数のダイオードのうち少なくとも一つは、スイッチング素子を含むバイパスが並列に接続されることで、電流経路上にあるダイオードの数を変更するよう構成してもよい。
【００２８】
前記パルス発生回路は、前記パルス発生回路の出力側に接続され、パルス発生回路から出力された第一のパルス信号の周期を変更し、第一のパルス信号とは周期が異なる第二のパルス信号を出力するパルス信号周期変更回路と、前記パルス発生回路の出力側とパルス信号周期変更回路の出力側とに接続され、第一のパルス信号及び第二のパルス信号のいずれか1方を選択し、出力する選択回路とをさらに含むよう構成してもよい。
前記パルス信号周期変更回路は、第一のパルス信号の周期を分周して、第一のパルス信号とは周期が異なる第二のパルス信号を出力するバイナリカウンタからなるよう構成してもよい。
前記選択回路は、制御信号に基づき、第一のパルス信号及び第二のパルス信号のいずれか1方を選択し出力するマルチプレクサからなるよう構成してもよい。
【００２９】
前記パルス発生回路は、さらに電源電圧に基づき定電圧を発生する定電圧発生回路を含み、前記電源回路が、定電圧発生回路の出力側に接続されることで、定電圧発生回路から出力された定電圧に基づき、電源電圧の変化に依存せずかつ温度依存性が付与された電源電流を発生するよう構成してもよい。
前記電源回路が、定電圧発生回路の出力側に直接接続されるよう構成してもよい。
定電圧発生回路に接続され、この定電圧発生回路から出力された定電圧のレベルを降下する回路素子を介して、前記電源回路が定電圧発生回路の出力側に接続されるよう構成してもよい。
前記定電圧のレベルを降下する回路素子は、電源電圧ＶＤＤと温度依存性を付与する回路との間に直列に接続され、かつそのゲートが、定電圧発生回路の出力に接続された電界効果型トランジスタからなるよう構成してもよい。
【００３０】
前記定電圧のレベルを降下する回路素子は、コレクタが電源電圧ＶＤＤに接続され、エミッタが温度依存性を付与する回路に接続され、ベースが定電圧発生回路の出力に接続されたバイポーラトランジスタからなるよう構成してもよい。
前記パルス発生回路は、さらにパルス発生回路の出力側に接続され、パルス信号の電圧レベルを調整するレベルシフタを含むよう構成してもよい。
前記電源回路は、電源電圧に基づき、温度依存性が付与された電源電流を発生する第一の電源回路と、定電圧発生回路の出力に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性が付与された電源電流を発生する第二の電源回路とからなるよう構成してもよい。
【００３１】
前記第一の電源回路は、第一のカレントミラー回路と、この第一のカレントミラー回路の一次側に接続され、温度依存性を有する一次側電流を第一のカレントミラー回路に供給する第一の温度依存性を付与する回路とからなり、この第一の温度依存性を付与する回路は、電源電圧に基づき、温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生し、前記第二の電源回路は、第二のカレントミラー回路と、この第二のカレントミラー回路の一次側に接続され、温度依存性を有する一次側電流を第二のカレントミラー回路に供給する第二の温度依存性を付与する回路とからなり、この第二の温度依存性を付与する回路は、定電圧発生回路に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生するよう構成してもよい。
【００３２】
前記温度依存性を付与する回路は、温度に依存した電流特性を有する複数の整流素子と抵抗との直列接続からなるよう構成してもよい。
前記温度依存性を付与する回路は、温度依存性を有する少なくとも一つの整流素子を含む第二のカレントミラー回路からなるよう構成してもよい。
前記第二のカレントミラー回路の一次側は、少なくとも一つの抵抗を有し、その二次側は、少なくとも一つのダイオードを有するよう構成してもよい。
前記第二のカレントミラー回路の一次側は、スイッチングトランジスタを介し電源電圧に接続され、スイッチングトランジスタの制御電極は、定電圧発生回路の出力側に接続されるよう構成してもよい。
前記定電圧発生回路は、バンドギャップ回路からなるよう構成してもよい。
前記電源回路は、前記カレントミラー回路の一次側に接続され、温度に依存しない補償電流をカレントミラー回路の一次側に供給する補償電流供給回路を更に含むよう構成してもよい。
【００３３】
更に、本発明は、ワード線を駆動するためのワードパルスを発生するワードパルス発生回路において、
前記ワードパルス発生回路は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、前記電源電流に基づき、温度に依存したパルス幅を有するワードパルスを発生するインバーターチェーンとからなる遅延回路を含むことを特徴とするワードパルス発生回路を提供する。
前記電源回路は、温度上昇に伴いその電源電流を増加させて、パルス周期を減少させ、温度下降に伴い電源電流を減少させて、パルス周期を増加させるよう構成してもよい。
前記電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、カレントミラー回路は温度依存性を有する一次側電流に応じて、温度依存性が付与された電源電流を二次側に発生するよう構成してもよい。
前記温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子を少なくとも一つ含むよう構成してもよい。
【００３４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
＜実施の形態１＞
この実施の形態１に係るタイマー回路は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するクロック発生回路とから構成される。
そして、この電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。
【００３５】
更に、この温度依存性を付与する回路は、一定の温度依存性すなわち一定の温度特性を有する回路で構成し得る。例えば、温度に依存した電流特性を有する整流素子と抵抗Ｒとの直列接続で構成し得る。
更に、この温度に依存した電流特性を有する整流素子は、温度に依存した電流特性を示す１または複数の直列接続したダイオードＤで構成し得る。
一方、クロック発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。
【００３６】
上記の実施の形態１に係るタイマー回路は、半導体集積回路等のあらゆるタイプの回路や半導体記憶装置等に適用し得る。従って、実施の形態１では、半導体記憶装置の1例として、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と同じメモリセルを用いながら、ＳＲＡＭ（スタティク・ランダム・アクセス・メモリ）と同様の仕様で動作するいわゆる疑似ＳＲＡＭにタイマー回路を適用する。内部回路からの定期的なリフレッシュタイミング信号の発生に基づき、メモリーセルのリフレッシュ動作は、定期的に行われる。よって、半導体記憶装置は、このセルフ・リフレッシュ動作のリフレッシュタイミングの時間間隔を計時するためのタイマー回路を備える。
また、この半導体記憶装置は、外部から与えられたアドレス信号の変化を検出してパルス信号を生成し、このパルス信号をトリガーとしてリフレッシュ動作およびリード・ライト動作を同一サイクル内で行うようにも構成されている。なお、この発明において、「リード・ライト動作」は、「リフレッシュ動作」に対立する概念であり、通常の「リード動作」または「ライト動作」の何れかを意味する。
【００３７】
図１に、この実施の形態に係る半導体記憶装置の全体構成を示す。半導体記憶装置は、メモリセルアレイ６に加え、以下の回路素子を有する。
アドレス信号ＡＤＤは、外部から与えられるアドレス信号であって、メモリセルアレイの行を指定するための行アドレスと、列を指定するための列アドレスとを含んでいる。半導体記憶装置は、アドレス入力系１を有する。アドレス入力系１は、外部から入力されるアドレス信号ＡＤＤを受け、このアドレス信号ＡＤＤをラッチし、内部アドレス信号ＬＡＤＤを生成する。内部アドレス信号ＬＡＤＤは、以下、「ラッチアドレス信号」と称す。
【００３８】
半導体記憶装置は、更にパルスジェネレータ３を有する。このパルスジェネレータ３は、チップセレクト信号／ＣＳ入力部に接続されチップセレクト信号／ＣＳの入力を受ける第一の入力部と、アドレス入力系１の出力部に接続され、アドレス入力系１の出力部から出力されたラッチアドレスＬＡＤＤの入力を受ける第二の入力部とを有する。チップセレクト信号／ＣＳが活性状態にある場合に、パルスジェネレータ３は、ラッチアドレスＬＡＤＤの変化を検出し、正のワンショットパルスからなるアドレス変化検出信号φＡＴＤをその出力部から出力する。このチップセレクト信号／ＣＳは、半導体記憶装置の動作状態を制御するための最上位の制御信号である。チップセレクト信号／ＣＳが、ハイレベル“Ｈ”のとき、半導体記憶装置はスタンバイ状態となり、ロウレベル“Ｌ”の場合にアクティブ状態となる。
【００３９】
半導体記憶装置は、更にリフレッシュ制御回路４を有する。このリフレッシュ制御回路４は、ライトイネーブル信号入力部に接続され、外部から入力されるライトイネーブル信号／ＷＥを受ける第一の入力部と、パルスジェネレータ３の出力部に接続され、パルスジェネレータ３の出力部から出力されたアドレス変化検出信号φＡＴＤの入力を受ける第二の入力部とを有する。
このリフレッシュ制御回路４は、リフレッシュ動作時にメモリセルアレイの行を指定するためのリフレッシュ用のアドレスＲＡＤＤ（以下、「リフレッシュアドレス」と称す）を生成するアドレスカウンタと、リフレッシュの時間間隔を計時するためのタイマー回路とを内蔵している。このリフレッシュ制御回路４は、上述のパルスジェネレータ３から出力されるアドレス変化検出信号φＡＴＤや、外部から与えられるライトイネーブル信号／ＷＥに基づき、所定のタイミングでリフレッシュアドレスＲＡＤＤを自動的に発生し、その第一の出力部から出力する。リフレッシュアドレスＲＡＤＤは、汎用のＤＲＡＭにおけるセルフ・リフレッシュと同様のリフレッシュ動作を実現する。上述のタイマー回路は、このセルフ・リフレッシュ動作の時間間隔を計時するために使用される。
【００４０】
具体的には、リフレッシュ制御回路４は、外部から最後のアクセス要求があってからの経過時間を計時し、それが所定のリフレッシュ時間を越えた場合に内部でセルフリフレッシュを起動させる。パルスジェネレータ３からアドレス変化検出信号φＡＴＤとして正のパルスが出力される度に、タイマー回路は、リセットされて計時を再開する。さらに、タイマー回路は、リフレッシュタイミングを制御するための第一及び第二のリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢを生成し、それぞれ第二及び第三の出力部から出力する。ここで、第一のリフレッシュ制御信号ＲＥＦＡは、外部からのアクセス要求に付随してリフレッシュを行うか否かを制御するための信号であって、この信号がハイレベル“Ｈ”であればリフレッシュを行い、ロウレベル“Ｌ”であればリフレッシュを行わない。一方、第二のリフレッシュ制御信号ＲＥＦＢは、セルフリフレッシュ動作を制御するために使用される信号である。すなわち、リフレッシュ制御信号ＲＥＦＢとして負のワンショットパルスが発生された場合にセルフ・リフレッシュが起動する。
【００４１】
半導体記憶装置は、更に、アドレスマルチプレクサ（ＭＵＸ）５を有する。このアドレスマルチプレクサ（ＭＵＸ）５は、4つの入力部と１つの出力部を有する。アドレスマルチプレクサ（ＭＵＸ）５の第一の入力部は、リフレッシュ制御回路４の第一の出力部に接続され、リフレッシュ制御回路４から所定のタイミングで自動的に出力されたリフレッシュアドレスＲＡＤＤの入力を受ける。アドレスマルチプレクサ（ＭＵＸ）５の第二の入力部は、アドレス入力系１の出力部に接続され、アドレス入力系１の出力部から出力されたラッチアドレスＬＡＤＤの入力を受ける。アドレスマルチプレクサ（ＭＵＸ）５の第三の入力部は、リフレッシュ制御回路４の第三の出力部に接続され、リフレッシュ制御回路４から出力された第二のリフレッシュ制御信号ＲＥＦＢの入力を受ける。アドレスマルチプレクサ（ＭＵＸ）５の第四の入力部は、パルスジェネレータ３の出力部に接続され、パルスジェネレータ３の出力部から出力されたアドレス変化検出信号φＡＴＤの入力を受ける。
【００４２】
アドレスマルチプレクサ（ＭＵＸ）５は、アドレス変化検出信号φＡＴＤ及び第二のリフレッシュ制御信号ＲＥＦＢのレベルに従って、ラッチアドレスＬＡＤＤまたはリフレッシュアドレスＲＡＤＤを選択し、これをアドレスＭＡＤＤとして出力部から出力する。
すなわち、アドレス変化検出信号φＡＴＤがロウレベル“Ｌ”で且つ第二のリフレッシュ制御信号ＲＥＦＢがハイレベル“Ｈ”であれば、アドレス変化検出信号φＡＴＤの立ち上がりから予め決められた時間が経過した後に、アドレスマルチプレクサ（ＭＵＸ）５は、ラッチアドレスＬＡＤＤに含まれる行アドレスを選択し、これをアドレスＭＡＤＤとして出力する。また、アドレス変化検出信号φＡＴＤがハイレベル“Ｈ”である場合、またはリフレッシュ制御信号ＲＥＦＢがロウレベル“Ｌ”である場合には、アドレス変化検出信号φＡＴＤの立ち下がりから予め決められた時間が経過した後に、アドレスマルチプレクサ（ＭＵＸ）５は、リフレッシュアドレスＲＡＤＤを選択し、これをアドレスＭＡＤＤとして出力する。
【００４３】
次に、メモリセルアレイ６は、汎用のＤＲＡＭと同様に、１つのデータ記憶用のキャパシタと１つのデータ転送用のトランジスタとの組からなる１つのダイナミック型のメモリセルを行列状に配列して構成され、その行方向にワード線および列方向にビット線（またはビット線対）が配線されており、これらワード線とビット線との所定の交差部に上述のメモリセルが配置されている。
ロウデコーダ７は、アドレスマルチプレクサ（ＭＵＸ）５の出力部と接続され、アドレスマルチプレクサ（ＭＵＸ）５から出力されたアドレスＭＡＤＤの入力を受ける。ロウイネーブル信号ＲＥがハイレベル“Ｈ”の場合に、ロウデコーダ７は、アドレスＭＡＤＤをデコードし、このアドレスＭＡＤＤで指定された行に属するワード線をハイレベル“Ｈ”に駆動する。
カラムデコーダ８は、カラムイネーブル信号ＣＥがハイレベル“Ｈ”の場合、ラッチアドレスＬＡＤＤに含まれる列アドレスをデコードし、この列アドレスで指定された列に属するビット線を選択するためのカラム選択信号を生成する。
【００４４】
半導体記憶装置は、更に、センスアンプ・リセット回路９を有する。このセンスアンプ・リセット回路９は、図示を省略したセンスアンプ、カラムスイッチ、およびプリチャージ回路から構成される。このうち、カラムスイッチは、カラムデコーダ８の出力するカラム選択信号で指定されたセンスアンプとバスＷＲＢとの間を接続する。センスアンプは、センスアンプイネーブル信号ＳＥがハイレベル“Ｈ”にある場合、リード動作時にはビット線の電位をセンス・増幅してバスＷＲＢに出力し、ライト動作時にはバスＷＲＢに供給された書き込みデータをメモリセルに書き込む。プリチャージ回路は、プリチャージイネーブル信号ＰＥがハイレベル“Ｈ”の場合に、ビット線の電位を所定電位、例えば、電源電圧Ｖｄｄの１／２の電位、にプリチャージする。Ｉ／Ｏバッファ（入出力バッファ）１０は、制御信号ＣＷＯのレベルに応じて外部との間でデータの入出力を行う。
【００４５】
半導体記憶装置は、更に、Ｒ／Ｗ(Read/Write)制御回路１１を有する。Ｒ／Ｗ制御回路１１は、チップセレクト信号入力部、ライトイネーブル信号入力部、及び出力イネーブル信号入力部に接続される第一乃至第三の入力部を有し、外部から入力されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥおよび出力イネーブル信号ＯＥを受ける。そして、Ｒ／Ｗ制御回路１１は、外部入力されたチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥおよび出力イネーブル信号ＯＥに基づいて、リード動作およびライト動作を制御するための制御信号ＣＷＯを生成し、その出力部から出力する。Ｒ／Ｗ(Read/Write)制御回路１１の出力部は、Ｉ／Ｏバッファ１０の制御部に接続され、制御信号ＣＷＯは、Ｉ／Ｏバッファ１０の制御部に入力される。Ｉ／Ｏバッファ１０は、この制御信号ＣＷＯのレベルに基づき外部との間でデータの入出力を行う。
【００４６】
半導体記憶装置は、更に、ラッチ制御回路１２を有する。このラッチ制御回路１２は、パルスジェネレータ３の出力部に接続される入力部を有し、パルスジェネレータ３の出力部から出力されたアドレス変化検出信号φＡＴＤの入力を受ける。そして、このラッチ制御回路１２は、入力されたアドレス変化検出信号φＡＴＤの立ち下がりエッジをトリガーとして、正のワンショットパルスからなるラッチ制御信号ＬＣを発生し、その出力部から出力する。
ラッチ制御回路１２の出力部は、アドレス入力系１の制御部に接続され、ラッチ制御回路１２の出力部から出力されたラッチ制御信号ＬＣが、アドレス入力系１の制御部に入力される。アドレス入力系１は、この入力されたラッチ制御信号ＬＣに基づき、外部入力されたアドレス信号ＡＤＤをラッチし、内部アドレス信号ＬＡＤＤを生成する。
【００４７】
半導体記憶装置は、更に、ロウ制御回路１３を有する。このロウ制御回路１３は、４つの入力部と、３つの出力部を有する。ロウ制御回路１３の第一の入力部は、パルスジェネレータ３の出力部に接続され、パルスジェネレータ３の出力部から出力されたアドレス変化検出信号φＡＴＤの入力を受ける。ロウ制御回路１３の第二の入力部は、ライトイネーブル信号入力部に接続され、外部入力されたライトイネーブル信号／ＷＥを受ける。ロウ制御回路１３の第三の入力部は、リフレッシュ制御回路の第二の出力部に接続され、リフレッシュ制御回路の第二の出力部から出力された第一のリフレッシュ制御信号ＲＥＦＡの入力を受ける。ロウ制御回路１３の第四の入力部は、リフレッシュ制御回路の第三の出力部に接続され、リフレッシュ制御回路の第三の出力部から出力された第二のリフレッシュ制御信号ＲＥＦＢの入力を受ける。
このロウ制御回路１３は、上述の第一及び第二のリフレッシュ制御信号ＲＥＦＡ、ＲＥＦＢ、アドレス変化検出信号φＡＴＤ、およびライトイネーブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャージイネーブル信号ＰＥ、および制御信号ＣＣを生成するものである。
【００４８】
ロウ制御回路１３の第一の出力部は、ロウデコーダ７に接続され、ロウイネーブル信号ＲＥを出力する。ロウ制御回路１３の第一の出力部から出力されたロウイネーブル信号ＲＥは、ロウデコーダ７に入力され、ロウイネーブル信号ＲＥがハイレベル“Ｈ”の場合に、ロウデコーダ７は、アドレスＭＡＤＤをデコードし、このアドレスＭＡＤＤで指定された行に属するワード線をハイレベル“Ｈ”に駆動する。
ロウ制御回路１３の第二の出力部は、センスアンプ・リセット回路９に接続され、センスアンプイネーブル信号ＳＥ及びプリチャージイネーブル信号ＰＥを出力する。ロウ制御回路１３の第二の出力部から出力されたセンスアンプイネーブル信号ＳＥは、センスアンプ・リセット回路９を構成するセンスアンプに入力され、このセンスアンプは、センスアンプイネーブル信号ＳＥがハイレベル“Ｈ”にある場合、リード動作時にはビット線の電位をセンス・増幅してバスＷＲＢに出力し、ライト動作時にはバスＷＲＢに供給された書き込みデータをメモリセルに書き込む。
ロウ制御回路１３の第二の出力部から出力されたプリチャージイネーブル信号ＰＥは、センスアンプ・リセット回路９を構成するプリチャージ回路に入力され、このプリチャージ回路は、プリチャージイネーブル信号ＰＥがハイレベル“Ｈ”の場合に、ビット線の電位を所定電位、例えば、電源電圧Ｖｄｄの１／２の電位、にプリチャージする。
更に、ロウ制御回路１３の第三の出力部は、制御信号ＣＣを出力する。
【００４９】
半導体記憶装置は、更に、カラム制御回路１４を有する。このカラム制御回路１４は、ロウ制御回路１３の第三の出力部に接続される入力部を有し、ロウ制御回路１３の第三の出力部から出力された制御信号ＣＣの入力を受ける。そして、カラム制御回路１４は、入力された制御信号ＣＣに基づいて、カラムイネーブル信号ＣＥを生成し、その出力部から出力する。カラム制御回路１４の出力部は、カラムデコーダ８に接続され、カラム制御回路１４の出力部から出力したカラムイネーブル信号ＣＥは、カラムデコーダ８に入力される。そして、このカラムデコーダ８は、カラムイネーブル信号ＣＥがハイレベル“Ｈ”の場合、ラッチアドレスＬＡＤＤに含まれる列アドレスをデコードし、この列アドレスで指定された列に属するビット線を選択するためのカラム選択信号を生成する。
【００５０】
半導体記憶装置は、更に、ブースト電源１５を有する。このブースト電源１５は、ロウデコーダ７に接続され、メモリセルアレイ６内のワード線に印加される昇圧電位をロウデコーダ７に供給する。ロウイネーブル信号ＲＥがハイレベル“Ｈ”の場合に、ロウデコーダ７は、デコードしたアドレスＭＡＤＤで指定された行に属するワード線を、ブースト電源１５から供給された昇圧電位で与えられるハイレベル“Ｈ”に駆動する。
【００５１】
半導体記憶装置は、更に、基板電圧発生回路１６を有する。この基板電圧発生回路１６は、メモリセルが形成されている半導体ウェル領域または半導体基板に接続され、基板電圧を発生し、半導体ウェル領域または半導体基板に印加する。半導体記憶装置は、更に、リファレンス電圧発生回路１７を有する。このリファレンス電圧発生回路１７は、メモリセルアレイ６やセンスアンプ・リセット回路９に接続され、リファレンス電圧を発生し、メモリセルアレイ６やセンスアンプ・リセット回路９にリファレンス電圧を供給する。
【００５２】
次に、図２を参照して、この実施の形態１の特徴部をなすリフレッシュ制御回路４に内蔵されるタイマー回路を説明する。
図２に示すタイマー回路は、リフレッシュ動作のタイミングを与えるためのクロック信号を発生する。当該タイマー回路が発生するクロック信号の周期は、温度依存性を有する。温度依存性の周期を有するクロック信号を発生する当該タイマー回路は、図１８に示す上述の従来技術にかかるタイマー回路とは、その回路構成が異なる。
すなわち、図２に示す新規な回路構成は、図１８に示す従来の回路構成における抵抗ＲＲに代えて、クロック信号の周期に温度依存性を付与する温度依存性付与手段を備え、当該タイマー回路が発生するクロック信号の周期に温度依存性を持たせる。タイマー回路が発生するクロック信号の周期は、タイマー回路の電流特性に依存するため、この温度依存性付与手段は、このタイマー回路の電流特性に温度依存性を付与する回路で構成し得る。
【００５３】
更に、電流特性に温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子と抵抗Ｒとの直列接続から構成し得る。そして、この温度依存電流特性を有する整流素子は、例えば、温度依存電流特性を有するダイオードＤから構成し得る。
従って、本実施の形態においては、温度依存電流特性を有する整流素子を、温度依存電流特性を有するダイオードＤで構成し、温度依存性付与手段を、温度依存電流特性を有するダイオードＤと抵抗Ｒとの直列接続から構成する。
【００５４】
本発明のタイマー回路は、カレントミラー回路、このカレントミラー回路の一次側電流に温度依存性を付与すると共に、カレントミラー回路の一次側の負荷として作用する温度依存性を付与する回路、カレントミラー回路の二次側の負荷として作用するリングオシレータ、およびバッファ回路Ｂとからなる。
カレントミラー回路の一次側電流に温度依存性を付与すると共に、カレントミラー回路の一次側の負荷として作用する温度依存性を付与する回路は、温度に依存した電流特性を有する整流素子としてのダイオードＤと抵抗Ｒとの直列接続からなる。
カレントミラー回路は、３つのｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３および２つのｐチャンネルＭＯＳトランジスタＰ１，Ｐ２から構成される。カレントミラー回路は、上述の温度依存性を付与する回路を構成するダイオードＤと抵抗Ｒとの直列接続に流れる温度依存性一次側電流に応じて二次側電流を制御する。すなわち、カレントミラー回路の二次側電流も、間接的に温度依存性が付与される。
リングオシレータの入力側は、カレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用する。リングオシレータは、リング状に接続された３つのインバータＩ１〜Ｉ３からなる。インバータＩ１〜Ｉ３の出力部には遅延用の容量Ｃ１〜Ｃ３がそれぞれ接続されている。バッファ回路Ｂの入力部は、インバータＩ３の出力部と接続され、インバータＩ３から出力された発振信号の入力を受け、クロック信号ＣＬＫを出力する。以下の説明では、このクロック信号ＣＬＫの周期を「タイマー周期」と称す。
【００５５】
ダイオードＤのアノードは、外部から供給される電源ＶＤＤに接続される。一方、ダイオードＤのカソードは、抵抗Ｒを介してｎチャンネルＭＯＳトランジスタＮ１のドレインと接続される。ダイオードＤの順方向の障壁電位Ｖｆは、温度が１℃上昇すると２ｍＶだけ減少し、その分だけダイオードＤの順方向電流が増加する特性、すなわち正の温度特性を有する。抵抗Ｒは、ダイオードＤの順方向電流の値を適切に抑制するための負荷として機能するものであり、図１８に示す従来技術のタイマー回路が備える抵抗ＲＲに相当する。
【００５６】
前述したように、ダイオードＤは、温度に依存した電流特性を有する整流素子として作用する。そして、温度依存性を付与する回路は、このダイオードＤと抵抗Ｒとで構成し、カレントミラー回路は、ｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３とｐチャンネルＭＯＳトランジスタＰ１，Ｐ２とで構成する。従って、温度依存性を付与する回路およびカレントミラー回路は、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する電源回路を構成する。
さらに、インバータＩ１〜Ｉ３と、容量Ｃ１〜Ｃ３と、バッファ回路Ｂは、前記電源回路から間接的に温度依存性が付与された電源電流の供給を受けて、クロック信号ＣＬＫを発生するクロック発生回路を構成する。
【００５７】
上述した回路構成は、1例にすぎず、従って、これに限定されるものではなく、回路が以下の構成を有することが望ましい。
すなわち、本発明に係るタイマー回路は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するクロック発生回路とから構成される。ここにおいて、電源回路は、温度依存性を有し、温度上昇に伴いその電源電流を増加させて、クロック周期すなわちタイマー周期を減少させ、或いは温度下降に伴い電源電流を減少させ、クロック周期すなわちタイマー周期を増加させる。
そして、この電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。
【００５８】
更に、この温度依存性を付与する回路は、一定の温度依存性すなわち一定の温度特性を有する回路で構成し得る。例えば、温度に依存した電流特性を有する整流素子と抵抗Ｒとの直列接続で構成し得る。
更に、この温度に依存した電流特性を有する整流素子は、温度に依存した電流特性を示す１または複数の直列接続したダイオードＤで構成し得る。
一方、クロック発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。
【００５９】
カレントミラー回路、リングオシレータおよびバッファ回路Ｂの回路構成は、図１８に示す上述の従来技術にかかるタイマー回路の回路構成と同一であるが、本発明の主題の１つが、温度依存性の周期を有するクロック信号を発生するタイマー回路にあるため、以下、改めて説明する。
上述のカレントミラー回路を構成するｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３のソースは共に接地される。これらｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３のゲートは、ｎチャンネルＭＯＳトランジスタＮ１のドレインと接続される。ｎチャンネルＭＯＳトランジスタＮ１のドレインは、前記抵抗Ｒを介して、ダイオードＤのカソードに接続される。ｎチャンネルＭＯＳトランジスタＮ３のドレインは、インバータＩ１〜Ｉ３の各々のグランドノードに接続されている。ここで、ｎチャンネルＭＯＳトランジスタＮ１とｎチャンネルＭＯＳトランジスタＮ２の相互コンダクタンスｇｍ１、ｇｍ２は共に等しい。ｎチャンネルＭＯＳトランジスタＮ３の相互コンダクタンスｇｍ３は、インバータＩ１〜Ｉ３にグランド電位を与えるよう適切な値に設定される。この新規の回路構成では、ｎチャンネルＭＯＳトランジスタＮ３の相互コンダクタンスｇｍ３は、ｎチャンネルＭＯＳトランジスタＮ１の整数倍とする。ｎチャンネルＭＯＳトランジスタＮ１，Ｎ３は、インバータＩ１〜Ｉ３にグランド電位を供給するカレントミラー回路を形成している。
【００６０】
一方、ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２のソースは共に電源に接続される。ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２のゲートは、ｐチャンネルＭＯＳトランジスタＰ１のドレインに接続される。ｐチャンネルＭＯＳトランジスタＰ２のドレインは、インバータＩ１〜Ｉ３の各々の電源ノードに接続される。ｐチャンネルＭＯＳトランジスタＰ１のドレインは、上述のｎチャンネルＭＯＳトランジスタＮ２のドレインに接続されている。ここで、ｐチャンネルＭＯＳトランジスタＰ２の相互コンダクタンスｇｍ５は、インバータＩ１〜Ｉ３に電源電位を与えるよう適切な値に設定され、ｐチャンネルＭＯＳトランジスタＰ１の相互コンダクタンスｇｍ４は、ｐチャンネルＭＯＳトランジスタＰ２の整数倍とする。ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２は、上述のｎチャンネルＭＯＳトランジスタＮ２を一次側の負荷として、インバータＩ１〜Ｉ３に電源電位を供給するカレントミラー回路を形成する。
【００６１】
次に、この実施の形態１の動作について、図２に示すタイマー回路の動作を詳細に説明した後、このタイマー回路を内蔵する図１に示す半導体記憶装置の動作を概略的に説明する。
（１）タイマー回路の動作
図２において、外部から電源ＶＤＤが供給されると、ダイオードＤ、抵抗Ｒ、およびｎチャンネルＭＯＳトランジスタＮ１からなる直列回路に一次側電流が流れる。このとき、電源電圧ＶＤＤが一定であれば、この直列回路を流れる電流は、以下説明するように、ダイオードＤの順方向電流の特性曲線と、抵抗ＲおよびｎチャンネルＭＯＳトランジスタＮ１からなる負荷回路の負荷線とから一義的に決定される。
【００６２】
図３に、ダイオードＤの特性曲線ＣＤ１〜ＣＤ３と、上述の負荷回路の負荷線ＣＬを示す。同図において、横軸は電源電圧ＶＤＤを表し、縦軸はダイオードＤ、抵抗Ｒ、ｎチャンネルＭＯＳトランジスタＮ１を流れる電流を表す。また、特性曲線ＣＤ１，ＣＤ２，ＣＤ３は、それぞれ高温時、常温時、低温時のものであり、「ｒ」は、抵抗ＲとｎチャンネルＭＯＳトランジスタＮ１との合成抵抗を表す。ダイオードＤ、抵抗Ｒ、ｎチャンネルＭＯＳトランジスタＮ１を流れる一次側電流は、ダイオードＤの特性曲線ＣＤ１〜ＣＤ３と、負荷線ＣＬとの交点から求められる。図３に示す例では、低温時には電流ｉ１、常温時には電流ｉ２、高温時には電流ｉ３が求まり、温度が高くなるほど、ダイオードＤを流れる電流、すなわち上述の一次側直列回路を流れる電流が増加する。
以上により、温度に応じて上述の一次側直列回路を流れる電流が一義的に定まる。
【００６３】
次に、ｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３のゲートには、抵抗ＲとｎチャンネルＭＯＳトランジスタＮ１との接続点に現れる電圧が共通に印加されるので、これらｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３にそれぞれ流れる電流の比は、これらトランジスタの相互コンダクタンスｇｍにより決まる。この例では、ｎチャンネルＭＯＳトランジスタＮ２の相互コンダクタンスｇｍ２は上述のｎチャンネルＭＯＳトランジスタＮ１の相互コンダクタンスｇｍ１と等しいので、ｎチャンネルＭＯＳトランジスタＮ２には、ｎチャンネルＭＯＳトランジスタＮ１に流れる電流とほぼ等しい電流が流れる。また、ｎチャンネルＭＯＳトランジスタＮ３の相互コンダクタンスｇｍ３はｎチャンネルＭＯＳトランジスタＮ１の相互コンダクタンスｇｍ１の整数倍であるから、ｎチャンネルＭＯＳトランジスタＮ３には、ｎチャンネルＭＯＳトランジスタＮ１に流れる電流の整数倍の電流が流れる。
【００６４】
一方、ｐチャンネルＭＯＳトランジスタＰ１とｎチャンネルＭＯＳトランジスタＮ２とは直列に接続されているため、ｐチャンネルＭＯＳトランジスタＰ１に流れる電流は、ｎチャンネルＭＯＳトランジスタＮ２に流れる電流に等しく、従って、ｐチャンネルＭＯＳトランジスタＰ１に流れる電流は、ｎチャンネルＭＯＳトランジスタＮ１に流れる電流に等しい。また、ｐチャンネルＭＯＳトランジスタＰ２の相互コンダクタンスｇｍ２は、ｐチャンネルＭＯＳトランジスタＰ１の整数倍であるから、ｐチャンネルＭＯＳトランジスタＰ２には、ｐチャンネルＭＯＳトランジスタＰ１に流れる電流の整数倍、すなわちｎチャンネルＭＯＳトランジスタＮ１に流れる電流の整数倍の電流が流れる。これらｐチャンネルＭＯＳトランジスタＰ２およびｎチャンネルＭＯＳトランジスタＮ３を流れる電流は、インバータＩ１〜Ｉ３の動作電流となる。
【００６５】
次に、インバータＩ１〜Ｉ３からなるリングオシレータは、上述のｐチャンネルＭＯＳトランジスタＰ２およびｎチャンネルＭＯＳトランジスタＮ３を介して電源電流が供給されて動作し、後段側のインバータＩ３から発振信号（符号なし）を出力する。この発振動作の過程において、各インバータは、出力部に接続された容量Ｃ１〜Ｃ３を駆動して後段側のインバータに信号を出力する。バッファ回路Ｂは、インバータＩ３から出力された発振信号を受けてクロック信号ＣＬＫを出力する。以下の説明において、このクロック信号ＣＬＫの周期を「タイマー周期」と称す。
【００６６】
インバータＩ１〜Ｉ３からなるリングオシレータの発振周期（すなわちタイマー周期）は、各インバータが後段側のインバータに信号を出力する際の容量Ｃ１〜Ｃ３の充放電時間で定まる。この充放電時間は各インバータの駆動電流に依存し、この駆動電流が大きい程、容量の充放電時間が短くなり、リングオシレータの発振周期が短くなる。このタイマー回路では、リングオシレータを構成するインバータＩ１〜Ｉ３は、ｐチャンネルＭＯＳトランジスタＰ２およびｎチャンネルＭＯＳトランジスタＮ３を介して動作電流が供給されるので、これらのトランジスタを流れる電流を制御することにより、容量Ｃ１〜Ｃ３の充放電時間が制御され、タイマー周期が制御される。
【００６７】
ここで、上述したように、ｐチャンネルＭＯＳトランジスタＰ２およびｎチャンネルＭＯＳトランジスタＮ３を流れる電流は、ｎチャンネルＭＯＳトランジスタＮ１を流れる電流の整数倍であり、このｎチャンネルＭＯＳトランジスタＮ１を流れる電流は、上述のダイオードＤの温度特性の影響を受け、タイマー周期にダイオードＤの温度特性が反映される。具体的には、温度が高くなるほど、ダイオードＤを流れる電流（即ちｎチャンネルＭＯＳトランジスタＮ１を流れる電流）が増えるので、ｐチャンネルＭＯＳトランジスタＰ２およびｎチャンネルＭＯＳトランジスタＮ３を介してインバータＩ１〜Ｉ３に供給される電流が増加する。この結果、リングオシレータの発振周期が短くなり、タイマー周期が短くなる。逆に、温度が低くなるほど、ダイオードＤを流れる電流が減少し、タイマー周期が減少する。
【００６８】
次に、上述のタイマー回路におけるタイマー周期の設定方法を説明する。
図４に、この実施の形態にかかるタイマー回路が発生するクロック信号ＣＬＫのタイマー周期の温度特性を示す。上述したように、このタイマー回路が発生するタイマー周期は、温度の上昇に伴って減少する傾向を示すので、高温側でリフレッシュの時間間隔が短くなる。また、メモリセルによるデータ保持特性は、温度が高いほど厳しくなる。そこで、このタイマー回路が発生するクロック信号ＣＬＫのタイマー周期を設定する場合、温度に関するワースト条件下、すなわち高温で、必要なリフレッシュ時間間隔が得られるように、例えばインバータＩ１〜Ｉ３の回路定数や容量Ｃ１〜Ｃ３の値などによりインバータＩ１〜Ｉ３からなるリングオシレータの発振周期を調整し、タイマー周期を設定する。これにより、仕様上の全動作温度範囲においてリフレッシュ動作が保障される。このように、クロック信号ＣＬＫのタイミングの温度依存性は、当該半導体記憶装置が有するメモリセルのデータ保持特性と相関を有するものとなっている。
【００６９】
なお、メモリセルのデータ保持特性は電源電圧にも依存する傾向を有し、この実施の形態１にかかるタイマー回路も電源電圧に依存する傾向を有する。そこで、メモリセルのデータ保持特性の電源電圧依存性に応じてタイマー周期を調整するための機能をタイマー回路に持たせることも可能である。これについては、実施の形態６で述べる。
【００７０】
以上説明したように、セルフリ・フレッシュ時には、タイマー回路から出力されるクロック信号ＣＬＫのタイマー周期に基づきリフレッシュの時間間隔が規定され、内部で自動的にリフレッシュが行われる。このタイマー回路によれば、ダイオードＤの温度特性を反映させてインバータＩ１〜Ｉ３に供給される電源電流を制御するので、温度に応じてタイマー周期を制御することが可能となる。したがって、高温のワースト条件下でタイマー周期を減少させ、常温および低温時にタイマー周期を増加させることができ、メモリセルのホールド特性の温度依存性に応じてタイマー周期を適切に設定することが可能となる。
【００７１】
（２）半導体記憶装置の全体動作について
次に、上述のタイマー回路を内蔵した半導体記憶装置の動作を説明する。
外部からのアクセスがない場合（アドレスの変化がない場合）、この半導体記憶装置は、定期的にセルフ・リフレッシュ動作を行いながら、メモリセル内のデータを保持する。このセルフ・リフレッシュ動作は、リフレッシュ制御回路４の制御の下に、上述のタイマー回路から出力されるクロック信号ＣＬＫの周期すなわちタイマー周期に応じた時間間隔で行われる。このとき、温度が変化すると、上述したように、ダイオードＤの温度特性に従ってタイマー周期が変化し、リフレッシュ動作の時間間隔が温度に依存して調整される。これにより、温度に応じた最適な時間間隔でセルフ・リフレッシュが行われる。
【００７２】
また、外部からアクセスがあった場合、例えば、アドレスの変化があった場合には、この半導体記憶装置は、上述のセルフ・リフレッシュ動作とは別に、リード・ライト動作と同一サイクル内でリフレッシュを行う。この動作モードでのリフレッシュは、アドレスの変化を検出して行われるものであって、上述のタイマー周期で規定されるセルフ・リフレッシュとは別に行われる。したがって、本発明にかかる上述のタイマー回路の動作とは直接的には関連しない。
【００７３】
以下、参考までに、外部からアクセスがあった場合の動作を説明する。
まず、或る時刻でアドレス信号ＡＤＤが変化すると、このアドレスＡＤＤがアドレス入力系１に取り込まれ、ラッチアドレスＬＡＤＤとして出力される。パルスジェネレータ３を構成するアドレス変化検出回路（図示なし）は、アドレスＬＡＤＤの変化を検出してアドレス変化検出信号φＡＴＤを出力する。アドレスマルチプレクサ５は、アドレス変化検出信号φＡＴＤを受けると、まずリフレッシュアドレスＲＡＤＤをアドレスＭＡＤＤ０として選択する。そして、アドレス変化検出信号φＡＴＤの立ち上がりエッジを起点とする所定のタイミングで、アドレスＭＡＤＤ（リフレッシュアドレスＲＡＤＤ）で指定されるワード線が駆動され、一連のリフレッシュ動作が行われる。
【００７４】
この後、アドレスマルチプレクサ５は、アドレスＭＡＤＤ０としてラッチアドレスＬＡＤＤ０を選択する。そして、アドレス変化検出信号φＡＴＤの立ち下がりエッジを起点とする所定のタイミングでラッチ制御信号ＬＣが活性化される。ラッチ１０３は、ラッチ制御信号ＬＣに基づき、この時点でのアドレスＡＤＤの値をラッチする。この後、ラッチ制御信号ＬＣの立ち上がりエッジを起点とする所定のタイミングで、アドレスＭＡＤＤ（ラッチアドレスＬＡＤＤ）で指定されるワード線が駆動され、一連のリード・ライト動作が行われる。このように、この半導体記憶装置では、アドレスが変化した場合、セルフ・リフレッシュとは別に、リード・ライト動作と同一サイクル内で、アドレスの変化を受けてフレッシュ動作が行われる。
【００７５】
＜実施の形態２＞
以下、この発明の実施の形態２を説明する。
上述の実施の形態１では、ダイオードＤの温度特性により、図４に示すタイマー周期の温度特性線の傾き、すなわち温度への依存性が一義的に決まる。したがって、高温側でリフレッシュ動作が保障されるようにインバータＩ１〜Ｉ３の回路定数や容量Ｃ１〜Ｃ３の値を決定しても、常温や低温側でのリフレッシュの時間間隔が適切に設定されるとは限らない。そこで、全温度範囲にわたってリフレッシュの時間間隔を適切に設定するためには、タイマー周期の特性線の傾きを変化させる機能を更に有することが望ましい。
【００７６】
この実施の形態２にかかるタイマー回路は、かかる知見に基づくものであって、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するクロック発生回路とから構成される。ここにおいて、電源回路は、温度依存性を有し、温度上昇に伴いその電源電流を増加させて、クロック周期すなわちタイマー周期を減少させ、或いは温度下降に伴い電源電流を減少させ、クロック周期すなわちタイマー周期を増加させる。
そして、この電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。
【００７７】
更に、この温度依存性を付与する回路は、可変の温度依存性すなわち可変の温度特性を有する回路で構成し得る。温度依存性を付与する回路は、温度依存性すなわち温度特性を制御可能な回路構成とすることで、この温度依存性を付与する回路にタイマー周期の温度特性線の傾きを変化させる機能を付加する。従って、この温度依存性を付与する回路は、温度特性変更回路で構成し得る。よって、高温側のリフレッシュ動作を優先的に保障するようにタイマー周期を設定した場合であっても、常温や低温側でも適切なリフレッシュの時間間隔を得ることが可能となる。
この温度特性変更回路の回路構成は、回路が温度特性を変更する機能を有する限り限定する必要はない。回路構成の1例として、カレントミラー回路の一次側に直列接続される複数個のダイオードＤのうち、実際に整流素子として働かせるダイオードＤの数を可変とし得る。ダイオードＤの数を可変とするための回路構成は、その機能を有する限り限定する必要はないが、1例として、スイッチング素子を各ダイオードＤに並列に接続し、カレントミラー回路の一次側電流の経路を可変にすることで、電流経路上にあるダイオードＤの数を変更するよう構成し得る。
一方、クロック発生回路は、第一の実施形態と同様の回路構成とし得る。すなわち、クロック発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。
【００７８】
この実施の形態２にかかるタイマー回路の回路構成の一例を以下示す。上述の図２に示す実施の形態１にかかる構成において、ダイオードＤに代え、図５（ａ）に示す温度特性変更回路を備える。この温度特性変更回路は、ヒューズ回路Ｈと、ゲート回路Ｇと、ｎチャンネルＭＯＳトランジスタＮ４〜Ｎ６と、ダイオードＤ１〜Ｄ３とから構成される。ここで、ヒューズ回路Ｈは、電源ＶＤＤと接地との間に直列接続された抵抗Ｒ１およびヒューズＦ１と、同じく電源ＶＤＤと接地との間に直列接続された抵抗Ｒ２およびヒューズＦ２とから構成される。
【００７９】
また、ゲート回路Ｇは、負論理および正論理の入力部を有する論理積ゲートＧ１，Ｇ３と、負論理の入力部のみを有する論理積ゲートＧ２と、論理和ゲートＧ４，Ｇ５とから構成される。論理積ゲートＧ１の負論理入力部は、抵抗Ｒ２とヒューズＦ２との接続ノードＮＤ２に接続され、その正論理入力部は、抵抗Ｒ１とヒューズＦ１との接続ノードにＮＤ１接続される。論理積ゲートＧ２の各負論理入力部は接続ノードＮＤ１，ＮＤ２にそれぞれ接続される。論理積ゲートＧ３の正論理入力部は接続ノードＮＤ２に接続され、その負論理入力部は接続ノードＮＤ１に接続される。論理和ゲートＧ４の入力部には、上述の論理積ゲートＧ１〜Ｇ３の各出力部が接続され、論理和ゲートＧ５の入力部には、上述の論理積ゲートＧ２，Ｇ３の各出力部が接続される。論理和ゲートＧ４，Ｇ５および論理積ゲートＧ３の各出力信号は、このゲート回路Ｇの出力信号とされる。
【００８０】
さらに、ダイオードＤ１〜Ｄ３は、電源ＶＤＤと図２に示す抵抗Ｒとの間に直列接続されている。すなわち、ダイオードＤ１のアノードは電源ＶＤＤに接続され、ダイオードＤ２のアノードはダイオードＤ１のカソードに接続され、ダイオードＤ３のアノードはダイオードＤ２のカソードに接続され、このダイオードＤ３のカソードは抵抗Ｒの一端側に接続されている。ｎチャンネルＭＯＳトランジスタＮ４〜Ｎ６は、その電流経路がダイオードＤ１〜Ｄ３に対してそれぞれ並列接続されている。これらｎチャンネルＭＯＳトランジスタＮ４〜Ｎ６のゲートには、上述のゲート回路Ｇを構成する論理和ゲートＧ４、論理和ゲートＧ５、論理積ゲートＧ３の出力部がそれぞれ接続されている。これらｎチャンネルＭＯＳトランジスタＮ４〜Ｎ６は、ダイオードＤ１〜Ｄ３のバイパス経路を構成する。
【００８１】
次に、温度特性変更回路の動作を説明する。
この温度特性変更回路によれば、ヒューズＦ１，Ｆ２を選択的に切断することにより、ダイオードＤ１〜Ｄ３の各バイパス状態が制御され、見かけ上、ダイオードの接続個数が変更される。具体的には、ヒューズＦ１，Ｆ２の何れも切断しない場合、接続ノードＮＤ１，ＮＤ２には、ヒューズＦ１，Ｆ２を介して接地電位が現れる。この場合、論理積ゲートＧ１〜Ｇ３のうち、論理積ゲートＧ２のみがハイレベル“Ｈ”の信号を出力する。この結果、論理和ゲートＧ４，Ｇ５の出力信号を受けるｎチャンネルＭＯＳトランジスタＮ４，Ｎ５が導通状態となる。したがって、ダイオードＤ１，Ｄ２がバイパスされ、見かけ上のダイオードの接続個数は１個となる。すなわち、ダイオードＤ３のみが整流素子として作用する。
【００８２】
また、ヒューズＦ１のみを切断した場合、接続ノードＮＤ１には、抵抗Ｒ１，Ｒ２を介して電源ＶＤＤの電位が現れ、接続ノードＮＤ２には、ヒューズＦ２を介して接地電位が現れる。この場合、論理積ゲートＧ１〜Ｇ３のうち、論理積ゲートＧ１の出力信号のみがハイレベル“Ｈ”となり、論理和ゲートＧ４の出力信号がゲートに与えられるｎチャンネルＭＯＳトランジスタＮ４のみが導通する。この結果、ダイオードＤ１がバイパスされ、見かけ上のダイオードの接続個数は２個となる。すなわち、ダイオードＤ２，Ｄ３が整流素子として作用する。
【００８３】
また、ヒューズＦ２のみを切断した場合、接続ノードＮＤ２には、抵抗Ｒ２を介して電源ＶＤＤの電位が現れ、接続ノードＮＤ１には、ヒューズＦ１を介して接地電位が現れる。この場合、論理積ゲートＧ１〜Ｇ３のうち、論理積ゲートＧ３の出力信号のみがハイレベル“Ｈ”となり、論理和ゲートＧ４，Ｇ５の各出力信号がゲートに与えられるｎチャンネルＭＯＳトランジスタＮ４，Ｎ５と、論理積ゲートＧ３の出力信号がゲートに与えられるｎチャンネルＭＯＳトランジスタＮ６が導通する。この結果、ダイオードＤ１〜Ｄ３がバイパスされ、見かけ上のダイオードの接続個数は０個となる。ダイオードＤ１〜Ｄ３のいずれもが整流素子として作用しない。
【００８４】
さらに、ヒューズＦ１，Ｆ２を共に切断した場合、接続ノードＮＤ１，ＮＤ２には、抵抗Ｒ１，Ｒ２を介して電源ＶＤＤの電位が現れる。この場合、論理積ゲートＧ１〜Ｇ３の出力信号が何れもロウレベル“Ｌ”となる。この結果、ｎチャンネルＭＯＳトランジスタＮ４〜Ｎ６の何れも導通せず、見かけ上のダイオードの接続個数は３個となる。すなわち、全てのダイオードＤ１〜Ｄ３が整流素子として作用する。
このように、ヒューズＦ１，Ｆ２を選択的に切断することにより、ダイオードの接続数が０個から３個の間で任意の個数に変更することが可能となる。
【００８５】
図５（ａ）に示す温度特性変更回路によれば、ヒューズを切断しない初期の状態で、ダイオードの接続個数を１個とし、ヒューズを選択的に切断することにより、０個、２個、３個の何れかを選択することができ、１個を基準としてダイオードの接続個数を増減させることができる。従って、リフレッシュの時間間隔が短い場合と長い場合の両方に対処することが可能となる。
【００８６】
なお、この例では、３個のダイオードＤ１〜Ｄ３を設け、これらを選択的にバイパスしたが、ダイオードの配置数は任意であり、例えば５個のダイオードを直列接続して設けておき、これらを選択的にバイパスするものとしてもよい。また、ヒューズを切断しない状態において、見かけ上のダイオードの接続個数も任意に設定してよい。
【００８７】
上述の図５（ａ）に示す例では、ダイオードの見かけ上の接続個数を増減することが可能であるが、ダイオードの接続数を増加するのみの変更が要求される場合、図５（ｂ）に例示するように構成し得る。ダイオードＤ１〜Ｄ３のバイパスを構成する３つのヒューズＦ１０〜Ｆ３０を、各ダイオードＤ１〜Ｄ３に並列接続し得る。この場合、初期状態で見かけ上のダイオードの接続数を１個にする場合、例えばヒューズＦ２０、Ｆ３０のみを設け、ヒューズＦ１０を初めから設けなければよい。
【００８８】
この例では、切断されたヒューズと並列に接続されたダイオードの個数が、見かけ上のダイオードの接続個数となる。例えば、ヒューズＦ１０のみを切断すれば、接続個数は１個（ダイオードＤ１）となり、ヒューズＦ１０，Ｆ２０を切断すれば、接続個数が２個（ダイオードＤ１，Ｄ２）となる。この例では３個のダイオードを設けたが、もちろんこれに限定されることなく、必要とする個数のダイオードとヒューズを設ければよい。
【００８９】
次に、見かけ上のダイオードの接続個数とタイマー周期の温度特性の傾きとの関係を説明する。上述したように、温度が１℃だけ変化すると、ダイオードの障壁電位Ｖｆが２ｍＶだけ変化するので、例えば２個のダイオードを直列接続すれば、見かけ上、１℃の温度変化に対して障壁電位Ｖｆが４ｍＶだけ変化することとなる。すなわち、ダイオードの接続個数を変更することにより、１℃あたりの障壁電位Ｖｆの変化分を選択することができる。障壁電位Ｖｆが変化すれば、ダイオードを流れる電流が変化し、またダイオードの接続数が増えるほど、１℃あたりの順方向電流の変化分が増加する傾向を示す。従って、ヒューズＦ１，Ｆ２を選択的に切断してダイオードの接続数を選択することにより、前述の図４に示すタイマー周期の特性線の傾きを変更することが可能となる。
【００９０】
以上説明したように、この実施の形態２によれば、カレントミラー回路の一次側に接続される見かけ上のダイオードの個数を変更するようにしたので、タイマー周期の温度特性の傾きを変更することができる。したがって、高温側でリフレッシュ動作を保障しながら、常温や低温でのリフレッシュの時間間隔を適切に設定することが可能となる。
【００９１】
＜実施の形態３＞
以下、この発明の実施の形態３を説明する。
この実施の形態３に係るタイマー回路は、前述の実施の形態１にかかるタイマー回路を基本構成とし、スタンバイ状態とアクティブ状態とで、タイマー周期を切り換えるようにしたものである。
【００９２】
ここで、この実施の形態３を説明する前に、スタンバイ状態とアクティブ状態とで、タイマー周期を切り換えることの意義を説明する。
実施の形態１で説明した半導体記憶装置のように、アクティブ状態において、リフレッシュ動作とリード・ライト動作が同一サイクル内で行われる場合、リフレッシュ動作がその後のリード・ライト動作に干渉することにより、動作マージンの低下を招く場合がある。
【００９３】
例えば、図６において、リフレッシュ動作の後、ビット線上のデータ信号ＢＬ、ＢＬｂのイコライズが不十分な場合、ビット線上に既存のデータが残留し、ビット線上にオフセット電位差が生じる。この場合、次に読み出しの対象とされるメモリセルが、リフレッシュされてから時間が経過した場合、すなわち、ホールドリミットに近くなった場合、このメモリセル内のデータに相当する電圧レベルが劣化している。このようなメモリセルからデータを読み出すと、残留データが読み出しデータに干渉し、ビット線上のデータ信号の振幅ΔＶが小さくなる。この結果、動作マージンが低下する。
【００９４】
この動作マージンの低下を回避するためには、メモリセル内のデータに相当する電圧レベルの劣化を抑えればよく、リフレッシュの時間間隔を短くすればよい。これに対し、スタンバイ状態では、このような干渉は発生し得ないので、リフレッシュの時間間隔を短くする必要はない。
従って、この実施の形態３にかかるタイマー回路は、かかる知見に基づき、スタンバイ状態とアクティブ状態とで、リフレッシュの時間間隔を与えるタイマー周期を切り換えるように構成されたものである。すなわち、アクティブ状態において、スタンバイ状態よりタイマー周期を短くすることで、リフレッシュの時間間隔を短くする。
【００９５】
この実施の形態３にかかるタイマー回路は、かかる知見に基づくものであって、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するクロック発生回路とから構成される。ここにおいて、電源回路は、温度依存性を有し、温度上昇に伴いその電源電流を増加させて、クロック周期すなわちタイマー周期を減少させ、或いは温度下降に伴い電源電流を減少させ、クロック周期すなわちタイマー周期を増加させる。
そして、この電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。
【００９６】
更に、この温度依存性を付与する回路は、一定の温度依存性すなわち一定の温度特性を有すると共に、温度に依存せず電流を可変する機能を有する回路で構成し得る。温度依存性を付与する回路は、電流値が温度に依存して変化することに加え、制御信号に基づき電流値を制御可能に構成することで、温度のみならず、その他の要因例えば、デバイスのアクティブ状態およびスタンバイ状態の間で、電流値を変えることにより、タイマー周期を変えて、リフレッシュの時間間隔を変える。具体的には、アクティブ状態において、スタンバイ状態よりタイマー周期を短くすることで、リフレッシュの時間間隔を短くする。
【００９７】
温度依存性を付与する回路は、上記機能を有すれば、その回路構成を限定する必要はないが、回路構成の1例として、温度に依存した電流特性を有する整流素子と制御信号に基づきその抵抗値が変化する可変抵抗回路との直列接続で構成し得る。この可変抵抗回路も、制御信号に基づきその抵抗値が変化する機能を有すれば、その回路構成を限定する必要はないが、回路構成の1例として、複数の抵抗素子の直列接続と、少なくともその1つの抵抗素子に対するバイパス経路を、制御信号に基づき選択的に形成するバイパス経路付与回路素子とから構成し得る。このバイパス経路付与回路素子は、制御信号に基づき選択的に抵抗素子に対するバイパス経路を形成する機能を有すれば、その素子のタイプを限定する必要はないが、1例として、バイパス経路付与回路素子は、抵抗素子に並列に接続されたスイッチングトランジスタで構成し得る。
更に、この温度に依存した電流特性を有する整流素子は、温度に依存した電流特性を示す１または複数の直列接続したダイオードＤで構成し得る。
【００９８】
一方、クロック発生回路は、第一の実施形態と同様の回路構成とし得る。すなわち、クロック発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。
【００９９】
この実施の形態３にかかるタイマー回路の1例を図７を参照して説明する。前述の図２に示す実施の形態１にかかる構成において、抵抗Ｒに代えて、図７に示す抵抗Ｒ１０，Ｒ２０、およびｐチャンネルＭＯＳトランジスタＰ１０を備える。すなわち、ダイオードＤのカソード側と、図２に示すｎチャンネルＭＯＳトランジスタＮ１のドレインとの間には、抵抗Ｒ１０および抵抗Ｒ２０が直列接続され、抵抗Ｒ１０にはｐチャンネルＭＯＳトランジスタＰ１０の電流経路が並列接続されている。このｐチャンネルＭＯＳトランジスタＰ１０のゲートには、外部から与えられるチップセレクト信号／ＣＳから派生した信号が与えられる。抵抗Ｒ２０の値は、図２に示す抵抗Ｒと同等に設定される。
【０１００】
この実施の形態によれば、チップセレクト信号／ＣＳがロウレベル“Ｌ”の場合、すなわちアクティブ状態の場合、ｐチャンネルＭＯＳトランジスタＰ１０が導通し、抵抗Ｒ１０がバイパスされる。したがって、ダイオードＤとｎチャンネルＭＯＳトランジスタＮ１との間に、前述の図２に示す抵抗Ｒと同じ値の抵抗Ｒ２０のみが介在するものとなり、図２に示すタイマー回路と等価的になり、そのタイマー周期も同様の値をとる。
【０１０１】
これに対し、チップセレクト信号／ＣＳがハイレベル“Ｈ”の場合、ｐチャンネルＭＯＳトランジスタＰ１０が非導通状態となり、ダイオードＤとｎチャンネルＭＯＳトランジスタＮ１との間には、抵抗Ｒ２０に加えて、抵抗Ｒ１０が介在することとなる。この結果、ｎチャンネルＭＯＳトランジスタＮ１に流れる電流が抑制されて、インバータＩ１〜Ｉ３に供給される電源電流が抑制され、タイマー周期が増加する。
以上により、スタンバイ状態とアクティブ状態とで、タイマー周期が適用的に切り換えられる。
【０１０２】
この実施の形態３によれば、アクティブ状態では、例えばデータの干渉が顕在化しない程度にリフレッシュの時間間隔を短く制御することができ、また、スタンバイ状態では、リフレッシュの期間間隔を増加して、リフレッシュ動作に伴う消費電流の発生を有効に抑制することができる。
【０１０３】
＜実施の形態４＞
以下、この発明の実施の形態４を説明する。
この実施の形態４に係るタイマー回路は、半導体記憶装置に搭載されるものであって、上述の実施の形態３にかかるタイマー回路と同様の目的をもって構成され、スタンバイ状態とアクティブ状態とで、タイマー周期を切り換える機能を有する。
【０１０４】
すなわち、本発明に係るタイマー回路は、第一のクロック信号を出力するタイマー回路と、このタイマー回路と接続され、この第一のクロック信号の周期を変更し、第一のクロック信号とは周期が異なる第二のクロック信号を出力するクロック信号周期変更回路と、該タイマー回路とクロック信号周期変更回路とに接続され、第一のクロック信号及び第二のクロック信号のいずれか1方を選択し、出力する選択回路とから構成し得る。
前記第一のクロック信号を出力するタイマー回路は、上述の実施の形態１乃至３に係る新規なタイマー回路のいずれか１つで構成しても良く、また、既知のタイマー回路、例えば、図１８に示す従来技術にかかるタイマー回路で構成することも可能である。
上記クロック信号周期変更回路は、第一のクロック信号の周期を変更する機能を有する回路であればよく、その回路の種類或いは回路構成を限定する必要はないが、その1例として、クロック信号周期変更回路は、第一のクロック信号の周期を分周するバイナリカウンタで構成し得る。バイナリカウンタは、第一のクロック信号の周期を分周し、第一のクロック信号とは周期が異なる第二のクロック信号を出力する。
【０１０５】
上記選択回路は、制御信号に基づき、第一のクロック信号及び第二のクロック信号のいずれか1方を選択し、出力する機能を有する回路であればよく、その回路の種類或いは回路構成を限定する必要はないが、その1例として、選択回路は、マルチプレクサで構成し得る。マルチプレクサは、制御信号に基づき、上記タイマー回路からの第一のクロック信号及び上記クロック信号周期変更回路からの第二のクロック信号のいずれか1方を選択し出力する。
例えば、上記選択回路は、装置がスタンバイ状態にあるときは第二のクロック信号を選択して出力し、装置がアクティブ状態にあるときは第一のクロック信号を選択して出力するよう構成し得る。この結果、アクティブ状態では、例えばデータの干渉が顕在化しない程度にリフレッシュの時間間隔を短く制御することができ、また、スタンバイ状態では、リフレッシュの期間間隔を増加して、リフレッシュ動作に伴う消費電流の発生を有効に抑制することができる。
【０１０６】
図８に、この実施の形態４にかかるタイマー回路ＴＩＭＥＲの回路構成の1例を示す。このタイマー回路ＴＩＭＥＲは、上述の実施の形態１ないし３にかかるタイマー回路の後段にバイナリカウンタＢＩＣとマルチプレクサＭＡＸとを備えて構成される。すなわち、同図において、タイマー回路ＴＩＭは、前述の実施の形態１ないし３にかかるタイマー回路と同様に構成されたものであって、クロック信号ＣＬＫ１を出力する。このタイマー回路ＴＩＭとして、図１８に示す従来技術にかかるタイマー回路を用いてもよい。バイナリカウンタＢＩＣは、タイマー回路ＴＩＭからクロック信号ＣＬＫ１の入力を受け、このクロック信号の周期すなわちタイマー周期を自然数倍に分周するものである。
【０１０７】
マルチプレクサＭＡＸは、チップセレクト信号／ＣＳに基づきタイマー回路ＴＩＭまたはバイナリカウンタＢＩＣから出力された何れか1方のクロック信号を選択し、これをクロック信号ＣＬＫとして出力するものである。このマルチプレクサＭＡＸは、チップセレクト信号／ＣＳから派生した制御信号を反転させるためのインバータＭＩと、この制御信号に応じて相補的にオン状態に制御されるスイッチＭＳ１、ＭＳ２から構成されている。スイッチＭＳ１の入力部はバイナリカウンタＢＩＣの出力部に接続され、スイッチＭＳ２の入力部はタイマー回路ＴＩＭの出力部に接続されている。これらスイッチＭＳ１，ＭＳ２の出力部は、共通に接続され、タイマー回路ＴＩＭＥＲの出力部とされる。
【０１０８】
この実施の形態４にかかるタイマー回路によれば、タイマー回路ＴＩＭは、上述の実施の形態１ないし３と同様に動作して、クロック信号ＣＬＫを出力する。バイナリカウンタＢＩＣは、このクロック信号ＣＬＫを分周して、周期が自然数倍のクロック信号を出力する。ここで、このタイマー回路が搭載された半導体記憶装置が、外部から供給されるチップセレクト信号／ＣＳによりアクティブ状態に制御されると、マルチプレクサＭＡＸのスイッチＭＳ２がオン状態となり、タイマー回路ＴＩＭから出力されるクロック信号ＣＬＫ１がクロック信号ＣＬＫとして出力される。
【０１０９】
また、チップセレクト信号／ＣＳにより半導体記憶装置がスタンバイ状態に制御されると、マルチプレクサＭＡＸのスイッチＭＳ１がオン状態となり、バイナリカウンタＢＩＣから出力されるクロック信号がクロック信号ＣＬＫとして出力される。これにより、アクティブ状態の場合には、タイマー周期すなわちクロック信号ＣＬＫの周期は、タイマー回路ＴＩＭが生成するクロック信号ＣＬＫ１の周期となり、また、スタンバイ状態の場合には、タイマー周期は、アクティブ状態の自然数倍だけ長くなる。
【０１１０】
したがって、この実施の形態４に係るタイマー回路によれば、上述の実施の形態３と同様に、アクティブ状態では、例えばデータの干渉が顕在化しない程度にリフレッシュの時間間隔を短く制御することができ、また、スタンバイ状態では、リフレッシュの期間間隔を増加して、リフレッシュ動作に伴う消費電流の発生を有効に抑制することができる。
【０１１１】
＜実施の形態５＞
以下、この発明の実施の形態５を説明する。
この実施の形態５は、本発明に係るタイマー回路の基本概念を、パルス幅を変更する機能を有するパルス発生回路に適用したものである。パルス発生回路は、1例として、半導体記憶装置のワードパルス発生回路に適用し得る。この場合、ワードパルス発生回路は、図１に示すロウ制御回路１３を構成する。従って、ワードパルス発生回路は、パルスジェネレータ３から出力されるアドレス変化検出信号φＡＴＤを受けて、ワード線を駆動するためのワードパルスを発生する。このワードパルスはロウイネーブル信号ＲＥに反映される。なお、セルフ・リフレッシュの時間間隔を計時するタイマー回路については、上述の実施の形態１乃至４の何れかのものを備えるものとする。すなわち、温度が上昇するとリフレッシュの時間間隔が短くなるようにリフレッシュ制御が行われる。
【０１１２】
一般に、ワードパルス幅を広くすると、メモリセルの書き込みレベルが改善され、データのホールド特性が改善される。上述の実施の形態１ないし３によれば、リフレッシュの時間間隔が温度に応じて適切に制御される。すなわち、温度が高い場合やアクティブ状態では、リフレッシュの時間間隔が短くなり、逆に温度が低い場合やスタンバイ状態では、リフレッシュの時間間隔が増加する。ここで、リフレッシュの時間間隔とワードパルス幅との関係に着目すれば、リフレッシュの時間間隔が短い場合、ワードパルス幅は短くても足り、リフレッシュの時間間隔が長い場合、ワードパルス幅が長い方が好ましい。
この実施の形態５にかかる半導体記憶装置は、かかる知見に基づくものであって、温度や動作状態すなわちアクティブ状態またはスタンバイ状態に応じてワードパルス幅を切り換え可能なように構成されたものである。
【０１１３】
すなわち、本発明に係るパルス幅を変更する機能を有するパルス発生回路は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、温度に依存した周期を有するパルス信号を発生するパルス信号発生回路とから構成される。ここにおいて、電源回路は、温度依存性を有し、温度上昇に伴いその電源電流を増加させて、パルス周期を減少させ、或いは温度下降に伴い電源電流を減少させ、パルス周期を増加させる。
そして、この電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。
【０１１４】
更に、この温度依存性を付与する回路は、一定の温度依存性すなわち一定の温度特性を有する回路で構成し得る。例えば、温度に依存した電流特性を有する整流素子と抵抗Ｒとの直列接続で構成し得る。
更に、この温度に依存した電流特性を有する整流素子は、温度に依存した電流特性を示す１または複数の直列接続したダイオードＤで構成し得る。
一方、パルス信号発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。
【０１１５】
更に、この温度依存性を付与する回路は、一定の温度依存性すなわち一定の温度特性を有する回路に代えて、可変の温度依存性すなわち可変の温度特性を有する回路で構成し得る。温度依存性を付与する回路は、温度依存性すなわち温度特性を制御可能な回路構成とすることで、この温度依存性を付与する回路にパルス信号周期の温度特性線の傾きを変化させる機能を付加する。従って、この温度依存性を付与する回路は、温度特性変更回路で構成し得る。よって、高温側のリフレッシュ動作を優先的に保障するようにパルス信号周期を設定した場合であっても、常温や低温側でも適切なリフレッシュの時間間隔を得ることが可能となる。
この温度特性変更回路の回路構成は、回路が温度特性を変更する機能を有する限り限定する必要はない。回路構成の1例として、カレントミラー回路の一次側に直列接続される複数個のダイオードＤのうち、実際に整流素子として働かせるダイオードＤの数を可変とし得る。ダイオードＤの数を可変とするための回路構成は、その機能を有する限り限定する必要はないが、1例として、スイッチング素子を各ダイオードＤに並列に接続し、カレントミラー回路の一次側電流の経路を可変にすることで、電流経路上にあるダイオードＤの数を変更するよう構成し得る。
【０１１６】
更に、この温度依存性を付与する回路は、上記回路構成に代え、一定の温度依存性すなわち一定の温度特性を有すると共に、温度に依存せず電流を可変する機能を有する回路で構成し得る。温度依存性を付与する回路は、電流値が温度に依存して変化することに加え、制御信号に基づき電流値を制御可能に構成することで、温度のみならず、その他の要因、例えば、デバイスのアクティブ状態およびスタンバイ状態の間で、電流値を変えることにより、タイマー周期を変えて、リフレッシュの時間間隔を変える。具体的には、アクティブ状態において、スタンバイ状態よりタイマー周期を短くすることで、リフレッシュの時間間隔を短くする。
【０１１７】
温度依存性を付与する回路は、上記機能を有すれば、その回路構成を限定する必要はないが、回路構成の1例として、温度に依存した電流特性を有する整流素子と制御信号に基づきその抵抗値が変化する可変抵抗回路との直列接続で構成し得る。この可変抵抗回路も、制御信号に基づきその抵抗値が変化する機能を有すれば、その回路構成を限定する必要はないが、回路構成の1例として、複数の抵抗素子の直列接続と、少なくともその1つの抵抗素子に対するバイパス経路を、制御信号に基づき選択的に形成するバイパス経路付与回路素子とから構成し得る。このバイパス経路付与回路素子は、制御信号に基づき選択的に抵抗素子に対するバイパス経路を形成する機能を有すれば、その素子のタイプを限定する必要はないが、1例として、バイパス経路付与回路素子は、抵抗素子に並列に接続されたスイッチングトランジスタで構成し得る。
更に、この温度に依存した電流特性を有する整流素子は、温度に依存した電流特性を示す１または複数の直列接続したダイオードＤで構成し得る。
【０１１８】
更に、上記構成に代え、本発明に係るパルス幅を変更する機能を有するパルス発生回路は、第一のパルス信号を出力するパルス発生回路と、このパルス発生回路と接続され、この第一のパルス信号の周期を変更し、第一のパルス信号とは周期が異なる第二のパルス信号を出力するパルス信号周期変更回路と、該パルス発生回路とパルス信号周期変更回路とに接続され、第一のパルス信号及び第二のパルス信号のいずれか1方を選択し、出力する選択回路とから構成し得る。
前記第一のパルス信号を出力するパルス発生回路は、上述の実施の形態１乃至３に係る新規なタイマー回路のいずれか１つと同一の回路構成でも良く、また、既知のタイマー回路、例えば、図１７に示す従来技術にかかるタイマー回路と同一の回路構成することも可能である。
【０１１９】
上記パルス信号周期変更回路は、第一のパルス信号の周期を変更する機能を有する回路であればよく、その回路の種類或いは回路構成を限定する必要はないが、その1例として、パルス信号周期変更回路は、第一のパルス信号の周期を分周するバイナリカウンタで構成し得る。バイナリカウンタは、第一のパルス信号の周期を分周し、第一のパルス信号とは周期が異なる第二のパルス信号を出力する。
上記選択回路は、制御信号に基づき、第一のパルス信号及び第二のパルス信号のいずれか1方を選択し、出力する機能を有する回路であればよく、その回路の種類或いは回路構成を限定する必要はないが、その1例として、選択回路は、マルチプレクサで構成し得る。マルチプレクサは、制御信号に基づき、上記パルス発生回路からの第一のパルス信号及び上記パルス信号周期変更回路からの第二のパルス信号のいずれか1方を選択し出力する。
【０１２０】
例えば、上記選択回路は、装置がスタンバイ状態にあるときは第二のパルス信号を選択して出力し、装置がアクティブ状態にあるときは第一のパルス信号を選択して出力するよう構成し得る。この結果、アクティブ状態では、例えばデータの干渉が顕在化しない程度にリフレッシュの時間間隔を短く制御することができ、また、スタンバイ状態では、リフレッシュの期間間隔を増加して、リフレッシュ動作に伴う消費電流の発生を有効に抑制することができる。
【０１２１】
図９に、この実施の形態５にかかるパルス幅を変更する機能を有するパルス発生回路の一例として、半導体記憶装置が備えるワードパルス発生回路の構成を示す。このワードパルス発生回路は、ワードパルスのトリガーとなるトリガー信号ＷＬＴを遅延させるための遅延回路ＤＬＹと、このトリガー信号ＷＬＴと遅延回路ＤＬＹの出力信号とを入力する否定的論理積ゲートＮＡと、この否定的論理積ゲートＮＡからの出力信号が入力されるインバータＩＮＶとから構成される。このインバータＩＮＶの出力信号はワードパルスＰとされる。信号ＷＬＴとしては、例えば上述のパルスジェネレータ３から出力されるアドレス変化検出信号φＡＴＤが使用される。
【０１２２】
遅延回路ＤＬＹは、前述の実施の形態３にかかるタイマー回路の構成において、図２に示すインバータＩ１〜Ｉ３および容量Ｃ１〜Ｃ３を、インバータＩ１０〜Ｉ３０および容量Ｃ１０〜Ｃ３０からなるインバータチェーンに置き換えて構成され、初段のインバータＩ１０には、信号ＷＬＴが入力され、後段のインバータＩ３０の出力信号は、上述の否定的論理積ゲートＮＡに入力される。その他の構成は、実施の形態３にかかるタイマー回路の構成と同様である。
【０１２３】
以下、この実施の形態５にかかるワードパルス発生回路の動作を説明する。
初期状態において、ワードパルスのトリガーとなる信号ＷＬＴはロウレベル“Ｌ”にあるものとする。この状態状態では、上述したように、ｐチャンネルＭＯＳトランジスタＰ２およびｎチャンネルＭＯＳトランジスタＮ３により動作電流がインバータＩ１０〜Ｉ３０に供給され、インバータＩ３０からハイレベル“Ｈ”の信号が否定的論理積ゲートＮＡに出力される。すなわち、初期状態では、否定的論理積ゲートＮＡの一方の入力部には、ロウレベル“Ｌ”の信号ＷＬＴが与えられ、他方の入力部には、遅延回路ＤＬＹからハイレベル“Ｈ”の信号が与えられており、インバータＩＮＶから出力されるワードパルスＰはロウレベル“Ｌ”となっている。
【０１２４】
この初期状態から信号ＷＬＴがハイレベル“Ｈ”に変化すると、これに応答して否定的論理積ゲートＮＡがロウレベル“Ｌ”を出力し、インバータＩＮＶから出力されるワードパルスＰはハイレベル“Ｈ”に変化する。このとき遅延回路ＤＬＹの出力信号はハイレベル“Ｈ”を保っている。一方、信号ＷＬＴは、インバータＩ１０〜Ｉ３０を経て、これらのインバータチェーンが有する所定の遅延時間が経過した時点で、インバータＩ３０からロウレベル“Ｌ”が出力される。否定的論理積ゲートＮＡは、インバータＩ３０からロウレベル“Ｌ”を受けてハイレベル“Ｈ”を出力する。この結果、インバータＩＮＶから出力されるワードパルスＰはロウレベル“Ｌ”に戻る。すなわち、信号ＷＬＴの立ち上がりエッジをトリガーとしてワードパルスが発生される。
【０１２５】
このとき、インバータＩ１０〜Ｉ３０に供給される動作電流は、上述のタイマー回路と同様に、ダイオードＤ、抵抗Ｒ１０，Ｒ２０、ｎチャンネルＭＯＳトランジスタＮ１を流れる電流により制御される。したがって、温度が高くなると、インバータＩ１０〜Ｉ３０に供給される動作電流が増え、これらインバータにおける伝搬時間が短くなる。この結果、ワードパルスのパルス幅が短くなる。逆に温度が低くなると、インバータＩ１０〜Ｉ３０に供給される動作電流が減り、これらインバータにおける伝搬時間が長くなる。この結果、ワードパルスＰのパルス幅が広くなる。
【０１２６】
また、チップセレクト信号／ＣＳがロウレベル“Ｌ”の場合、即ちアクティブ状態の場合、ｐチャンネルＭＯＳトランジスタＰ１０が導通し、抵抗Ｒ１０がバイパスされるので、ｎチャンネルＭＯＳトランジスタＮ１に流れる電流が増加する。この結果、インバータＩ１０〜Ｉ３０に供給される動作電流が増加し、インバータＩ１０〜Ｉ３０での伝搬時間が短くなる。したがって、この場合、ワードパルスＰのパルス幅が短くなり、ワードパルス幅が短くなる。
【０１２７】
逆にチップセレクト信号／ＣＳがハイレベル“Ｈ”の場合、即ちスタンバイ状態の場合、ｐチャンネルＭＯＳトランジスタＰ１０が非導通状態となり、抵抗Ｒ１０が顕在化するので、ｎチャンネルＭＯＳトランジスタＮ１に流れる電流が減少する。したがって、この場合、ワードパルスＰのパルス幅が広くなる。
以上、この実施の形態５によれば、ワードパルスのパルス幅が、温度や動作状態、すなわち、スタンバイ状態またはアクティブ状態に応じて適切に制御される。
【０１２８】
＜実施の形態６＞
以下、この発明にかかる実施の形態６を説明する。
上述の実施の形態１ないし５では、タイマー周期またはパルス幅すなわちパルス周期に温度依存性を意図的に持たせたが、この実施の形態６にかかるタイマー回路は、電源電圧の変化に対する依存性を考慮に入れて構成されたものである。従来技術の欄で述べたように、電源電圧に対するメモリセルのデータ保持特性は一般にフラットな特性を示す。したがって、タイマー周期についても電源電圧に対してフラットな特性が好ましい。この実施の形態６では、タイマー周期が電源電圧に対してフラットな特性を示すタイマー回路の構成例と、タイマー周期が電源電圧に対して依存性を有する構成例について説明する。
【０１２９】
さらに、実施の形態６に係るタイマー回路の第１の回路構成例につき説明する。この第１の回路構成例は、電源電圧に基づき定電圧を発生する定電圧発生回路と、この定電圧発生回路に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するクロック発生回路とから構成される。そして、電源電圧の変化に依存せず常に一定の電圧をタイマー回路の温度依存性を付与する回路に印加することで、タイマー回路のタイマー周期を電源電圧の変化に依存させないよう構成する。ここにおいて、電源回路は、温度依存性を有し、温度上昇に伴いその電源電流を増加させて、クロック周期すなわちタイマー周期を減少させ、或いは温度下降に伴い電源電流を減少させ、クロック周期すなわちタイマー周期を増加させる。
【０１３０】
図１０に、この実施の形態６にかかるタイマー回路の第１の回路構成例を示す。第１の回路構成例は、電源電圧の変化に依存せず常に一定の電圧をタイマー回路の温度依存性を付与する回路に印加することで、タイマー回路のタイマー周期を電源電圧の変化に依存させないよう構成する。
すなわち、実施の形態６にかかるタイマー回路の第１の回路構成例は、実施の形態１にかかるタイマー回路の回路構成と同一の回路構成を含む。そして、定電圧発生回路ＶＧＥＮの出力部を、タイマー回路の温度依存性を付与する回路の入力部に接続する。温度依存性を付与する回路は、ダイオードＤと抵抗Ｒとの直列接続からなり、定電圧発生回路ＶＧＥＮの出力部は、ダイオードＤのアノードに接続される。定電圧発生回路ＶＧＥＮは、電源電圧ＶＤＤが給電されて略一定の電圧ＶＲを発生するものである。この電圧ＶＲは、電源電圧ＶＤＤが変動しても、略一定に保たれる。よって、定電圧発生回路ＶＧＥＮの出力部から出力された略一定の電圧ＶＲが、ダイオードＤのアノードに印加され、略一定に保たれた一次側電流が、ダイオードＤと抵抗Ｒとの直列接続からなる温度依存性を付与する回路に流れる。カレントミラー回路の構成および動作は、前記実施の形態１で説明した通りである。
【０１３１】
更に、本実施の形態６にかかるタイマー回路の第１の回路構成例は、カレントミラー回路の出力側にクロック発生回路ＣＧＥＮを有する。このクロック発生回路ＣＧＥＮの回路構成は、前記実施の形態１にかかるタイマー回路のクロック発生回路と同一回路構成である。すなわち、クロック発生回路ＣＧＥＮは、図２に示すインバータＩ１〜Ｉ３、容量Ｃ１〜Ｃ３、およびバッファ回路Ｂから構成される。
前記同図において、上述の図２に示す実施の形態１にかかるタイマー回路の構成要素と共通する要素には、同一符号を付し、重複する説明を省略する。
【０１３２】
この実施の形態６にかかるタイマー回路によれば、ダイオードＤのアノードに印加される電圧ＶＲは、電源電圧ＶＤＤの変動に依存せず一定に保たれるので、カレントミラー回路のトランジスタＮ１に流れる一次側電流は、電源電圧ＶＤＤの変動に対する依存性がなく、一定に保たれる。この結果、電源電圧ＶＤＤがソースに与えられているｐチャンネルＭＯＳトランジスタＰ２を流れる一次側電流も、電源電圧ＶＤＤの変動に対する依存性がなくなる。従って、ｐチャンネルＭＯＳトランジスタＰ２を介して給電されるクロック発生回路ＣＧＥＮから出力されるクロック信号ＣＬＫの周期すなわちタイマー周期は、電源電圧ＶＤＤの変動に対する依存性がなくなり、略一定を保つ。
このように、実施の形態６にかかる第１の回路構成例によれば、電源電圧ＶＤＤの変動に対する依存性をなくし、温度依存性のみをクロック信号ＣＬＫの周期すなわちタイマー周期に持たせることが可能となる。
【０１３３】
さらに、実施の形態６に係るタイマー回路の第２の回路構成例につき説明する。この第２の回路構成例は、電源電圧に基づき定電圧を発生する定電圧発生回路と、この定電圧発生回路に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するクロック発生回路とから構成される。ここにおいて、電源回路は、温度依存性を有し、温度上昇に伴いその電源電流を増加させて、クロック周期すなわちタイマー周期を減少させ、或いは温度下降に伴い電源電流を減少させ、クロック周期すなわちタイマー周期を増加させる。
【０１３４】
そして、この電源回路は、定電圧発生回路に接続され、この定電圧発生回路から出力された定電圧のレベルを降下する回路素子と、カレントミラー回路と、カレントミラー回路の一次側に接続されると共に、定電圧のレベルを降下する回路素子に接続され、レベルが降下した定電圧の供給を受け、この定電圧に基づき、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。
更に、この温度依存性を付与する回路は、一定の温度依存性すなわち一定の温度特性を有する回路で構成し得る。例えば、温度に依存した電流特性を有する整流素子と抵抗Ｒとの直列接続で構成し得る。
【０１３５】
更に、この温度に依存した電流特性を有する整流素子は、温度に依存した電流特性を示す１または複数の直列接続したダイオードＤで構成し得る。
定電圧のレベルを降下する回路素子は、例えば、電源電圧ＶＤＤと温度依存性を付与する回路との間に直列に接続され、かつそのゲートが、定電圧発生回路の出力に接続された電界効果型トランジスタで構成し得る。また、電界効果型トランジスタに代え、定電圧のレベルを降下する回路素子は、コレクタが電源電圧ＶＤＤに接続され、エミッタが温度依存性を付与する回路に接続され、ベースが定電圧発生回路の出力に接続されたバイポーラトランジスタで構成し得る。
一方、クロック発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。レベルシフタは、既知の回路構成で実現し得る。
【０１３６】
実施の形態６に係る第２の回路構成例につき以下説明する。図１０に示す例では、温度依存性を付与する回路を、ダイオードＤと抵抗の直列接続で構成し、定電圧発生回路ＶＧＥＮから出力された一定の電圧ＶＲを、ダイオードＤのアノードに印加した。これに対し、実施の形態６に係る第２の回路構成例では、温度依存性を付与する回路と電源電圧との間にスイッチ素子を設け、このスイッチ素子の制御端子を定電圧発生回路ＶＧＥＮの出力部に接続する。そして、定電圧発生回路ＶＧＥＮから出力された一定の電圧ＶＲをスイッチ素子の制御端子に印加し、電圧ＶＲより低い一定の電圧が、温度依存性を付与する回路に印加される。すなわち、温度依存性を付与する回路をダイオードＤと抵抗Ｒとの直列接続で構成する場合、定電圧発生回路ＶＧＥＮから出力された一定の電圧ＶＲより低い一定の電圧がダイオードＤのアノードに印加される。
スイッチ素子は、例えば、ｎチャンネルＭＯＳトランジスタやｎｐｎ型バイポーラトランジスタで構成し得る。図１１（ａ）は、スイッチ素子をｎチャンネルＭＯＳトランジスタＮ１０で構成した1例を示す。図１１（ｂ）は、スイッチ素子をｎｐｎ型バイポーラトランジスタＴＲで構成した別の例を示す。
【０１３７】
図１１（ａ）に示すように、電源電圧ＶＤＤとダイオードＤのアノードとの間に直列にｎチャンネルＭＯＳトランジスタＮ１０を設け、そのゲートに定電圧発生回路ＶＧＥＮから出力された一定の電圧ＶＲを印加してもよい。すなわち、図１１（ａ）に示す例では、ダイオードＤのアノードには、ｎチャンネルＭＯＳトランジスタＮ１０のドレインが接続され、そのソースには電源電圧ＶＤＤが与えられ、そのゲートには上述の定電圧発生回路ＶＲが発生する電圧ＶＲが与えられる。これにより、ダイオードＤのアノードには、電圧ＶＲよりもｎチャンネルＭＯＳトランジスタＮ１０のゲート閾値電圧Ｖｔ分だけ低い一定の電圧が印加される。
【０１３８】
また、図１１（ｂ）に示すように、電源電圧ＶＤＤとダイオードＤのアノードとの間に直列にｎｐｎ型バイポーラトランジスタＴＲを設け、そのベースに定電圧発生回路ＶＧＥＮから出力された一定の電圧ＶＲを印加してもよい。すなわち、図１１（ｂ）に示す例では、ダイオードＤのアノードには、ｎｐｎ型バイポーラトランジスタＴＲのコレクタが接続され、そのエミッタには電源電圧ＶＤＤが与えられ、そのベースには上述の定電圧発生回路ＶＲが発生する電圧ＶＲが与えられる。これにより、ダイオードＤのアノードには、電圧ＶＲよりもｎｐｎ型バイポーラトランジスタＴＲのベース・エミッタ間電圧Ｖｂｅ分だけ低い一定の電圧が印加される。
図１１（ａ）および図１１（ｂ）に示す構成を採用すれば、定電圧発生回路ＶＧＥＮの電流能力を抑えることができ、この定電圧発生回路を簡略に構成することができる。
【０１３９】
さらに、実施の形態６に係るタイマー回路の第３の回路構成例につき説明する。この第３の回路構成例は、電源電圧に基づき定電圧を発生する定電圧発生回路と、この定電圧発生回路に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するクロック発生回路と、このクロック発生回路の出力側に接続され、クロック信号ＣＬＫの電圧レベルを調整するレベルシフタとから構成される。ここにおいて、電源回路は、温度依存性を有し、温度上昇に伴いその電源電流を増加させて、クロック周期すなわちタイマー周期を減少させ、或いは温度下降に伴い電源電流を減少させ、クロック周期すなわちタイマー周期を増加させる。
【０１４０】
そして、この電源回路は、定電圧発生回路に接続され、定電圧発生回路から出力された定電圧の供給を受けるカレントミラー回路と、カレントミラー回路の一次側に接続されると共に、定電圧発生回路に接続され、定電圧発生回路から出力された定電圧の供給を受け、この定電圧に基づき、温度依存性を有する一次側電流をカレントミラー回路に供給する温度依存性を付与する回路とからなり、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。
更に、この温度依存性を付与する回路は、一定の温度依存性すなわち一定の温度特性を有する回路で構成し得る。例えば、温度に依存した電流特性を有する整流素子と抵抗Ｒとの直列接続で構成し得る。
更に、この温度に依存した電流特性を有する整流素子は、温度に依存した電流特性を示す１または複数の直列接続したダイオードＤで構成し得る。
一方、クロック発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。レベルシフタは、既知の回路構成で実現し得る。
【０１４１】
次に、この実施の形態６にかかるタイマー回路の第３の回路構成の１例を図１２に示す。この第３の構成例は、上述の図１０に示す第１の構成例とは、以下の点で異なる。図１０に示す第１の構成例においては、電源電圧ＶＤＤをｐチャンネルＭＯＳトランジスタＰ１，Ｐ２のソースに印加したが、図１２に示す第３の回路構成例は、定電圧発生回路ＶＧＥＮの出力部をダイオードＤのアノードとカレントミラー回路のｐチャンネルＭＯＳトランジスタＰ１，Ｐ２のソースに接続し、定電圧発生回路ＶＧＥＮから出力された一定の電圧ＶＲを、ダイオードＤのアノードだけでなく、さらにｐチャンネルＭＯＳトランジスタＰ１，Ｐ２のソースに印加する。
更に、クロック発生回路ＣＧＥＮの出力側にレベルシフタＬＳＦＴを設けて構成する。このレベルシフタＬＳＦＴには、電源電圧ＶＤＤが供給され、クロック発生回路ＣＧＥＮから出力されるクロック信号の振幅を、いわゆるＭＯＳレベル（０〜ＶＤＤ）に変換するものである。
【０１４２】
この第３の構成例によれば、上述の第１の構成例において、クロック発生回路ＣＧＥＮは、電圧ＶＲの振幅を有するクロック信号を出力し、レベルシフタＬＳＦＴは、このクロック発生回路ＣＧＥＮの出力信号の振幅をＭＯＳレベルに変換する。ここで、ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２のソースには一定の電圧ＶＲが与えられるので、上述の第１の構成例に比較して、クロック発生回路ＣＧＥＮが発生するクロック信号の電源電圧依存性を一層排除することができる。
【０１４３】
さらに、実施の形態６に係るタイマー回路の第４の回路構成例につき説明する。この第４の回路構成例は、電源電圧に基づき、温度依存性が付与された電源電流を発生する第一の電源回路と、定電圧発生回路の出力に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性が付与された電源電流を発生する第二の電源回路と、第一の電源回路と第二の電源回路との出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するクロック発生回路とから構成される。ここにおいて、電源回路は、温度依存性を有し、温度上昇に伴いその電源電流を増加させて、クロック周期すなわちタイマー周期を減少させ、或いは温度下降に伴い電源電流を減少させ、クロック周期すなわちタイマー周期を増加させる。
【０１４４】
そして、この第一及び第二の電源回路は、その回路構成を、異なるものとしてもよく、或いは同じものとしてもよい。第一の電源回路は、第一のカレントミラー回路と、この第一のカレントミラー回路の一次側に接続され、温度依存性を有する一次側電流を第一のカレントミラー回路に供給する第一の温度依存性を付与する回路とからなり、この第一の温度依存性を付与する回路は、電源電圧に基づき、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。第二の電源回路は、第二のカレントミラー回路と、この第二のカレントミラー回路の一次側に接続され、温度依存性を有する一次側電流を第二のカレントミラー回路に供給する第二の温度依存性を付与する回路とからなり、この第二の温度依存性を付与する回路は、定電圧発生回路に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。
【０１４５】
更に、この第一及び第二の温度依存性を付与する回路は、その回路構成を、異なるものとしてもよく、或いは同じものとしてもよい。回路構成を同一とする場合、第一及び第二の温度依存性を付与する回路は、一定の温度依存性すなわち一定の温度特性を有する回路で構成し得る。例えば、温度に依存した電流特性を有する整流素子と抵抗Ｒとの直列接続で構成し得る。
更に、この温度に依存した電流特性を有する整流素子は、温度に依存した電流特性を示す１または複数の直列接続したダイオードＤで構成し得る。
一方、クロック発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。
【０１４６】
すなわち、図１３に、この実施の形態６にかかるタイマー回路の第４の回路構成の１例を示す。この第４の構成例は、前述の図２に示す実施の形態１に係るタイマー回路と、上述の図１０に示す実施の形態６に係る第１の構成例とを組み合わせて構成されたものである。すなわち、図１３において、ダイオードＤＡ、抵抗ＲＡ、ｎチャンネルＭＯＳトランジスタＮＡ１〜ＮＡ３、ｐチャンネルＭＯＳトランジスタＰＡ１，ＰＡ２は、図２に示す構成におけるダイオードＤ、抵抗Ｒ、ｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３、ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２に相当する。また、図１３において、ダイオードＤＢ、抵抗ＲＢ、ｎチャンネルＭＯＳトランジスタＮＢ１〜ＮＢ３、ｐチャンネルＭＯＳトランジスタＰＢ１，ＰＢ２は、図１０に示す構成におけるダイオードＤ、抵抗Ｒ、ｎチャンネルＭＯＳトランジスタＮ１〜Ｎ３、ｐチャンネルＭＯＳトランジスタＰ１、Ｐ２に相当する。クロック発生回路ＣＧＥＮは、図１０に示すものと同一である、図２に示すインバータＩ１〜Ｉ３、容量Ｃ１〜Ｃ３、バッファ回路Ｂから構成される。
【０１４７】
この第３の構成によれば、ｐチャンネルＭＯＳトランジスタＰＡ２に流れる電流は、電源電圧ＶＤＤに対する依存性と温度依存性を有する。また、ｐチャンネルＭＯＳトランジスタＰＡ１に流れる電流は、電源電圧ＶＤＤに対する依存性を持たず、温度依存性のみを有する。したがって、電源電圧ＶＤＤに対する感度、すなわち依存性の特性を調整することができる。
【０１４８】
＜実施の形態７＞
以下、この発明にかかる実施の形態７を説明する。
上述の実施の形態１ないし６では、クロック信号のクロック周期、すなわちタイマー周期に温度依存性を意図的に持たせたが、この温度依存性は、温度が上昇した場合その周期が減少し、温度が低下した場合その周期が増加するものであった。そして、クロック発生回路に電流を供給する電源回路が、温度上昇に伴いその電源電流を増加させることで、クロック周期すなわちタイマー周期を減少させ、一方、温度下降に伴いその電源電流を減少させることで、クロック周期すなわちタイマー周期を増加させるよう、タイマー回路のタイマー周期が温度依存性を有していた。
【０１４９】
本実施の形態７に係るタイマー回路は、温度変化に対するタイマー周期の変化率を意図的に大きくとるようモディファイされたものである。すなわち、上述の実施の形態１ないし６のタイマー回路と比較して、本実施の形態７に係るタイマー回路は、温度が下降した場合その周期の増加分をさらに大きくし、温度が上昇した場合その周期の減少分をさらに大きくするものである。そして、クロック発生回路に電流を供給する電源回路が、温度下降に伴いその電源電流を大きく減少させることで、クロック周期すなわちタイマー周期を大きく減少させ、一方、温度上昇に伴いその電源電流を大きく増加させることで、クロック周期すなわちタイマー周期を増加させるよう、タイマー回路のタイマー周期が大きな温度依存性を有する。
【０１５０】
このように、温度変化に対するタイマー周期の変化率を大きくした場合、温度低下に伴い電源回路からの電源電流が大きく減少する。このため、場合によって、電源電流が大きく減少してゼロになる可能性が在る。電源電流がゼロになった場合、タイマー回路は作動しなくなる。
従って、電源電流がゼロになる可能性がある条件でタイマー回路を設計する場合、温度低下に伴い電源回路からの電源電流がゼロになるのを回避するため、電源回路からクロック発生回路への最低限の電源電流を補償するための電流補償回路を、電源回路に付加的に設けることができる。但し、この補償電流は、温度依存性を有しないことが条件となる。そうすることで、温度低下に伴い、温度依存性を有する主電源電流がゼロになっても、温度依存性を有しない補償電流が常にクロック発生回路へ供給されるため、タイマー回路は、この補償電流に基づくクロック周期すなわちタイマー周期を有するクロック信号を常に出力し、タイマー回路が温度の低下により停止することを避けることが可能となる。よって、補償電流は、温度が低下した場合において必要となる最低限補償されるべく電流値以上であることが必要で、低温において許容される最大限のタイマー周期かそれ以下のタイマー周期を提供するものであることが必要である。
【０１５１】
尚、クロック発生回路への温度依存性を有する電源電流がゼロにならない条件でタイマー回路を設計する場合、電流補償回路は必ずしも必要ではない。したがって、電流補償回路を設けなくともよい。
このような、本実施の形態７に係るタイマー回路は、前記実施の形態１乃至６に記載のように、様々な回路や装置に適用し得る。例えば、半導体記憶装置に適用する場合、メモリーセルのホールド特性は、高温条件下に比較して常温或いは低温で良くなる傾向を示す。従って、タイマー回路の逆温度特性周波数を、常温或いは低温条件下に比較して高温条件下で非常に大きく、例えば1桁程度大きく設定することが必要となる場合がある。このような場合、タイマー回路のタイマー周期に前述の逆温度特性を付与することが望ましい。
従って、本実施の形態７では、前述の逆温度特性および電流補償回路を有するタイマー回路を提供する。
【０１５２】
本実施の形態７に係るタイマー回路の第１の回路構成例につき説明する。この第１の回路構成例は、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、電源回路回路からの電源電流に基づき、温度依存性を有する周期を有するクロック信号ＣＬＫを発生するクロック発生回路とから構成される。ここにおいて、電源回路は、温度依存性を有し、温度上昇に伴いその電源電流を増加させて、クロック周期すなわちタイマー周期を減少させ、或いは温度下降に伴い電源電流を減少させて、クロック周期すなわちタイマー周期を増加させる。そして、温度変化に伴う電源電流の変化率を大きく設定する。
【０１５３】
そして、この電源回路は、カレントミラー回路と、カレントミラー回路の一次側に接続され、温度依存性を有する電流をカレントミラー回路の一次側に供給する温度依存性を付与する回路と、カレントミラー回路の一次側に接続され、温度に依存しない補償電流をカレントミラー回路の一次側に供給する補償電流供給回路とからなり、温度依存性を有する電源電流および温度依存性を有しない補償電流に基づき、間接的に温度依存性が付与された電源電流を二次側に発生する。
更に、この温度依存性を付与する回路は、一定の温度依存性すなわち一定の温度特性を有する回路で構成し得るが、必ずしも温度依存性は一定である必要は無く、温度依存性は可変であってよい。温度依存性を付与する回路を、一定の温度依存性すなわち一定の温度特性を有する回路で構成する場合、例えば、温度に依存した電流特性を有する1または複数の整流素子と抵抗Ｒとの直列接続で構成し得る。但し、温度変化に伴う電源電流の変化率を大きく設定するため、複数の整流素子を直列接続に接続することが好ましい。一方、温度依存性を可変にする場合、例えば前記実施の形態２または３で開示した回路構成を適用できる。
【０１５４】
前記整流素子は、温度上昇に伴い整流素子を流れる電流が増加する整流素子であり、正の温度特性を有するダイオードで構成し得る。正の温度特性を有するダイオードは、その順方向の障壁電位Ｖｆが温度上昇により減少することにより、順方向電流が増加する。よって、整流素子は、正の温度特性を有する１または複数の直列接続したダイオードＤで構成し得る。すなわち、前述した実施の形態１乃至６で使用したダイオードと同一の正の温度特性を有するダイオードで構成し得る。
この逆温度依存性を付与する回路が、大きな温度依存性を付与する回路である場合、温度が低くなると、温度依存性を付与する回路からカレントミラー回路の一次側に供給される温度依存性を有する電流がゼロになる場合がある。この場合でも、補償電流供給回路が、温度に依存しない補償電流を常にカレントミラー回路の一次側に供給するので、タイマー回路が停止することはない。
一方、クロック発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。
【０１５５】
この実施の形態７に係るタイマー回路の第１の回路構成を実現するため各種の回路例が挙げられるが、その一例を図１４に示す。第１の回路構成例は、温度依存性を付与する回路の構成と補償電流供給回路を設けた点で、実施の形態１に係るタイマー回路の回路構成とは異なるが、その他の回路構成は、同じである。温度依存性を付与する回路は、正の温度特性を有する複数のダイオードＤと抵抗Ｒとの直列接続からなり、一方、補償電流供給回路は、電源電圧ＶＤＤとカレントミラー回路の一次側との間に直列接続された抵抗Ｒ１からなる。図１４では、直列接続された３つのダイオードＤが示されているが、そのダイオードＤの段数は、調整可能であり、３つに限るものではない。
【０１５６】
ダイオードＤの段数を増やすことで、温度特性が強くなり、温度変化に対する電流変化率が大きくなる。すなわち、ダイオードＤの段数を増加した場合、温度下降に伴う電源電流の減少率は大きくなり、クロック周期すなわちタイマー周期の増加率も大きくなる。そして、温度上昇に伴う電源電流の増加率も大きくなり、クロック周期すなわちタイマー周期の減少率も大きくなる。よって、ダイオードＤの段数を増加した場合であって、大きく温度降下した場合、温度依存性を付与する回路からカレントミラー回路の一次側に供給される電流がゼロになる場合がある。しかしながら、電源電圧ＶＤＤとカレントミラー回路の一次側との間に直列接続された抵抗Ｒ１からなる補償電流供給回路が、温度に依存しない補償電流をカレントミラー回路の一次側に常に供給するため、タイマー回路は停止しない。
【０１５７】
一方、ダイオードＤの段数を減らすことで、温度依存性が弱くなり、温度変化に対する電流変化率が小さくなる。すなわち、ダイオードＤの段数を減少した場合、温度下降に伴う電源電流の減少率は小さくなり、クロック周期すなわちタイマー周期の増加率も小さくなる。そして、温度上昇に伴う電源電流の増加率も小さくなり、クロック周期すなわちタイマー周期の減少率も小さくなる。
複数のダイオードＤと抵抗Ｒとの直列接続からなる温度依存性を付与する回路からカレントミラー回路の一次側に供給される温度依存性を有する電流値Ｉ１が、補償電流供給回路から供給される温度依存性を有しない補償電流値Ｉ２に対し大きくなるよう、ダイオードＤの段数を調整し得る。例えば電流値Ｉ１を電流値Ｉ２の約１０倍にした場合、1桁程度の大きな逆温度特性が得られる。すなわち、高温時に比較して、常温或いは低温時では、クロックの周期すなわちタイマーの周期が1桁程度の大きくなる。
更に、本実施の形態７にかかるタイマー回路の第１の回路構成例は、カレントミラー回路の出力側にクロック発生回路ＣＧＥＮを有する。このクロック発生回路ＣＧＥＮの回路構成は、前記実施の形態１にかかるタイマー回路のクロック発生回路と同一回路構成である。すなわち、クロック発生回路ＣＧＥＮは、図２に示すインバータＩ１〜Ｉ３、容量Ｃ１〜Ｃ３、およびバッファ回路Ｂから構成される。
前記同図において、上述の図２に示す実施の形態１にかかるタイマー回路の構成要素と共通する要素には、同一符号を付し、重複する説明を省略する。
【０１５８】
本実施の形態７に係る逆温度特性を有するタイマー回路の第２の回路構成例につき説明する。この第２の回路構成例は、電源電圧に基づき定電圧を発生する定電圧発生回路と、この定電圧発生回路に接続され、定電圧発生回路から出力された定電圧に基づき、温度依存性が付与された電源電流を発生する電源回路と、この電源回路の出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するクロック発生回路とから構成される。ここにおいて、電源回路は、温度依存性を有し、温度下降に伴いその電源電流を大きく減少させて、クロック周期すなわちタイマー周期を大きく増加させ、一方、温度上昇に伴い電源電流を大きく増加させ、クロック周期すなわちタイマー周期を大きく減少させる。
【０１５９】
そして、この電源回路は、定電圧発生回路に接続され、この定電圧発生回路から出力された定電圧のレベルを降下する回路素子と、第一のカレントミラー回路と、第一のカレントミラー回路の一次側に接続されると共に、定電圧のレベルを降下する回路素子に接続され、レベルが降下した定電圧の供給を受け、この定電圧に基づき、温度依存性を有する一次側電流を第一のカレントミラー回路に供給する温度依存性を付与する回路と、この温度依存性を付与する回路に対し並列に、第一のカレントミラー回路の一次側に接続され、温度に依存しない補償電流を第一のカレントミラー回路の一次側に供給する補償電流供給回路からなり、温度依存性を有する一次側電流に応じて、間接的に温度依存性が付与された電源電流を二次側に発生する。
【０１６０】
更に、この温度依存性を付与する回路は、第二のカレントミラー回路で構成し得る。
更に、この第二のカレントミラー回路の一次側を、第一の電界効果型トランジスタと抵抗素子との直列接続から構成し、その二次側を、第二の電界効果型トランジスタと正の温度特性を有する整流素子との直列接続から構成し得る。第一の電界効果型トランジスタのゲートと、第二の電界効果型トランジスタのゲートは、第二のカレントミラー回路の入力に共通接続される。温度特性を有する整流素子とは、温度上昇に伴い障壁電位が下がり、整流素子を流れる電流が増加する整流素子である。温度特性を有する整流素子は、正の温度特性を有するダイオードの複数段で構成し得る。正の温度特性を有するダイオードは、その順方向の障壁電位Ｖｆが温度上昇により減少することにより、順方向電流が増加する。
【０１６１】
定電圧のレベルを降下する回路素子は、例えば、前記電源電圧ＶＤＤと前記温度依存性を付与する回路との間に直列に接続され、かつそのゲートが、定電圧発生回路の出力に接続された電界効果型トランジスタで構成し得る。また、電界効果型トランジスタに代え、定電圧のレベルを降下する回路素子は、コレクタが電源電圧ＶＤＤに接続され、エミッタが温度依存性を付与する回路に接続され、ベースが定電圧発生回路の出力に接続されたバイポーラトランジスタで構成し得る。
【０１６２】
この温度依存性を付与する回路は、クロック発生回路に対し大きな温度依存性を付与する回路であるため、温度が低くなると、温度依存性を付与する回路からカレントミラー回路の一次側に供給される温度依存性を有する電流がゼロになる場合がある。この場合、補償電流供給回路が、温度に依存しない補償電流を常にカレントミラー回路の一次側に供給するので、タイマー回路が停止することはない。
一方、クロック発生回路は、電源回路の出力側すなわちカレントミラー回路の二次側に接続され、カレントミラー回路の二次側の負荷として作用するリングオシレータと、このリングオシレータの出力側に接続され、温度に依存した周期を有するクロック信号ＣＬＫを発生するバッファ回路Ｂとから構成し得る。
【０１６３】
この実施の形態７に係るタイマー回路の第２の回路構成は、様々な回路構成例で実現し得るが、その一例を図１５に示す。電源電圧に基づき定電圧を発生する定電圧発生回路の一例としてバンドギャップ回路ＢＧＣを使用し得る。バンドギャップ回路ＢＧＣの出力は、ｐチャンネルＭＯＳトランジスタＰ１のゲートに接続される。このｐチャンネルＭＯＳトランジスタＰ１は、電源電圧ＶＤＤと温度依存性を付与する回路の入力側との間に直列に接続される。温度依存性を付与する回路は、第二のカレントミラー回路１００で構成し得る。第二のカレントミラー回路１００の一次側は、ｎチャンネルＭＯＳトランジスタＭ１と第一の抵抗素子Ｒ１との直列接続で構成される。第二のカレントミラー回路１００の二次側は、ｎチャンネルＭＯＳトランジスタＭ２とダイオードＤとの直列接続で構成される。尚、図１５に示した例では、温度依存性を有する整流素子として、ダイオードＤを一段設けたが、ダイオードＤを複数段設けてもよい。この場合、電源電流の温度依存性が非常に大きくなり、温度変化に対し非常に大きな電源電流変化率を得ることができる。
【０１６４】
第二のカレントミラー回路１００の二次側は、第一のカレントミラー回路５０の一次側に接続する。補償電流供給回路は、グランドと前記第一のカレントミラー回路５０の一次側との間に直列に接続された、第二の抵抗素子Ｒ２から構成し得る。したがって、温度依存性を付与する回路を構成する第二のカレントミラー回路１００と、補償電流供給回路を構成する第二の抵抗素子Ｒ２は、共に並列に第一のカレントミラー回路５０の一次側に接続される。
【０１６５】
第一のカレントミラー回路５０は、３つのｐチャンネルＭＯＳトランジスタＰ２、Ｐ３、Ｐ４および２つのｎチャンネルＭＯＳトランジスタＮ１、Ｎ２から構成し得る。ｐチャンネルＭＯＳトランジスタＰ２〜Ｐ４のソースは共に電源電圧ＶＤＤに接続される。これらｐチャンネルＭＯＳトランジスタＰ２〜Ｐ４のゲートは、ｐチャンネルＭＯＳトランジスタＰ２のドレインと接続される。ｐチャンネルＭＯＳトランジスタＰ１のドレインは、前記第二のカレントミラー回路１００の２次側および電流補償回路を構成する第二の抵抗素子Ｒ２に接続される。ｐチャンネルＭＯＳトランジスタＰ４のドレインは、クロック発生回路ＣＧＥＮに接続される。ここで、ｐチャンネルＭＯＳトランジスタＰ２とｐチャンネルＭＯＳトランジスタＰ３の相互コンダクタンスｇｍ２、ｇｍ３は共に等しい。ｐチャンネルＭＯＳトランジスタＰ４の相互コンダクタンスｇｍ４は、ｐチャンネルＭＯＳトランジスタＰ２の整数倍とする。ｐチャンネルＭＯＳトランジスタＰ２、Ｐ４は、クロック発生回路ＣＧＥＮのインバータの電源ノードに接続される。
【０１６６】
一方、ｎチャンネルＭＯＳトランジスタＮ１、Ｎ２のソースは共にグランドに接続される。ｎチャンネルＭＯＳトランジスタＮ１、Ｎ２のゲートは、ｎチャンネルＭＯＳトランジスタＮ１のドレインに接続される。ｎチャンネルＭＯＳトランジスタＮ２のドレインは、クロック発生回路ＣＧＥＮのインバータの各々のグランドノードに接続される。ｎチャンネルＭＯＳトランジスタＮ１のドレインは、上述のｐチャンネルＭＯＳトランジスタＰ３のドレインに接続されている。ここで、ｎチャンネルＭＯＳトランジスタＮ２の相互コンダクタンスｇｍ６は、インバータに電源電位を与えるよう適切な値に設定され、ｎチャンネルＭＯＳトランジスタＮ１の相互コンダクタンスｇｍ５は、ｎチャンネルＭＯＳトランジスタＮ２の整数倍とする。ｎチャンネルＭＯＳトランジスタＮ１，Ｎ２は、インバータにグランド電位を供給する。
【０１６７】
前記バンドギャップ回路ＢＧＣの回路構成の一例を図１６に示す。バンドギャップ回路ＢＧＣは、抵抗素子Ｒ、２つのｎチャンネルＭＯＳトランジスタＮ１１、Ｎ１２、および２つのｐチャンネルＭＯＳトランジスタＰ１１、Ｐ１２から構成し得る。ｐチャンネルＭＯＳトランジスタＰ１１、Ｐ１２のソースは、電源電圧ＶＤＤに接続される。ｐチャンネルＭＯＳトランジスタＰ１１、Ｐ１２のゲートは、ｐチャンネルＭＯＳトランジスタＰ１２のドレインに接続され、このドレインはバンドギャップ回路ＢＧＣの出力に接続される。一方、ｎチャンネルＭＯＳトランジスタＮ１１のソースは、グランドに直接接続され、ｎチャンネルＭＯＳトランジスタＮ１２のソースは、抵抗素子Ｒを介してグランドに接続される。ｎチャンネルＭＯＳトランジスタＮ１１、Ｎ１２のゲートは、ｎチャンネルＭＯＳトランジスタＮ１１のドレインに接続され、このドレインは、ｐチャンネルＭＯＳトランジスタＰ１１のドレインに接続される。
【０１６８】
すなわち、ｎチャンネルＭＯＳトランジスタＮ１１およびｐチャンネルＭＯＳトランジスタＰ１２はダイオード接続され、かつｎチャンネルＭＯＳトランジスタＮ１２をグランドとの間に抵抗素子Ｒを接続することで、電源電圧及び温度に依存しない定電圧を出力する。
図１６に示した回路は、定電圧回路の一例であり、他の回路構成でも適用し得る。すなわち、電源電圧及び温度に依存しない定電圧を出力する回路か、或いは僅かに温度依存しても、補償できる程度であれば問題無い。
【０１６９】
図１４及び図１５に示した本実施の形態７に係る前述の第一及び第二の回路構成例により得られる温度特性曲線をそれぞれ図１７（ａ）及び図１７（ｂ）に示す。
図１７（ａ）及び図１７（ｂ）に示す本実施の形態７に係るタイマー回路の前述の第一及び第二の回路構成例の温度変化に対する電源電流の変化率は、非常に大きく、温度特性曲線は大きく勾配を有する。具体的には、高温時に比較して低温時あるいは常温時では、クロック発生回路が出力するクロックの周期すなわちタイマー周期が約一桁異なる。そして、ある温度Ｔ１以下の温度では、クロック発生回路が出力するクロックの周期すなわちタイマー周期が温度に依存せず一定となる。これは、温度Ｔ１以下で、温度依存性を付与する回路から出力される温度依存性を有する電流がゼロとなり、補償電流供給回路から供給された温度に依存しない補償電流のみが、クロック発生回路に供給され、補償電流に基づくタイマー周期が得られることを示す。
【０１７０】
以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述の実施の形態１ないし７では、ダイオードの温度特性をタイマー周期に反映させるように構成したが、これに限定されることなく、温度の上昇に伴って電流が増加する特性を有するものであれば、どのような素子を用いてもよい。
【０１７１】
また、上述の実施の形態１ないし７では、ｎチャンネルＭＯＳトランジスタＮ１，Ｎ３からなるカレントミラー回路と、ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２からなるカレントミラー回路を設けたが、これに限定されることなく、何れかのみを設けてもよい。
さらに、上述の実施の形態１ないし４では、ｐチャンネルＭＯＳトランジスタＰ１，Ｐ２からなるカレントミラー回路の一次側の負荷としてｎチャンネルＭＯＳトランジスタＮ２を設けたが、これに限定されることなく、ダイオードＤおよび抵抗Ｒに相当する要素をグランドとｐチャンネルＭＯＳトランジスタＰ１との間に設けてもよい。
【０１７２】
【発明の効果】
この発明によれば、以下の効果を得ることができる。
すなわち、この発明にかかるタイマー回路によれば、温度に依存した電流特性を有する整流素子を有し、前記整流素子を流れる電流に応じた電源電流を発生する電源回路と、前記電源回路から電源の供給を受けてクロック信号を発生するクロック発生回路と、を備えたので、温度の上昇に伴ってタイマー周期を減少させ、温度の低下に伴ってタイマー周期を増加させることが可能となる。
また、この発明にかかる半導体記憶装置によれば、ワースト条件下でリフレッシュ動作を保障しながら、ティピカル条件下での過剰なリフレッシュ動作を抑制することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるタイマー回路を備えた半導体記憶装置の全体構成を示すブロック図である。
【図２】この発明の実施の形態１にかかるタイマー回路の構成を示すブロック図である。
【図３】この発明の実施の形態１にかかるタイマー回路の動作原理を説明するための特性図である。
【図４】この発明の実施の形態１にかかるタイマー周期の温度依存性を示す特性図である。
【図５】この発明の実施の形態２にかかるダイオードのバイパス回路の構成例を示す回路図である。
【図６】この発明の実施の形態３にかかるタイマー回路の意義を説明するためのタイミングチャートである。
【図７】この発明の実施の形態３にかかるタイマー回路の特徴部を示す図である。
【図８】この発明の実施の形態４にかかるタイマー回路の構成を示す回路図である。
【図９】この発明の実施の形態５にかかる半導体記憶装置が備えるワードパルス発生回路の構成を示す回路図である。
【図１０】この発明の実施の形態６にかかるタイマー回路の第１の構成例を示す回路図である。
【図１１】この発明の実施の形態６にかかるタイマー回路の第２及び第３の構成例を示す回路図である。
【図１２】この発明の実施の形態６にかかるタイマー回路の第３の構成例を示す回路図である。
【図１３】この発明の実施の形態６にかかるタイマー回路の第４の構成例を示す回路図である。
【図１４】この発明の実施の形態７にかかるタイマー回路の第１の構成例を示す回路図である。
【図１５】この発明の実施の形態７にかかるタイマー回路の第２の構成例を示す回路図である。
【図１６】図１５のタイマー回路に使用し得るバンドギャップ回路の回路構成例を示す回路図である。
【図１７】図１４及び図１５に示すタイマー回路のタイマー周期の温度依存性を示す特性図である。
【図１８】従来技術にかかるタイマー回路の構成例を示す図である。
【図１９】従来技術にかかるタイマー周期の温度依存性を示す特性図である。
【符号の説明】
１ アドレス入力系
３ パルスジェネレータ
４ リフレッシュ制御回路
５ アドレスマルチプレクサ
６ メモリセルアレイ
７ ロウデコーダ
８ カラムデコーダ
９ センスアンプ・リセット回路
１０ Ｉ／Ｏバッファ
１１ Ｒ／Ｗ制御回路
１２ ラッチ制御回路
１３ ロウ制御回路
１４ カラム制御回路
１５ ブースト電源
１６ 基板電圧発生回路
１７ リファレンス電圧発生回路
Ｄ，Ｄ１〜Ｄ３ ダイオード
Ｒ，Ｒ１，Ｒ２，Ｒ１０，Ｒ２０ 抵抗
Ｎ１〜Ｎ６，Ｎ１０ ｎチャンネルＭＯＳトランジスタ
Ｐ１，Ｐ２，Ｐ１０ ｐチャンネルＭＯＳトランジスタ
ＴＲ ｎｐｎ型バイポーラトランジスタ
Ｉ１〜Ｉ３，Ｉ１０〜Ｉ３０ インバータ
Ｃ１〜Ｃ３，Ｃ１０〜Ｃ３０ 容量
Ｂ バッファ
Ｆ１，Ｆ２，Ｆ１０〜Ｆ３０ ヒューズ
Ｇ ゲート回路
Ｇ１〜Ｇ３ 論理積ゲート
Ｇ４，Ｇ５ 論理和ゲート
Ｈ ヒューズ回路
ＤＬＹ 遅延回路
ＮＡ 否定的論理積ゲート
ＩＮＶ インバータ
ＴＩＭ タイマー回路
ＢＩＣ バイナリカウンタ
ＭＡＸ マルチプレクサ
ＶＧＥＮ 定電圧発生回路
ＣＧＥＮ クロック発生回路
ＬＳＦＴ レベルシフタ

Claims (2)

1. 電源電圧とグランド電圧との間に接続される第１のカレントミラー回路と、
   正の温度特性を有する複数のダイオードと抵抗との直列接続からなり、前記電源電圧と前記第一のカレントミラー回路の一次側との間に接続されると共に、温度依存性を有する一次側電流を第一のカレントミラー回路に供給する温度依存性を付与する回路と、
   前記電源電圧と前記カレントミラー回路の一次側との間に直列に接続されると共に、前記温度依存性を付与する回路に対し並列に接続される抵抗からなり、温度に依存しない補償電流を前記第１のカレントミラー回路の一次側に供給する補償電流供給回路と、
   前記第１のカレントミラー回路の二次側に接続され、該第１のカレントミラー回路の二次側に流れる二次電流に基づき、温度依存性を有する周期を有するクロック信号を発生するクロック発生回路とからなるタイマー回路。
2. 電源電圧及びグランド電圧との間に接続される第１のカレントミラー回路と、
   前記電源電圧のレベルを降下させる回路素子と、
   前記回路素子と前記グランド電圧との間に接続される抵抗を有する第１の電流パスと、前記グランド電圧と前記第一のカレントミラー回路の一次側との間に接続されるダイオードを有する第２の電流パスとを有する第２のカレントミラー回路からなり、前記回路素子からレベルが降下した定電圧の供給を受け、この定電圧に基づき、温度依存性を有する一次側電流を第一のカレントミラー回路に供給する温度依存性を付与する回路と、
   前記グランド電圧と前記カレントミラー回路の一次側との間に直列接続されると共に、前記温度依存性を付与する回路に対し並列に接続される抵抗からなり、温度に依存しない補償電流を前記第１のカレントミラー回路の一次側に供給する補償電流供給回路と、
   前記第１のカレントミラー回路の二次側に接続され、該第１のカレントミラー回路の二次側に流れる二次電流に基づき、温度依存性を有する周期を有するクロック信号を発生するクロック発生回路とからなるタイマー回路。

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