JP2002111411A - 演算増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 高い安定性を確保しつつ電圧ゲインを高め
る。 【解決手段】 フォールデッドカスコード接続された差
動増幅回路２２の出力端子と電圧増幅回路２４の入力端
子とを結合するコンデンサＣ２１と、スイッチ３９、４
０からなるバイアス設定回路２３とを備える。切替信号
ＶINITをＨにしてコンデンサＣ２１にバイアス電圧を充
電するバイアス設定動作の後、切替信号ＶINITをＬにし
て増幅動作を行う。コンデンサＣ２１はレベルシフト回
路として動作して、トランジスタＱ２７、Ｑ２９が飽和
領域で動作するようバイアスする。これにより、差動増
幅回路２２の出力インピーダンスが増大し、その電圧ゲ
インが大きくなる。レベルシフト回路にソースフォロア
などのトランジスタ回路を用いないので安定性が高い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カスコード接続さ
れた差動増幅回路を備えた演算増幅器に関する。

【発明が解決しようとする課題】フォールデッドカスコ
ード接続タイプの差動増幅回路は、「ANALOG MOS INTEG
RATED CIRCUITS FOR SIGNAL PROCESSING」（JOHN WILEY
& SONS ）のP251-P253にも記載されているように、出
力端子の負荷容量に対する安定性と広帯域特性とを兼ね
備えており、ＩＣ化された演算増幅器において従来から
広く用いられている。図６は、このタイプの演算増幅器
の電気的構成を示すもので、演算増幅器１は、フォール
デッドカスコード接続された差動増幅回路２、レベルシ
フト回路３および電圧増幅回路４が順に接続された構成
を有している。

【０００２】差動増幅回路２は、ＭＯＳトランジスタ
（以下、単にトランジスタと称す）Ｑ１〜Ｑ１１から構
成されている。このうち入力端子５、６に接続されたト
ランジスタＱ１、Ｑ２は差動対を構成し、カスコード接
続されたトランジスタＱ４〜Ｑ７は、負荷トランジスタ
として上記差動対の能動負荷７を構成している。また、
レベルシフト回路３は、電源線８と９との間に直列に接
続されたトランジスタＱ１２、Ｑ１３から構成されるソ
ースフォロアの構成を有し、電圧増幅回路４は、電源線
８と９との間に出力端子１０を挟んで直列に接続された
トランジスタＱ１４、Ｑ１５から構成されている。コン
デンサＣ１および抵抗Ｒ１は、位相補償を行うためのも
のである。

【０００３】この演算増幅器１においてフォールデッド
カスコードタイプの差動増幅回路２を用いているのは、
上述の理由に加え高い電圧ゲインを得るためである。す
なわち、一般に差動増幅回路において、電圧ゲインは差
動対に対する能動負荷のインピーダンスに比例するた
め、負荷トランジスタをカスコード接続して能動負荷の
インピーダンスを高く設定すれば、電圧ゲインを高める
ことができる。

【０００４】実際に差動増幅回路２の電圧ゲインＡｖ
は、上記文献にも記載されているように、以下の（２）
式から得られる差動増幅回路２の出力インピーダンスＲ
ｏを用いて（１）式により計算される値となる。なお、
ｇｍはトランジスタの相互コンダクタンス、ｇｄはトラ
ンジスタのドレインコンダクタンス、ｒｄはトランジス
タのドレイン抵抗である。

【０００５】

【数１】

【０００６】これら（１）式と（２）式とに基づいて、
能動負荷７のインピーダンスを十分に高めて、差動増幅
回路２の電圧ゲインＡｖを高く設定するために必要とな
る回路動作条件について以下に説明する。

【０００７】電圧ゲインＡｖを高めるためには、差動増
幅回路２の出力インピーダンスＲｏを大きくすること、
つまりトランジスタＱ７をそのドレイン抵抗ｒｄ（Ｑ
７）および相互コンダクタンスｇｍ（Ｑ７）が大きいバ
イアス状態で動作させるとともに、トランジスタＱ１、
Ｑ２のミラー効果を防止する目的で挿入されているトラ
ンジスタＱ９をそのドレイン抵抗ｒｄ（Ｑ９）および相
互コンダクタンスｇｍ（Ｑ９）が大きいバイアス状態で
動作させることが必要である。一般に、ある決められた
ＩＣ製造プロセスにおいて製造されたトランジスタをド
レイン抵抗ｒｄおよび相互コンダクタンスｇｍが高い状
態で使用するためには、トランジスタを飽和領域で使用
しなければならない。

【０００８】いま、図６において、レベルシフト回路３
がない場合、すなわち差動増幅回路２を構成するトラン
ジスタＱ７のドレイン（差動増幅回路２の出力端子）と
電圧増幅回路４を構成するトランジスタＱ１５のゲート
（電圧増幅回路４の入力端子）とが直接接続されている
場合において、トランジスタＱ７、Ｑ９が飽和領域で使
用可能かどうかを考察する。

【０００９】一般に、Ｎチャネル型のＭＯＳトランジス
タを飽和領域で使用するためには、ドレイン・ソース間
電圧Ｖds、ゲート・ソース間電圧Ｖgs、しきい値電圧Ｖ
ｔの間に、以下の（３）式で示す関係が成立しなければ
ならない。 Ｖds＞Ｖgs−Ｖｔ …（３） 従って、トランジスタＱ７を飽和領域で使用するために
は、以下の（４）式で示す関係が必要となる。 Ｖds（Ｑ７）−Ｖgs（Ｑ７）＞−Ｖｔ …（４）

【００１０】一方、トランジスタＱ５、Ｑ１５との関係
においては、以下の（５）式が成立している。 Ｖds（Ｑ７）−Ｖgs（Ｑ７） ＝Ｖgs（Ｑ１５）−（Ｖgs（Ｑ７）＋Ｖgs（Ｑ５））…（５） これら（４）式および（５）式から、トランジスタＱ７
を飽和領域で使用するためには、以下の（６）式が満た
されることが条件となる。 Ｖgs（Ｑ１５）−（Ｖgs（Ｑ７）＋Ｖgs（Ｑ５））＋Ｖｔ＞０ …（６）

【００１１】しかし、トランジスタＱ５とＱ１５とに同
程度の電流が流れていると仮定すると、Ｖgs（Ｑ５）と
Ｖgs（Ｑ１５）とはほぼ同じ値となるため、上記（６）
式を満足させることはできない。このため、レベルシフ
ト回路３を設けない回路構成では、トランジスタＱ７を
そのドレイン抵抗ｒｄ（Ｑ７）および相互コンダクタン
スｇｍ（Ｑ７）が高い状態で動作させることができず、
高い電圧ゲインＡｖを得ることができない。

【００１２】これに対し、図６に示すようにレベルシフ
ト回路３を付加した構成では、以下の（７）式が成立す
る。 Ｖds（Ｑ７）−Ｖgs（Ｑ７） ＝（Ｖgs（Ｑ１２）＋Ｖgs（Ｑ１５））−（Ｖgs（Ｑ７）＋Ｖgs（Ｑ５）） …（７）

【００１３】このため、トランジスタＱ７、Ｑ１２およ
びＱ１５に同程度の電流を流せば、（７）式の右辺がほ
ぼ０となって上記（４）式を満足することができ、トラ
ンジスタＱ７を飽和領域で使用することができる。この
ように、演算増幅器１においては、電圧ゲインＡｖを高
める上でレベルシフト回路３が不可欠となる。

【００１４】ところが、差動増幅回路２と電圧増幅回路
４とをソースフォロアから構成されるレベルシフト回路
３を介して接続すると、演算増幅器１のオープンループ
特性においてソースフォロアに起因するｐｏｌｅ（極）
が発生し、周波数の高い領域で位相遅れが大きくなる。
このため、演算増幅器１にフィードバックをかけて使用
した場合、安定性が低下して発振し易くなるといった問
題が生じる。

【００１５】また、ソースフォロアのレベルシフト電圧
を決定する主要因はトランジスタのしきい値電圧Ｖｔで
あり、これは製造プロセスによって決まってしまうもの
である。従って、差動増幅回路２の回路形態（例えば負
荷トランジスタのカスコード接続の段数）、電圧増幅回
路４の回路形態、トランジスタサイズ、トランジスタの
特性、電源電圧などに応じて、電圧ゲインＡｖを高める
上でより好ましいレベルシフト電圧を設定することがで
きないという不都合があった。

【００１６】本発明は、上記事情に鑑みてなされたもの
で、その目的は、カスコード接続された差動増幅回路を
備え、高い安定性を確保しつつ電圧ゲインを高めること
ができる演算増幅器を提供することにある。

【００１７】

【課題を解決するための手段】請求項１に記載した手段
によれば、差動増幅回路と電圧増幅回路とが第１のコン
デンサを介して結合されており、第１のバイアス設定回
路は、演算増幅器の増幅動作に先立って第１のコンデン
サを所定のバイアス電圧に充電する。これにより、増幅
動作中、第１のコンデンサはそのバイアス電圧に充電さ
れた状態に保持され、差動増幅回路と電圧増幅回路と
は、第１のコンデンサによって互いにバイアス電圧だけ
レベルシフトされた状態で動作可能となる。つまり、第
１のコンデンサは、直流分をカットするように作用する
のではなく、差動増幅回路と電圧増幅回路とを結合し且
つレベルシフト電圧を生成するように作用する。

【００１８】そして、演算増幅器の電圧ゲインを高める
上で好ましいバイアス電圧を設定することにより、差動
増幅回路と電圧増幅回路とは、その好ましいバイアス電
圧により定まるバイアス状態で増幅動作を行うことがで
きるようになり、カスコード接続された差動増幅回路が
本来的に有する高い電圧ゲインを有効に利用可能とな
る。

【００１９】本手段によれば、第１のコンデンサが差動
増幅回路と電圧増幅回路との間のレベルシフト機能を持
つため、トランジスタにより構成されるレベルシフト回
路が不要となる。このため、レベルシフト回路を設ける
ことによるｐｏｌｅ（極）の発生がなくなり、演算増幅
器の安定性を高めることができる。

【００２０】さらに、本手段によれば、差動増幅回路に
おける負荷トランジスタのカスコード接続形態や電圧増
幅回路の回路形態、電源電圧、ＩＣとしてのトランジス
タサイズや特性などに応じて、高い電圧ゲインを得るた
めに最適なバイアス電圧を設定可能となるので、種々の
演算増幅器において広く適用することができる。

【００２１】請求項２に記載した手段によれば、バイア
ス電圧に充電された第１のコンデンサによって、カスコ
ード接続された負荷トランジスタが高いインピーダンス
を持つように差動増幅回路をバイアスできるので、演算
増幅器の電圧ゲインを高めることができる。

【００２２】請求項３、４に記載した手段によれば、差
動増幅回路と電圧増幅回路は、それぞれその出力端子と
入力端子を介して第１のコンデンサによって好ましいバ
イアス状態に設定される。

【００２３】請求項５に記載した手段によれば、増幅動
作に先立って、第１のバイアス設定回路の第１および第
２のスイッチ回路がオンとなり、第１のコンデンサの第
１および第２の端子にバイアス設定電圧が印加される
（バイアス設定動作）。その後、第１および第２のスイ
ッチ回路がオフになって増幅動作が開始されると、第１
のコンデンサの第２の端子の電荷が保持され、以てコン
デンサの両端子間の電圧が保持されるため、その増幅動
作中は、差動増幅回路および第１のトランジスタが、そ
れぞれ所定のバイアス状態に保持される。また、本手段
によれば、差動増幅回路および電圧増幅回路のバイアス
状態をそれぞれ独立して設定することができる利点があ
る。

【００２４】請求項６に記載した手段によれば、増幅動
作に先立って第２のスイッチ回路がオンすると、電圧増
幅回路において第１のトランジスタのゲートとドレイン
とが接続され、第１のトランジスタには一定のバイアス
電流が流れる。そして、第１のコンデンサの第２の端子
には、第１のトランジスタがこのバイアス電流を流し得
るだけのバイアス設定電圧が印加されるので、第１およ
び第２のスイッチ回路がオフになって増幅動作が開始さ
れた後も、第１のトランジスタは上記バイアス状態を保
持できる。

【００２５】請求項７に記載した手段によれば、第３の
スイッチ回路は、増幅動作に先立って、差動増幅回路の
出力端子と第１のコンデンサの第１の端子とを切り離す
ので、上記バイアス設定動作中において、差動増幅回路
の出力電流が第１のスイッチ回路に流れることによる誤
差電圧の発生を防止することができる。

【００２６】請求項８に記載した手段によれば、電圧増
幅回路において、第１のトランジスタと第２のトランジ
スタとが出力端子を挟んで直列に接続されているととも
に、第１のトランジスタのゲートと第２のトランジスタ
のゲートとが、第２のコンデンサまたは第１、第２のコ
ンデンサにより接続されている。これにより、第１およ
び第２のトランジスタは相補的に動作可能となり、第１
のトランジスタのみならず第２のトランジスタも入力信
号に応じて十分な電流駆動能力を持つようになる。その
結果、電圧増幅回路の出力インピーダンスが平衡化さ
れ、出力電圧の振幅方向（立ち上がり、立ち下がり）に
よらず常に高速動作が可能となる。

【００２７】請求項９に記載した手段によれば、差動増
幅回路の出力端子と電圧増幅回路が持つ複数の各入力端
子とが第１のコンデンサを含む複数のコンデンサにより
結合されている。この場合にも、差動増幅回路と電圧増
幅回路とは、複数のコンデンサのうちの第１のコンデン
サによって、互いにバイアス電圧だけレベルシフトされ
た状態で動作するので、そのバイアス電圧を適宜設定す
ることにより演算増幅器の電圧ゲインを高めることがで
きる。

【００２８】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図１ないし図３を参照しな
がら説明する。図１は、ＭＯＳＩＣとして構成された演
算増幅器の電気的構成を示している。この図１におい
て、演算増幅器２１は、差動増幅回路２２、コンデンサ
Ｃ２１、バイアス設定回路２３、電圧増幅回路２４およ
び位相補償回路２５から構成されている。電源線２６、
２７間には電源端子２８、２９を介して電源電圧ＶDD
（例えば５Ｖ）が与えられるようになっている。

【００２９】差動増幅回路２２は、フォールデッドカス
コード接続タイプであって、ＭＯＳトランジスタ（以
下、単にトランジスタと称す）Ｑ２１〜Ｑ３１から構成
されている。このうちＮチャネル型のトランジスタＱ２
１、Ｑ２２は差動対を構成し、その共通に接続されたソ
ースと電源線２７との間には、定電流回路として動作す
るＮチャネル型のトランジスタＱ２３が接続されてい
る。これらトランジスタＱ２１、Ｑ２２、Ｑ２３のゲー
トは、それぞれ入力電圧ＶINM の入力端子３０、入力電
圧ＶINP の入力端子３１、バイアス設定電圧ＶBIAS3 の
入力端子３２に接続されている。

【００３０】電源線２６と２７との間には、それぞれ対
をなすＮチャネル型のトランジスタＱ２４とＱ２５、Ｎ
チャネル型のトランジスタＱ２６とＱ２７、Ｐチャネル
型のトランジスタＱ２８とＱ２９およびＰチャネル型の
トランジスタＱ３０とＱ３１が直列に（縦積みとなるよ
うに）接続されている。このうち、トランジスタＱ２４
〜Ｑ２７（負荷トランジスタに相当）はカスコード接続
されており、差動対に対する能動負荷３３を構成してい
る。

【００３１】トランジスタＱ３０とＱ３１は、差動対の
出力電流を折り返して上記能動負荷３３に入力させるた
めの定電流回路３４を構成しており、その共通ゲート線
には入力端子３５を介してバイアス設定電圧ＶBIAS1 が
与えられている。また、能動負荷３３と定電流回路３４
との間に接続されたトランジスタＱ２８、Ｑ２９は、ト
ランジスタＱ２１、Ｑ２２におけるミラー効果の発生を
抑制するためのものである。これらトランジスタＱ２
８、Ｑ２９のソース（すなわちトランジスタＱ３０、Ｑ
３１のドレイン）は、それぞれトランジスタＱ２１、Ｑ
２２のドレインに接続されており、トランジスタＱ２
８、Ｑ２９の共通ゲート線には入力端子３６を介してバ
イアス設定電圧ＶBIAS2 が与えられている。なお、トラ
ンジスタＱ２７およびＱ２９の各ドレインの共通接続点
が、差動増幅回路２２の出力端子に相当する。

【００３２】電圧増幅回路２４は、電源線２６と２７と
の間に、互いに導電型の異なるＰチャネル型のトランジ
スタＱ３３（第２のトランジスタに相当）とＮチャネル
型のトランジスタＱ３２（第１のトランジスタに相当）
とが出力端子３７を挟んで直列に接続された構成を備え
ている。トランジスタＱ３３は、そのゲートにバイアス
設定電圧ＶBIAS1 が与えられており、定電流回路として
動作するようになっている。なお、トランジスタＱ３２
のゲートが、電圧増幅回路２４の入力端子に相当する。

【００３３】さて、差動増幅回路２２の出力端子と電圧
増幅回路２４の入力端子との間には、第１のコンデンサ
に相当するコンデンサＣ２１が接続されている。コンデ
ンサＣ２１の両端子のうち差動増幅回路２２側の端子ｘ
ａが第１の端子に相当し、電圧増幅回路２４側の端子ｘ
ｂが第２の端子に相当する。

【００３４】コンデンサＣ２１の端子ｘａと入力端子３
８との間にはアナログスイッチ３９（第１のスイッチ回
路に相当）が接続され、コンデンサＣ２１の端子ｘｂと
トランジスタＱ３２のドレインとの間にはアナログスイ
ッチ４０（第２のスイッチ回路に相当）が接続されてい
る。これらアナログスイッチ３９、４０（以下、スイッ
チ３９、４０と称す）は、それぞれＮチャネル型のトラ
ンジスタＱ３４とＰチャネル型のトランジスタＱ３５と
が並列接続された構成、Ｎチャネル型のトランジスタＱ
３６とＰチャネル型のトランジスタＱ３７とが並列接続
された構成を有している。

【００３５】上記入力端子３８には、外部からバイアス
設定電圧ＶBIAS4 が与えられるようになっている。ま
た、入力端子４１には、外部に設けた図示しない制御回
路からＨレベルまたはＬレベルを持つ切替信号ＶINITが
与えられるようになっている。入力端子４１は、上記ト
ランジスタＱ３４、Ｑ３６のゲートに直接接続されると
ともに、インバータ回路４２を介して上記トランジスタ
Ｑ３５、Ｑ３７のゲートに接続されている。上述したバ
イアス設定回路２３（第１のバイアス設定回路に相当）
は、これらスイッチ３９、４０およびインバータ回路４
２により構成されている。なお、差動増幅回路２２の出
力端子と出力端子３７との間には、コンデンサＣ２２と
抵抗Ｒ２１との直列回路からなる位相補償回路２５が接
続されている。

【００３６】次に、上述の演算増幅器２１をトラックホ
ールド回路の前置増幅器として用いた場合における動作
について、図２および図３も参照しながら説明する。ま
ず、演算増幅器２１単体の動作について説明する。演算
増幅器２１は、切替信号ＶINITがＬレベルの場合に通常
の増幅動作を実行し、切替信号ＶINITがＨレベルの場合
にコンデンサＣ２１にバイアス電圧を充電するバイアス
設定動作を実行する。

【００３７】切替信号ＶINITがＬレベルからＨレベルに
変化すると、スイッチ３９、４０がともにオンとなり、
コンデンサＣ２１の端子ｘａにはスイッチ３９を介して
バイアス設定電圧ＶBIAS4 が印加される。一方、トラン
ジスタＱ３２のゲートに接続されているコンデンサＣ２
１の端子ｘｂは、スイッチ４０を介してトランジスタＱ
３３、Ｑ３２のドレイン（出力端子３７）に接続され
る。出力端子３７を通した電流の入出力がないとすれ
ば、トランジスタＱ３３が流し出す電流は全てトランジ
スタＱ３２のドレイン電流となり、トランジスタＱ３２
のドレイン電圧（出力電圧ＶOUT ）すなわちコンデンサ
Ｃ２１の端子ｘｂの電圧は、そのドレイン電流により決
まる電圧となる。なお、コンデンサＣ２１が、その端子
ｘａ、ｘｂ間に与えられるバイアス電圧により十分に充
電された状態となるためには、Δｔ１だけの充電時間を
必要とする。

【００３８】コンデンサＣ２１が十分に充電された後、
切替信号ＶINITがＨレベルからＬレベルに変化すると、
スイッチ３９、４０がともにオンからオフになる。この
場合、コンデンサＣ２１の端子ｘｂとトランジスタＱ３
２のゲートとの接続ノードはハイインピーダンスとなる
ため、コンデンサＣ２１の電荷が保存される。その結
果、コンデンサＣ２１の端子間電圧も、切替信号ＶINIT
がＬレベルに変化する直前の電圧つまり上記バイアス電
圧に保持される。トランジスタＱ３３が流し出す電流は
常に一定であるため、出力端子３７を通して電流の入出
力がない場合、トランジスタＱ３２のゲート電圧は切替
信号ＶINITがＨレベルの場合の電圧と等しくなる。

【００３９】従って、切替信号ＶINITがＬレベルに変化
して演算増幅器２１が増幅動作を開始した後も、コンデ
ンサＣ２１の端子ｘａの電圧すなわちトランジスタＱ２
７のドレイン電圧は、バイアス設定電圧ＶBIAS4 のまま
保たれる。つまり、コンデンサＣ２１は、差動増幅回路
２２の出力端子を上記バイアス電圧だけレベルシフトし
た状態で電圧増幅回路２４の入力端子に結合するレベル
シフト回路としての機能を果たしている。このため、差
動増幅回路２２から電圧増幅回路２４へは交流信号のみ
ならず直流信号も伝達することができる。

【００４０】さて、演算増幅器２１の電圧ゲインＡｖ
（オープンループゲイン）を高めるためには、「発明が
解決しようとする課題」で説明したように、差動増幅回
路２２を適切なバイアス状態で動作させることが必要と
なる。具体的には、（１）式および（２）式に基づいて
説明したように、差動増幅回路２２の出力インピーダン
スＲｏが高まるようにトランジスタＱ２７とＱ２９のド
レイン抵抗ｒｄおよび相互コンダクタンスｇｍを大きく
するため、これらを飽和領域で動作させることが必要と
なる。

【００４１】本実施形態の演算増幅器２１の場合、バイ
アス設定電圧ＶBIAS4 、ＶBIAS2 を変えることにより、
それぞれ増幅動作中におけるトランジスタＱ２７のドレ
イン電圧、トランジスタＱ２９のゲート電圧を任意に設
定することができる。具体的に、トランジスタＱ２７、
Ｑ２９を飽和領域で動作させるためには、バイアス設定
電圧ＶBIAS4 、ＶBIAS2 を以下の（８）式、（９）式で
定まる値に設定すれば良い。

【００４２】 ＶBIAS4 ＞（Ｖgs（Ｑ２７）＋Ｖgs（Ｑ２５））−ＶｔN …（８） ＶBIAS2 ＞ＶBIAS4 −｜ＶｔP ｜ …（９） ただし、 ＶｔN ：Ｎチャネル型のＭＯＳトランジスタのしきい値
電圧 ＶｔP ：Ｐチャネル型のＭＯＳトランジスタのしきい値
電圧

【００４３】ここで、バイアス設定電圧ＶBIAS4 、ＶBI
AS2 は、電源電圧ＶDDを抵抗分圧するなどの手段により
容易に生成することができる。電源電圧ＶDDが５Ｖの本
実施形態の場合、バイアス設定電圧ＶBIAS4 としては例
えばＶDD／２（２．５Ｖ）の電圧値を設定すれば良い。

【００４４】ところで、上述したように切替信号ＶINIT
がＬレベルになるとスイッチ３９、４０がオフとなって
コンデンサＣ２１の電荷が保存されるが、実際にはコン
デンサＣ２１、トランジスタＱ３２のゲートおよびスイ
ッチ４０を介して電荷が抜けるため、コンデンサＣ２１
の電荷はわずかずつ減少する。そこで、この演算増幅器
２１を精度良く用いるためには、上記電荷抜けに起因す
る電圧誤差が所定範囲内に収まるように、所定時間ごと
に上記バイアス設定動作を繰り返し実行する必要があ
る。このバイアス設定動作期間中は、増幅動作を行うこ
とができない。こうした特徴を持つ演算増幅器２１の適
用例として、トラックホールド回路の前置増幅器につい
て説明する。

【００４５】図２は、演算増幅器２１とトラックホール
ド回路との電気的接続形態を示したものである。演算増
幅器２１はボルテージフォロアとしての回路形態を有
し、その出力端子３７はトラックホールド回路４３の入
力端子に接続されている。トラックホールド回路４３
は、ホールド信号ＶＨがＬレベルの期間において演算増
幅器２１からの出力電圧Ｖout を通過させ、ホールド信
号ＶＨがＨレベルの期間においてその出力電圧Ｖout を
ホールドするようになっている。

【００４６】図３は、このトラックホールド動作におけ
る演算増幅器２１の入力電圧ＶINPと出力電圧ＶOUT 、
トラックホールド回路４３の出力電圧ＶOH、切替信号Ｖ
INITおよびホールド信号ＶＨの各波形を示している。こ
の図３に示すように、トラックホールド回路４３のホー
ルド信号ＶＨは周期ＴごとにＨレベルとなり、このホー
ルド信号ＶＨのＨレベル期間に同期して、演算増幅器２
１に切替信号ＶINITが与えられる。この場合の周期Ｔ
は、演算増幅器２１に必要となるバイアス設定動作の周
期よりも短く設定されている。また、これら切替信号Ｖ
INITとホールド信号ＶＨとは、図示しない制御回路から
与えられている。

【００４７】いま時刻ｔ１においてホールド信号ＶＨが
ＬレベルからＨレベルに変化すると、時刻ｔ１から少な
くともトラックホールド回路４３のホールド時間Δｔ２
以上経過した後の時刻ｔ２において、切替信号ＶINITが
ＬレベルからＨレベルに変化する。これにより、演算増
幅器２１は増幅動作からバイアス設定動作へと移行し、
演算増幅器２１の出力電圧ＶOUT は入力電圧ＶINP 、Ｖ
INM とは無関係な値（トランジスタＱ３２のゲート・ソ
ース間電圧）になる。しかし、時刻ｔ２では既にトラッ
クホールド回路４３がホールド動作を行っているので、
バイアス設定動作に伴う演算増幅器２１の出力電圧ＶOU
T がトラックホールド回路４３の出力電圧ＶOHに影響を
及ぼすことはない。

【００４８】その後、時刻ｔ２からバイアス設定動作の
完了に必要となる上述の時間Δｔ１以上経過した時刻で
あって、且つホールド信号ＶＨがＨレベルからＬレベル
に変化する時刻ｔ４よりも少なくとも時間Δｔ３だけ早
い時刻ｔ３において、切替信号ＶINITがＨレベルからＬ
レベルに変化する。この時間Δｔ３は、演算増幅器２１
がバイアス設定動作から増幅動作に復帰するために要す
る時間である。

【００４９】これにより、演算増幅器２１のコンデンサ
Ｃ２１にバイアス電圧に相当する電荷が設定されるとと
もに、演算増幅器２１は、トラックホールド回路４３が
トラック動作を開始する時刻ｔ４以降において、通常の
増幅動作を行うことができる。つまり、この適用例で
は、トラックホールド回路４３のホールド期間を利用し
て、演算増幅器２１のバイアス設定動作を実行している
のである。

【００５０】以上述べたように、本実施形態の演算増幅
器２１は、フォールデッドカスコード接続タイプの差動
増幅回路２２の出力端子と電圧増幅回路２４の入力端子
との間を結合するコンデンサＣ２１と、そのコンデンサ
Ｃ２１に所定のバイアス電圧を充電するためのバイアス
設定回路２３とを備えたので、レベルシフト回路として
ソースフォロアなどのトランジスタ回路を用いることな
く、差動増幅回路２２と電圧増幅回路２４とのバイアス
状態を上記バイアス電圧に応じて任意に設定することが
できる。

【００５１】これにより、差動増幅回路２２の電圧ゲイ
ンＡｖを高める上で必要となるバイアス条件、すなわち
トランジスタＱ２７、Ｑ２９を飽和領域で動作させるこ
とが可能となり、演算増幅器２１は、カスコード接続さ
れた差動増幅回路２２が本来有する高い電圧ゲインを有
効に利用することができる。また、飽和領域において
も、ドレイン抵抗ｒｄおよび相互コンダクタンスｇｍが
少しでも高くなるように、トランジスタＱ２７、Ｑ２９
に対してより細かいバイアス設定が可能となるので、電
圧ゲインＡｖを一層高めることができる。

【００５２】さらに、レベルシフト回路としてソースフ
ォロアなどのトランジスタ回路を用いていないので、差
動増幅回路２２と電圧増幅回路２４との間の回路におい
てｐｏｌｅ（極）の発生がなくなり、演算増幅器２１の
安定性を高めることができるという優れた効果を奏す
る。

【００５３】（第２の実施形態）次に、本発明の第２の
実施形態について演算増幅器の電気的構成を示す図４を
参照しながら説明する。なお、図４において図１と同一
構成部分には同一符号を付して示し、ここでは異なる構
成部分について説明する。

【００５４】この図４に示す演算増幅器４４において、
差動増幅回路２２の出力端子であるトランジスタＱ２７
のドレインとコンデンサＣ２１の端子ｘａとの間には、
Ｎチャネル型のトランジスタＱ３８とＰチャネル型のト
ランジスタＱ３９とが並列接続された構成のアナログス
イッチ４５（第３のスイッチ回路に相当）が接続されて
いる。これらトランジスタＱ３８およびＱ３９の各ゲー
トは、それぞれインバータ回路４２の出力端子および入
力端子４１に接続されている。ここで、スイッチ３９、
４０、４５およびインバータ回路４２によりバイアス設
定回路４６（第１のバイアス設定回路に相当）が構成さ
れている。

【００５５】一方、トランジスタＱ３３のゲートとコン
デンサＣ２１の端子ｘａとの間には、コンデンサＣ２３
（第２のコンデンサに相当）が接続されている。また、
トランジスタＱ３３のゲートと入力端子３５との間には
Ｐチャネル型のトランジスタＱ４０（第２のバイアス設
定回路に相当）が接続されており、そのゲートはインバ
ータ回路４２の出力端子に接続されている。なお、本実
施形態では、トランジスタＱ３２、Ｑ３３の各ゲートが
電圧増幅回路２４の入力端子に相当する。

【００５６】次に、上記構成を持つ演算増幅器４４の動
作について説明する。切替信号ＶINITがＬレベルからＨ
レベルに変化すると、スイッチ３９、４０およびトラン
ジスタＱ４０がオンするとともにスイッチ４５がオフと
なり、バイアス設定動作が行われる。

【００５７】ここで、スイッチ４５を設けたのは以下の
理由による。すなわち、バイアス設定動作中であって
も、差動増幅回路２２の各トランジスタＱ２１、Ｑ２
２、Ｑ２４〜Ｑ２９は入力電圧ＶINP 、ＶINM に応じた
動作を行っており、スイッチ４５を設けない場合（例え
ば第１の実施形態の場合）には、差動増幅回路２２の出
力端子と入力端子３８との間でスイッチ３９を介して電
流が流れてしまう。スイッチ３９には若干のオン抵抗が
存在するため、スイッチ３９に電流が流れると電圧が発
生し、コンデンサＣ２１のバイアス電圧に誤差が生じ
る。スイッチ４５を設けることにより、この誤差の発生
を防止することができる。

【００５８】さて、バイアス設定動作中、コンデンサＣ
２３の両端子のうち差動増幅回路２２側の端子ｘｃに
は、スイッチ３９を介してバイアス設定電圧ＶBIAS4 が
印加され、トランジスタＱ３３に接続される端子ｘｄに
は、トランジスタＱ４０を介してバイアス設定電圧ＶBI
AS1 が印加される。この状態で、トランジスタＱ３３に
はバイアス設定電圧ＶBIAS1 により決まる一定のドレイ
ン電流が流れる。

【００５９】コンデンサＣ２１、Ｃ２３が十分に充電さ
れた後、切替信号ＶINITがＨレベルからＬレベルに変化
すると、スイッチ３９、４０およびトランジスタＱ４０
がオフするとともにスイッチ４５がオンとなり増幅動作
が行われる。この場合、コンデンサＣ２３の端子ｘｄと
トランジスタＱ３３のゲートとの接続ノードはハイイン
ピーダンスとなるため、コンデンサＣ２１と同様にコン
デンサＣ２３の電荷も保存される。

【００６０】その結果、増幅動作中、トランジスタＱ２
７のドレイン電圧がバイアス設定電圧ＶBIAS4 、トラン
ジスタＱ３３のゲート電圧がバイアス設定電圧ＶBIAS1
、トランジスタＱ３２のゲート電圧がトランジスタＱ
３３のドレイン電流に応じて定まる電圧となる。なお、
本実施形態においてもバイアス設定電圧ＶBIAS4 、ＶBI
AS2 は、第１の実施形態と同様にして決めれば良く、バ
イアス設定電圧ＶBIAS1は出力端子３７に接続される負
荷に応じて必要とされるトランジスタＱ３２、Ｑ３３の
電流に基づいて決めれば良い。

【００６１】増幅動作中、入力電圧ＶINP 、ＶINM に応
じて差動増幅回路２２から出力される電圧は、コンデン
サＣ２１を介して電圧増幅回路２４のロウサイド側のＮ
チャネル型トランジスタＱ３２に与えられるとともに、
コンデンサＣ２３を介してハイサイド側のＰチャネル型
トランジスタＱ３３にも与えられる。換言すれば、互い
に異なる導電型を有するトランジスタＱ３２とＱ３３の
ゲートは、コンデンサＣ２１とＣ２３とを介して結合さ
れ、共通の電圧により駆動される。このため、トランジ
スタＱ３２とＱ３３とは、差動増幅回路２２の出力電圧
に対して相補的に動作するようになる。その結果、電圧
増幅回路２４の出力インピーダンスが、ロウサイド側と
ハイサイド側とで平衡化され、立ち上がり、立ち下がり
両方向のスルーレートを同等に高めることができるよう
になる。

【００６２】以上述べたように、本実施形態の演算増幅
器４４によれば、第１の実施形態で示した演算増幅器２
１に対してさらにスイッチ４５を設けたので、バイアス
設定動作においてコンデンサＣ２１の端子ｘａの電圧を
精度良くバイアス設定電圧ＶBIAS4 に設定することがで
きる。その結果、バイアス設定動作において発生する電
圧誤差を低減でき、より高精度の増幅動作が可能とな
る。

【００６３】また、電圧増幅回路２４のトランジスタＱ
３２とＱ３３のゲートがコンデンサＣ２１とＣ２３とに
より結合され、これらのゲートに差動増幅回路２２の出
力電圧が共通に与えられるので、トランジスタＱ３２と
Ｑ３３とは相補的に動作するようになって、立ち上がり
と立ち下がりのスルーレートを同等に高めることができ
る。

【００６４】（第３の実施形態）次に、本発明の第３の
実施形態について演算増幅器の電気的構成を示す図５を
参照しながら説明する。なお、図５において図１と同一
構成部分には同一符号を付して示し、ここでは異なる構
成部分について説明する。

【００６５】図５に示す演算増幅器４７は、差動増幅回
路４８、コンデンサＣ２１、バイアス設定回路４９、電
圧増幅回路５０および位相補償回路２５から構成されて
いる。この演算増幅器４７は、図１に示した演算増幅器
２１における差動増幅回路２２に替えて、折り返しのな
いカスコード接続タイプの差動増幅回路４８を採用した
点に特徴がある。

【００６６】その差動増幅回路４８は、トランジスタＱ
２１〜Ｑ２３およびトランジスタＱ４１〜Ｑ４６から構
成されている。電源線２６とトランジスタＱ２１、Ｑ２
２からなる差動対との間には、それぞれ対をなすＮチャ
ネル型のトランジスタＱ４５とＱ４６、Ｐチャネル型の
トランジスタＱ４３とＱ４４およびＰチャネル型のトラ
ンジスタＱ４１とＱ４２が直列に（縦積みとなるよう
に）接続されている。トランジスタＱ４１〜Ｑ４４（負
荷トランジスタに相当）はカスコード接続されており、
差動対に対する能動負荷５１を構成している。また、ト
ランジスタＱ４５、Ｑ４６の共通ゲート線にはバイアス
設定電圧ＶBIAS2 が与えられている。なお、トランジス
タＱ４４およびＱ４６の各ドレインの共通接続点が、差
動増幅回路４８の出力端子に相当する。

【００６７】電圧増幅回路５０は、Ｎチャネル型のトラ
ンジスタＱ４７（第１のトランジスタに相当）とＰチャ
ネル型のトランジスタＱ４８（第２のトランジスタに相
当）とから構成されている。トランジスタＱ４７は、そ
のゲートにバイアス設定電圧ＶBIAS3 が与えられてお
り、定電流回路として動作するようになっている。な
お、トランジスタＱ４８のゲートが、電圧増幅回路５０
の入力端子に相当する。

【００６８】本実施形態において、コンデンサＣ２１
は、差動増幅回路４８の出力端子と電圧増幅回路５０の
入力端子との間に接続されており、スイッチ４０は、コ
ンデンサＣ２１の端子ｘｂとトランジスタＱ４８のドレ
インとの間に接続されている。これらスイッチ３９、４
０およびインバータ回路４２によりバイアス設定回路４
９（第１のバイアス設定回路に相当）が構成されてい
る。

【００６９】上記構成を有する演算増幅器４７は、第１
の実施形態で述べた演算増幅器２１と同様にしてバイア
ス設定動作と増幅動作とを行う。また、上述した（１）
式、（２）式、（８）式、（９）式などについても、Ｎ
チャネル型とＰチャネル型の違い、基準電位となる電源
線の違いなどに伴う形式的な変更を加えることにより同
様にして成立する。従って、本実施形態においても、ト
ランジスタＱ４４、Ｑ４６が飽和領域で動作するように
バイアス設定電圧ＶBIAS4 、ＶBIAS2 を決めることによ
り、演算増幅器４７の電圧ゲインＡｖを高めることがで
き、第１の実施形態と同様の効果を得ることができる。

【００７０】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
第１の実施形態におけるトランジスタＱ２７のドレイン
とコンデンサＣ２１の端子ｘａとの間、および第３の実
施形態におけるトランジスタＱ４４のドレインとコンデ
ンサＣ２１の端子ｘａとの間に、第２の実施形態におけ
るアナログスイッチ４５と同様のスイッチ回路を設けて
も良い。

【００７１】第２の実施形態において、トランジスタＱ
３３のゲートとコンデンサＣ２１の端子ｘａとの間にコ
ンデンサＣ２３を設けたが、これに替えてトランジスタ
Ｑ３３のゲートとコンデンサＣ２１の端子ｘｂとの間に
設けても良い。また、演算増幅器４４において、スイッ
チ４５を除いても動作可能である。さらに、第２のバイ
アス設定回路としてトランジスタＱ４０を用いたが、こ
れに替えてアナログスイッチを用いても良い。

【００７２】第３の実施形態において、トランジスタＱ
４７のゲートとコンデンサＣ２１の端子ｘａまたは端子
ｘｂとの間にコンデンサ（第２のコンデンサに相当）を
接続するとともに、トランジスタＱ４７のゲートと入力
端子３２との間にトランジスタまたはアナログスイッチ
（第２のバイアス設定回路に相当）を接続すれば、第２
の実施形態と同様の効果が得られる。

【００７３】複数の入力端子を備えた電圧増幅回路を採
用し、差動増幅回路２２、４８の出力端子と上記電圧増
幅回路の各入力端子とをそれぞれコンデンサにより結合
した構成としても良い。第２の実施形態で述べた演算増
幅器４４は、この構成の一例である。

【００７４】各実施形態において、スイッチ４０をコン
デンサＣ２１の端子ｘｂとバイアス設定端子との間に接
続し、バイアス設定動作においてコンデンサＣ２１の端
子ｘｂに所定のバイアス設定電圧を印加するようにして
も良い。また、差動増幅回路２２、４８におけるカスコ
ード接続の段数は２に限らず３以上であっても良い。

【００７５】上述した演算増幅器２１、４４、４７は、
トラックホールド回路の前置増幅器に限らず、スイッチ
ドキャパシタフィルタ、Ａ／Ｄコンバータ、Ｄ／Ａコン
バータなどに適用することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す演算増幅器の電
気的構成図

【図２】演算増幅器とトラックホールド回路との電気的
な接続形態を示す図

【図３】演算増幅器とトラックホールド回路の動作を示
す電圧・信号波形図

【図４】本発明の第２の実施形態を示す図１相当図

【図５】本発明の第３の実施形態を示す図１相当図

【図６】従来構成を示す図１相当図

【符号の説明】

２１、４４、４７は演算増幅器、２２、４８は差動増幅
回路、２３、４６、４９はバイアス設定回路（第１のバ
イアス設定回路）、２４、５０は電圧増幅回路、３９は
アナログスイッチ（第１のスイッチ回路）、４０はアナ
ログスイッチ（第２のスイッチ回路）、４５はアナログ
スイッチ（第３のスイッチ回路）、Ｃ２１はコンデンサ
（第１のコンデンサ）、Ｃ２３はコンデンサ（第２のコ
ンデンサ）、Ｑ２４〜Ｑ２７、Ｑ４１〜Ｑ４４はトラン
ジスタ（負荷トランジスタ）、Ｑ３２、Ｑ４７はトラン
ジスタ（第１のトランジスタ）、Ｑ３３、Ｑ４８はトラ
ンジスタ（第２のトランジスタ）、Ｑ４０はトランジス
タ（第２のバイアス設定回路）である。

フロントページの続き Ｆターム(参考） 5J066 AA01 AA47 CA35 FA10 FA18 HA10 HA17 HA25 HA29 HA39 KA00 KA02 KA04 KA09 KA12 KA18 KA19 MA02 MA05 MA17 MA21 ND01 ND14 ND22 ND23 PD01 TA01 TA06 5J092 AA01 AA47 CA35 FA10 FA18 HA10 HA17 HA25 HA29 HA39 KA00 KA02 KA04 KA09 KA12 KA18 KA19 MA02 MA05 MA17 MA21 TA01 TA06

Claims (9)

【特許請求の範囲】
1. 【請求項１】 カスコード接続された負荷トランジスタ
   を有する差動増幅回路と、 この差動増幅回路の後段に設けられた電圧増幅回路と、 前記差動増幅回路と前記電圧増幅回路とを結合する第１
   のコンデンサと、 増幅動作に先立って前記第１のコンデンサを所定のバイ
   アス電圧に充電するための第１のバイアス設定回路とを
   備えていることを特徴とする演算増幅器。
2. 【請求項２】 前記バイアス電圧は、充電された前記第
   １のコンデンサにより前記差動増幅回路が所定のバイア
   ス状態に設定されるような電圧であることを特徴とする
   請求項１記載の演算増幅器。
3. 【請求項３】 前記第１のコンデンサは、前記差動増幅
   回路の出力端子と前記電圧増幅回路の入力端子との接続
   経路に介在していることを特徴とする請求項１または２
   記載の演算増幅器。
4. 【請求項４】 前記第１のコンデンサの第１および第２
   の端子は、それぞれ前記差動増幅回路の出力端子および
   前記電圧増幅回路の入力端子に接続されていることを特
   徴とする請求項３記載の演算増幅器。
5. 【請求項５】 前記電圧増幅回路は、ゲートが当該電圧
   増幅回路の入力端子に接続された第１のトランジスタを
   備え、 前記第１のバイアス設定回路は、 前記第１のコンデンサの第１の端子に前記差動増幅回路
   を所定のバイアス状態に設定するバイアス設定電圧を印
   加するための第１のスイッチ回路と、 前記第１のコンデンサの第２の端子に前記第１のトラン
   ジスタを所定のバイアス状態とするバイアス設定電圧を
   印加するための第２のスイッチ回路とから構成されてい
   ることを特徴とする請求項４記載の演算増幅器。
6. 【請求項６】 前記第２のスイッチ回路は、前記第１の
   コンデンサの第２の端子と前記第１のトランジスタのド
   レインとの間に接続されていることを特徴とする請求項
   ５記載の演算増幅器。
7. 【請求項７】 前記第１のバイアス設定回路は、前記差
   動増幅回路の出力端子と前記第１のコンデンサの第１の
   端子との間に接続された第３のスイッチ回路を備えてい
   ることを特徴とする請求項５または６記載の演算増幅
   器。
8. 【請求項８】 前記電圧増幅回路は、その出力端子を挟
   んで前記第１のトランジスタに対して直列に接続された
   第２のトランジスタを備え、 この第２のトランジスタのゲートと前記第１のコンデン
   サの第１または第２の端子との間に第２のコンデンサが
   接続されているとともに、 増幅動作に先立って前記第２のコンデンサを所定のバイ
   アス電圧に充電するための第２のバイアス設定回路が設
   けられていることを特徴とする請求項５ないし７の何れ
   かに記載の演算増幅器。
9. 【請求項９】 前記電圧増幅回路は複数の入力端子を備
   え、 前記差動増幅回路の出力端子と前記電圧増幅回路の各入
   力端子とが前記第１のコンデンサを含む複数のコンデン
   サにより結合されていることを特徴とする請求項１ない
   し７の何れかに記載の演算増幅器。