JP3540946B2

JP3540946B2 - 電圧検出回路

Info

Publication number: JP3540946B2
Application number: JP22167098A
Authority: JP
Inventors: 聡菅原
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1998-08-05
Filing date: 1998-08-05
Publication date: 2004-07-07
Anticipated expiration: 2018-08-05
Also published as: JP2000055946A

Description

【０００１】
【発明の属する技術分野】
この発明は、主回路の電源電圧が低電圧となったことを検出する電圧検出回路に関する。
【０００２】
【従来の技術】
電子回路を誤動作なく動作させるためには、その電源電圧の確保が必要である。また、電源電圧が電子回路の駆動に必要な値以下になった場合、電子回路を停止することが要求される。以上のことを実現するためには、常時、電源電圧を監視する必要がある。
【０００３】
図５は従来の電圧検出回路である。主回路の電源電圧と同一の電圧検出回路の電源の高電位側ＶDD（端子または電圧を表す）に、定電流を流す回路を構成するｐチャネルＭＯＳＦＥＴであるＭ11とＭ12およびＭ17のソースが接続している。Ｍ11は定電流源１２を介して接地側ＧＮＤ（端子または電圧を表す）に接続されている。基準電圧ＶREF を分圧抵抗Ｒ11およびＲ12で分圧し、分圧点の電圧である分圧電圧Ｖ13が発生する。Ｍ12のドレインがｐチャネルＭＯＳＦＥＴであるＭ13とＭ14のソースと接続し、それぞれのドレインはｎチャネルＭＯＳＦＥＴであるＭ15とＭ16のドレインに接続し、Ｍ15とＭ16のソースはＧＮＤに接続する。ＶDDとＧＮＤの間にＶDDの電圧を分圧抵抗Ｒ13およびＲ14で分圧し、分圧点の電圧である分圧電圧Ｖ14が発生する。さらに、Ｍ17とｎチャネルＭＯＳＦＥＴであるＭ18がＶDDとＧＮＤの間に接続され、Ｍ17とＭ18の接続点が電圧検出回路の出力ＶOUT （端子または電圧を表す）となる。前記のＶ13は入力電圧ＶINで、Ｍ13のゲート電圧となり、Ｖ14はＭ14のゲート電圧となる。Ｍ14のドレインはＭ18のゲートと接続している。Ｍ11、Ｍ12およびＭ17のゲートがそれぞれ接続し、Ｍ11のゲートはＭ11のドレインに接続している。前記のＶOUT は図示しない主回路に接続される。
【０００４】
この図において、ＶDDは検出対象である電源電圧でもあり、ＶREF は基準電圧である。Ｍ13のゲート電圧Ｖ13（＝ＶIN) は、基準電圧ＶREF を分圧抵抗Ｒ11とＲ12で分圧した値となり、Ｖ13＝ＶREF ×Ｒ12／（Ｒ11＋Ｒ12）となる。また、Ｍ14のゲート電圧Ｖ14は、電源電圧ＶDDを抵抗Ｒ13とＲ14で分圧した値となり、Ｖ14＝ＶDD×Ｒ14／（Ｒ13＋Ｒ14）となる。Ｖ13＜Ｖ14の場合、つまり、ＶDD＞ＶREF ×Ｒ12（Ｒ13＋Ｒ14）／〔Ｒ14（Ｒ11＋Ｒ12）〕の場合、出力電圧ＶOUT がＶDDとなる。Ｖ13＞Ｖ14の場合、つまり、ＶDD＜ＶREF ×Ｒ12（Ｒ13＋Ｒ14）／〔Ｒ14（Ｒ11＋Ｒ12）〕の場合、出力電圧ＶOUT が０Ｖとなる。このように、電源電圧を基準電圧と比較することにより、電源電圧が低電圧になることを検出できる。
【０００５】
【発明が解決しようとする課題】
しかし、図５に示す従来の電圧検出回路では、ＭＯＳＦＥＴの数が５個もある比較器を用いるため、回路構成が複雑である。主回路である電子回路の電源電圧が低下すると、主回路の電源が電圧検出回路に供給されているため、電圧検出回路の電源電圧も低下する。この従来回路の比較器は、定電流源を構成するＭ12と差動回路のＭ13とＭ14および能動負荷であるＭ15およびＭ16で構成され、電源の高電位側から接地側まで、３個のＭＯＳＦＥＴが直列に接続されている。これら３個の直列に接続されるＭＯＳＦＥＴは電流が一定となる飽和領域で動作させる。そのため、１個のＭＯＳＦＥＴに対して、ソース・ドレイン間の電圧を０．６Ｖ程度の電圧が印加される必要があり、３個のＭＯＳＦＥＴでは電源の高電位側と接地側の間の電圧としては低電圧となった場合でも、２Ｖ程度の電圧が必要となる。そのため、従来回路では、電圧検出回路の電圧は２Ｖ程度以上の電圧で、安定に動作するが、２Ｖ程度より低い電圧では誤動作する場合が生ずる。また、従来回路では、電圧の比較はＭ13とＭ14のソース端子が電源の高電位側に接続されるｐチャネルＭＯＳＦＥＴで行うために、電源電圧が変動すると、Ｍ13とＭ14のソース電位およびＭ14のゲート電位が変動して、精度の高い比較が困難になる。そのために、精度の高い比較が要求される場合は、従来回路では、電圧検出回路の電源を主回路の電源とは切り離して別の安定した電源として、Ｖ14を検出するＲ13とＲ14の分圧抵抗の回路を主回路の電源に接続する必要がある。また、電源電圧を高耐圧化するには、電圧検出回路を構成している多数の半導体素子の耐圧を高くする必要があり、回路が高価になる。
【０００６】
この発明の目的は、前記の課題を解決して、消費電流が小さく、確実に低電圧を検出できる電圧検出回路を提供することにある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するために、主回路の電源電圧が低電圧になったことを検出する機能を備え、インバータ回路を２段接続し、前段のインバータ回路のしきい値電圧と電源電圧とを比較することで電源電圧が低電圧になったことを検出し、前段のインバータ回路の出力電圧を後段のインバータに入力し、低電圧を検出した時点で、後段のインバータ回路の出力電圧が接地電位となり、低電圧を検出しない範囲では後段のインバータ回路の出力電圧が電源電圧となる電圧検出回路において、前段のインバータへの入力が第１および第２の分圧抵抗によって分圧された前記主回路の電源電圧であり、前段のインバータ回路がゲートとドレインが接続された第１のｐチャネルＭＯＳＦＥＴ，負荷抵抗およびゲートが前段のインバータの入力部となっている第１のｎチャネルＭＯＳＦＥＴが直列に接続されて構成され、後段のインバータ回路がゲートが前記第１のｐチャネルＭＯＳＦＥＴのゲートに接続されている第２のｐチャネルＭＯＳＦＥＴおよびゲートが前記負荷抵抗と前記第１のｎチャネルＭＯＳＦＥＴの接続点に接続されている第２のｎチャネルＭＯＳＦＥＴが直列に接続される構成とする
【０００９】
前記の回路構成とすることで、回路が簡単で、誤動作のない、また、低電圧まで安定に動作し、消費電流の少ない電圧検出回路を製作できる。
【００１０】
【発明の実施の形態】
図１はこの発明の第１参考例の電圧検出回路である。この電圧検出回路は２段のインバータＩＮＶ１、ＩＮＶ２から構成され、前段のインバータＩＮＶ１には分圧抵抗Ｒ1 、Ｒ2 で電源電圧ＶDDを分圧した電圧が入力電圧ＶINとして入力されて、出力電圧ＶOUT1が出力される。このＶOUT1が後段のインバータＩＮＶ２の入力電圧となり、インバータＩＮＶ２から出力電圧ＶOUT が出力される。
【００１１】
ＩＮＶ１はＶINを監視するためのものであり、その方法はＩＮＶ1 のしきい値（インバータの出力電圧がＨレベルからＬレベル、ＬレベルからＨレベルに切り替わる入力電圧のこと）とＶINと比較することにより行う。ＶOUT1はＶINがしきい値よりも高いとき０Ｖとなり、ＶINがしきい値よりも低い場合には、電源電圧ＶDDとなる。このＶOUT1の信号を受けてＩＮＶ２の出力電圧ＶOUT は、ＩＮＶ１の出力電圧ＶOUT1を反転させたレベルとなり、ＩＮＶ２の出力電圧ＶOUT はＶINがしきい値よりも高いとき電源電圧ＶDDとなり、ＶINがしきい値よりも低い場合には、０Ｖ（ＧＮＤ）となる。このように、２段のインバータを用いることで、電圧検出回路は簡単化し、消費電流を抑え、低電圧になったとき、電圧検出回路の出力電圧であるＶOUT を０Ｖとすることで、負荷回路に電源の供給を停止させることができる。
【００１２】
図２はこの発明の第２参考例の電圧検出回路である。この回路は図１に示す回路のＩＮＶ１を負荷抵抗１とｎチャンルＭＯＳＦＥＴ２で構成したものである。入力電圧ＶINの監視はｎチャネルＭＯＳＦＥＴ２のしきい値（Ｖth）とＶINを比較することによって行う。また、ＩＮＶ２は１個あるいは２個のＭＯＳＦＥＴで構成することが可能であり、この電圧検出回路は図５の従来回路と比較して構成が簡単である。
【００１３】
図２の回路動作を説明する。まず、図示しない主回路の電源をオンすると、主回路の電源電圧と同一である電圧検出回路の電源電圧ＶDDが上昇し、ＶDDの分圧電圧で、ｎチャネルＭＯＳＦＥＴ２のゲート電圧でもあるＶINも上昇する。ＶINがｎチャネルＭＯＳＦＥＴ２のしきい値を超えると、ｎチャネルＭＯＳＦＥＴ２がオン状態となり、ＶOUT1が０Ｖとなる。このＶOUT1がＩＮＶ２の入力電圧となるため、ＩＮＶ２の入力電圧が０Ｖとなる。この０Ｖの信号がＩＮＶ２によって反転され、ＩＮＶ２の出力電圧ＶOUT は電源電圧ＶDDとなる。つぎに、ＶDDが低下し、ＶINがｎチャネルＭＯＳＦＥＴ２のしきい値を下回ると、このｎチャネルＭＯＳＦＥＴ２がオフ状態となり、ＩＮＶ２の入力電圧が上昇し、ＶOUT が０Ｖとなる。さらにＶDDが低下しても、ｎチャネルＭＯＳＦＥＴ２はオフ状態のままであるのでＶOUT が０Ｖを維持し、従来回路のように、ＶDDが低下した場合に電圧検出回路が誤動作することはない。
【００１４】
図３はこの発明の第１実施例の電圧検出回路である。この回路は、２個のｐチャネルＭＯＳＦＥＴであるＭ1 、Ｍ2 と２個のｎチャネルＭＯＳＦＥＴであるＭ3 、Ｍ4 と２個の分圧抵抗Ｒ1 、Ｒ2 と１個の負荷抵抗Ｒ3 により構成されており、従来回路と比べて非常に簡単な回路構成となっている。この回路の入力電圧ＶINとして、電源電圧ＶDDを分圧抵抗Ｒ1 およびＲ2 で分圧した電圧を用いている。また、図２のｎチャネルＭＯＳＦＥＴ２は、この回路ではＭ3 であり、図２の負荷抵抗１は、この回路では負荷３であり、この負荷３はＭ1 とＲ3 で構成されている。図２のＩＮＶ２はＭ2 とＭ4 で構成されている。
【００１５】
つぎに、回路動作を説明する。電源電圧ＶDDが上昇し、ＶDDをＲ1 とＲ2 によって分圧することで生じるＭ3 のゲート電圧Ｖ3 がＭ3 のしきい値を超えると、Ｍ3 がオン状態となり、Ｍ4 のゲート電圧Ｖ4 が０Ｖとなる。それによって、Ｍ4 がオフ状態となり、出力電圧ＶOUT がＶDDとなる。つぎに、ＶDDが低下し、Ｖ3 がＭ3 のしきい値を下回ると、Ｍ3 がオフ状態となり、Ｖ4 が増加し、Ｍ4 がオン状態となり、ＶOUT が０Ｖとなる。電源電圧ＶDDの検出はＶDDを分圧抵抗Ｒ1 、Ｒ2 で分圧した電圧である入力電圧ＶINとＭ3 のしきい値電圧を比較して行い、その検出電圧値の設定はＲ1 とＲ2 の比を調節することで可能となる。Ｍ3 のしきい値のばらつきによる誤差の影響はＲ2 ／（Ｒ1 ＋Ｒ2 ）の値を調節することで解消される。また、抵抗Ｒ3 はトランジスタＭ3 がオン状態の場合に、ドレイン電流を抑制するために設けている。
【００１６】
図４は、本発明である電圧検出回路の電源電圧を変化させた場合の出力電圧を示す。ここで、図３に示すＭ1 、Ｍ2 のゲート幅は４μｍ、ゲート長さは８μｍ、Ｍ3 、Ｍ4 のゲート幅は１２μｍ、ゲート長さは１. ６μｍとした。また、Ｒ1 ＋Ｒ2 ＝１０００ｋΩを一定とした。Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＝２／１０の場合、検出電圧は３．１５Ｖであり、Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＝３／１０の場合は１．９Ｖであり、Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＝４／１０の場合には検出電圧は１．３５Ｖである。この１．３５Ｖ以下のＶDDの場合はＶOUT は安定に０Ｖを維持できる。この１．３５Ｖの検出電圧に対応する従来回路の検出電圧の最低値は１．９Ｖ程度であり、本発明の回路の方が検出電圧を小さくできて、主回路を安定に動作させる電圧範囲が広くなる。また、消費電流は分圧抵抗Ｒ1 、Ｒ2 を流れる電流を除くと、図５の従来回路では５μＡ程度であるのに対して、図３の回路では約１μＡと大幅に小さくできる。
【００１７】
尚、図２、図３の回路では、電圧の比較はソース端子が接地されているｎチャネルＭＯＳＦＥＴ２やＭ３で行い、接地点（ＧＮＤ）を基準として動作するため、電源電圧ＶDDの変動に対して安定した動作を確保することができて、誤動作することもない。また、電源の高電位側端子ＶDDと接地側端子ＧＮＤの間に直列接続されるＭＯＳＦＥＴの数を２個または１個にできるために、１Ｖ程度でも安定した動作が得られる。また、入力段から出力段までの段数が２段で、従来回路の４段に比べて少なく、消費電流も小さくできる。
【００１８】
また回路を構成する素子数を従来回路に比べて減少させることができて、回路の誤動作要因を減少させることができる。さらに、回路の高耐圧化は、高耐圧化するＭＯＳＦＥＴの数が少ないために、容易である。
【００１９】
【発明の効果】
この発明により、電圧検出回路の構成が簡単となり、安定した動作を確保すると共に、高耐圧回路への拡張が容易となった。また、電源・接地間のトランジスタ数を２個以下としているので、１Ｖ前後の低電圧の時も安定した動作が可能となった。さらに、段数が少ないために、消費電流を大幅に低減できた。
【図面の簡単な説明】
【図１】この発明の第１参考例の電圧検出回路図
【図２】この発明の第２参考例の電圧検出回路図
【図３】この発明の第１実施例の電圧検出回路図
【図４】本発明である電圧検出回路の電源電圧を変化させた場合の出力電圧を示す図
【図５】従来の電圧検出回路図
【符号の説明】
１負荷抵抗
２ｎチャネルＭＯＳＦＥＴ
３負荷
１１比較器
１２定電流源
ＩＮＶ１、ＩＮＶ２インバータ
Ｒ1 、Ｒ2 分圧抵抗
Ｒ3 負荷抵抗
ＶIN 入力電圧
ＶOUT1、ＶOUT 出力電圧
ＶDD 電源の高電位端子または電圧
ＧＮＤ接地端子または電圧
Ｍ1 、Ｍ2 ｐチャネルＭＯＳＦＥＴ
Ｍ3 、Ｍ4 ｎチャネルＭＯＳＦＥＴ
Ｖ3 、Ｖ4 ゲート電圧１０月２日付けで名称変更届けを提出済みです。

Claims

主回路の電源電圧が低電圧になったことを検出する機能を備え、インバータ回路を２段接続し、前段のインバータ回路のしきい値電圧と電源電圧とを比較することで電源電圧が低電圧になったことを検出し、前段のインバータ回路の出力電圧を後段のインバータに入力し、低電圧を検出した時点で、後段のインバータ回路の出力電圧が接地電位となり、低電圧を検出しない範囲では後段のインバータ回路の出力電圧が電源電圧となる電圧検出回路において、前記前段のインバータへの入力が第１および第２の分圧抵抗によって分圧された前記主回路の電源電圧であり、前記前段のインバータ回路がゲートとドレインが接続された第１のｐチャネルＭＯＳＦＥＴ，負荷抵抗およびゲートが前記前段のインバータの入力部となっている第１のｎチャネルＭＯＳＦＥＴが直列に接続されて構成され、前記後段のインバータ回路がゲートが前記第１のｐチャネルＭＯＳＦＥＴのゲートに接続されている第２のｐチャネルＭＯＳＦＥＴおよびゲートが前記負荷抵抗と前記第１のｎチャネルＭＯＳＦＥＴの接続点に接続されている第２のｎチャネルＭＯＳＦＥＴが直列に接続されて構成されていることを特徴とする電圧検出回路。