KR100485290B1 - 복수의 반도체 소자를 구비한 반도체 장치 - Google Patents

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Abstract

제1 반도체 소자(200A)는, 메모리 셀 영역에 이용되는 트랜지스터를 구성하고, 제2 반도체 소자(200D)는, 주변회로영역에 이용되는 트랜지스터를 구성하고, 제1 반도체 소자(200A)의 제1 불순물 확산 영역(8)과 제2 불순물 확산 영역(7)의 제1 총 불순물 농도가 제2 반도체 소자(200D)의 제5 불순물 확산 영역(8e)의 제2 총 불순물 농도보다 높게 만들어진다. 이에 따라, 임계 전압이 다른 반도체 소자를 구비한 반도체 장치를 얻을 수 있다.

Description

복수의 반도체 소자를 구비한 반도체 장치{SEMICONDUCTOR DEVICE PROVIDED WITH A PLURALITY OF SEMICONDUCTOR ELEMENTS}
복수의 반도체 소자를 구비한 반도체 장치에 관한 것으로, 보다 특정적으로는, 임계 전압이 다른 반도체 소자를 복수 구비한 반도체 장치에 관한 것이다.
복수의 반도체 소자를 구비한 반도체 장치에 있어서, 임계 전압(Vth) 설정이 다른 반도체 소자가 필요해지는 경우가 있다.
임계 전압(Vth) 설정이 다른 반도체 소자가 요구되는 제1 예로서, 이하의 사례를 들 수 있다. 최근에는 반도체 장치의 저 임계값화가 요구되고 있다. 이것은, 소비전력 저감, 휴대기기 용도의 확대, 디바이스의 신뢰성 확보 등의 요구로부터 요망되는 것으로, 반도체 장치를 저전압에 의해 동작시킬 필요가 있다 (예를 들면, 1V 이하). 그러나, 저 임계값화를 만족시키면, 반도체 소자에 있어서 서브 임계값 리키지(sub-threshold leakage)가 증대하는 문제가 생긴다. 이 문제를 해결하기 위해서, NTT(NIPPON TELEGRAPH AND TELEPHONE CORPORATION)에서는, MT(Multi)-CMOS(Complementary Metal Oxide Semiconductor)회로를 개발하고 있다.
제2 예로서, 임계 전압(Vth) 설정이 다른 반도체 소자는 좁은 채널 폭 트랜지스터에 있어서의 채널 리키지의 발생을 억제할 것이 요구된다. 로직 회로에 SRAM(Static Random Access Memory)을 내장하는 반도체 장치에 있어서는, SRAM부의 전유면적의 억제를 위해, SRAM부를 구성하는 트랜지스터의 채널 폭(W1)을 주변 로직 회로계를 구성하는 트랜지스터의 채널 폭(W2)에 비교해서 좁게 형성(W1<W2)하는 것이 일반적으로 행하여지고 있다.
그러나, 좁은 채널 폭 트랜지스터에서는, 도 19에 도시하는 바와 같이, 주변 로직 회로보다도 SRAM부에 있어서, 채널 리키지의 증대가, p채널형 트랜지스터(Vth typ), 특히, 저 임계 전압(Vth)형 트랜지스터(Vth L)에 발생한다. 이것은, 분리절연막 영역의 응력 등에 의해, 채널 폭 트랜지스터의 임계 전압이 낮아지기 때문이라고 여겨지고 있다.
도 19는, p채널형 트랜지스터의 Vg(게이트 전압)-Id(드레인 전류)의 관계를 모식적으로 도시하는 것이다. 채널 리키지란, 도 17 중의 Ioff로 도시하는 바와 같이, Vg=O에 있어서의 서브 임계값 리키지((log Ids)의 절대값)이다. 도 20에서 도시하는 바와 같이, 이 채널 리키지는, 저 임계 전압상태에서는 좁은 채널 폭으로 갈수록 증가하는 경향을 나타내고 있다.
상술한 바와 같이, 반도체 장치내에 이용되는 트랜지스터에 있어서, 임계 전압의 설정을 바꾸기 위해서, 채널 영역의 불순물 농도를 바꿀 수 있다. 채널 영역의 불순물 농도를 바꾸기 위해서는, 임계 전압을 바꾸고 싶은 트랜지스터 형성 영역이외의 영역을 레지스트 마스크로 덮고, 임계 전압을 바꾸고 싶은 트랜지스터 형성 영역에 불순물을 도입할 필요가 있다. 그러나, 이 방법의 경우, 제조공정수의 증가, WP TAT(Wafer Process Turn Around Time)의 증가, 및 반도체 장치의 제조 비용의 증가를 초래하게 된다.
본 발명의 목적은, 제조공정수 등을 증가시키지 않고서, 임계 전압이 다른 반도체 소자를 구비한 반도체 장치를 제공하는 것이다.
본 발명에 근거한 반도체 장치의 어느 국면에 따르면, 제1 반도체 소자와, 상기 제1 반도체 소자와 같은 채널형의 제2 반도체 소자를 구비한 반도체 장치로서, 상기 제1 반도체 소자는, 반도체 기판에 설치되는 제1 활성 영역과, 상기 제1 활성 영역 위에, 제1 게이트 절연막을 개재하여 설치되는 제1 게이트 전극과, 상기 제1 활성 영역에 있어서, 상기 제1 게이트 전극을 끼우도록 설치되고, 상기 제1 활성 영역의 도전형과 같은 도전형을 가지는 한 쌍의 제1 불순물 확산 영역과, 각각의 상기 제1 불순물 확산 영역내에 있어서, 상기 제1 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 제2 불순물 확산 영역과, 각각의 상기 제2 불순물 확산 영역내에 있어서, 상기 제2 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제2 불순물 확산 영역과는 다른 도전형을 가지는 제3 불순물 확산 영역과, 각각의 상기 제3 불순물 확산 영역내에 있어서, 상기 제3 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제4 불순물 확산 영역을 구비하고 있다.
또, 상기 제2 반도체 소자는, 반도체 기판에 설치되고, 상기 제1 활성 영역과 같은 도전형의 제2 활성 영역과, 상기 제2 활성 영역 위에, 제2 게이트 절연막을 개재하여 설치되는 제2 게이트 전극과, 상기 제1 불순물 확산 영역에 대응하고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 한 쌍의 제5 불순물 확산 영역과, 상기 제3 불순물 확산 영역에 대응하고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제6 불순물 확산 영역과, 상기 제4 불순물 확산 영역에 대응하고, 상기 제4 불순물 확산 영역과 같은 도전형을 가지는 제7 불순물 확산 영역을 구비하고 있다.
또한, 상기 제1 반도체 소자는, 메모리 셀 영역에 이용되는 트랜지스터를 구성하고, 상기 제2 반도체 소자는, 주변회로영역에 이용되는 트랜지스터를 구성하고, 상기 제1 반도체 소자의 상기 제1 불순물 확산 영역과 상기 제2 불순물 확산 영역의 제1 총 불순물 농도가, 상기 제2 반도체 소자의 제5 불순물 확산 영역의 제2 총 불순물 농도보다도 높게 만들어진다.
이 구성에 의해, 제1 반도체 소자의 예를 들면 SPI(Shallow Pocket Implant)영역을 구성하는 제1 총 불순물 농도를, 제2 반도체 소자의 예를 들면 SPI 영역을 구성하는 제2 총 불순물 농도보다도 높게 만들게 되고, 메모리 셀 영역에 이용되는 제1 반도체 소자에 있어서도, 제2 반도체 소자와 동등하게 채널 리키지를 억제하는 것이 가능해진다.
본 발명에 근거한 반도체 장치의 다른 국면에 따르면, 제1 반도체 소자와, 상기 제1 반도체 소자와 같은 채널형의 제2 반도체 소자를 구비한 반도체 장치로서, 상기 제1 반도체 소자는, 반도체 기판에 설치되는 제1 활성 영역과, 상기 제1 활성 영역 위에, 제1 게이트 절연막을 개재하여 설치되는 제1 게이트 전극과, 상기 제1 활성 영역에 있어서, 상기 제1 게이트 전극을 끼우도록 설치되고, 상기 제1 활성 영역의 도전형과 같은 도전형을 가지는 한 쌍의 제1 불순물 확산 영역과, 각각 의 상기 제1 불순물 확산 영역내에 있어서, 상기 제1 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 제2 불순물 확산 영역과, 각각의 상기 제2 불순물 확산 영역내에 있어서, 상기 제2 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제2 불순물 확산 영역과는 다른 도전형을 가지는 제3 불순물 확산 영역과, 각각의 상기 제3 불순물 확산 영역내에 있어서, 상기 제3 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제4 불순물 확산 영역을 구비하고 있다.
또, 상기 제2 반도체 소자는, 반도체 기판에 설치되고, 상기 제1 활성 영역과 같은 도전형의 제2 활성 영역과, 상기 제2 활성 영역 위에, 제2 게이트 절연막을 개재하여 설치되는 제2 게이트 전극과, 상기 제1 불순물 확산 영역에 대응하고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 한 쌍의 제5 불순물 확산 영역과, 상기 제3 불순물 확산 영역에 대응하고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제6 불순물 확산 영역과, 상기 제4 불순물 확산 영역에 대응하고, 상기 제4 불순물 확산 영역과 같은 도전형을 가지는 제7 불순물 확산 영역을 구비하고 있다.
또한, 상기 제1 반도체 소자는, 제1 임계 전압을 가지고, 상기 제2 반도체 소자는, 상기 제1 임계 전압보다 낮은 제2 임계 전압을 가지고, 상기 제1 반도체 소자의 상기 제1 불순물 확산 영역과 상기 제2 불순물 확산 영역의 제1 총 불순물 농도가, 상기 제2 반도체 소자의 제5 불순물 확산 영역의 제2 총 불순물 농도보다도 높게 만들어지고, 상기 제1 반도체 소자의 상기 제1 게이트 전극의 아래 쪽의 상기 제1 활성 영역의 불순물 농도 분포와, 상기 제2 반도체 소자의 상기 제2 게이트 전극의 아래 쪽의 상기 제2 활성 영역의 불순물 농도 분포는 거의 동일하다.
이 구성에 의해, 제1 반도체 소자의 제1 불순물 확산 영역 및 제2 불순물 확산 영역으로 이루어지는 SPI영역과, 제2 반도체 소자의 제5 불순물 확산 영역으로 이루어지는 SPI영역의 불순물 농도의 차이만에 의해, 제1 반도체 소자와 제2 반도체 소자 사이의 임계 전압에 차이를 설정하는 것이 가능해진다.
본 발명에 근거한 반도체 장치의 다른 국면을 따르면, 제1 반도체 소자와, 상기 제1 반도체 소자와 같은 채널형의 제2 반도체 소자를 구비한 반도체 장치로서, 상기 제1 반도체 소자는, 반도체 기판에 설치되는 제1 활성 영역과, 상기 제1 활성 영역 위에, 제1 게이트 절연막을 개재하여 설치되는 제1 게이트 전극과, 상기 제1 활성 영역에 있어서, 상기 제1 게이트 전극을 끼우도록 설치되고, 상기 제1 활성 영역의 도전형과 같은 도전형을 가지는 한 쌍의 제1 불순물 확산 영역과, 각각의 상기 제1 불순물 확산 영역내에 있어서, 상기 제1 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 제2 불순물 확산 영역과, 각각의 상기 제2 불순물 확산 영역내에 있어서, 상기 제2 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제2 불순물 확산 영역과는 다른 도전형을 가지는 제3 불순물 확산 영역과, 각각의 상기 제3 불순물 확산 영역내에 있어서, 상기 제3 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제4 불순물 확산 영역을 구비하고 있다.
또, 상기 제2 반도체 소자는, 반도체 기판에 설치되고, 상기 제1 활성 영역과 같은 도전형의 제2 활성 영역과, 상기 제2 활성 영역 위에, 제2 게이트 절연막을 개재하여 설치되는 제2 게이트 전극과, 상기 제1 불순물 확산 영역에 대응하고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 한 쌍의 제5 불순물 확산 영역과, 상기 제3 불순물 확산 영역에 대응하고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제6 불순물 확산 영역과, 상기 제4 불순물 확산 영역에 대응하고, 상기 제4 불순물 확산 영역과 같은 도전형을 가지는 제7 불순물 확산 영역을 구비하고 있다.
또한, 상기 제1 반도체 소자의 게이트 폭은, 상기 제2 반도체 소자의 게이트 폭보다 좁게 설치되고, 상기 제1 반도체 소자의 상기 제1 게이트 산화막의 막 두께가, 상기 제2 반도체 소자의 제2 게이트 산화막의 막 두께보다 두껍게 설치된다.
이 구성에 의해, 제1 반도체 소자의 제1 불순물 확산 영역 및 제2 불순물 확산 영역으로 이루어지는 SPI영역과, 제2 반도체 소자의 제5 불순물 확산 영역으로 이루어지는 SPI영역의 불순물 농도의 차이뿐만 아니라, 게이트 산화막의 막 두께에 차이를 둠으로써, 더욱 제1 반도체 소자와 제2 반도체 소자 사이의 임계 전압의 차이를 크게 설정하는 것이 가능해진다.
또, 본 발명에 근거한 또 다른 국면에 따르면, 반도체 장치에 있어서는, 제1 반도체 소자와, 상기 제1 반도체 소자는 채널형의 다른 제2 반도체 소자를 구비한 반도체 장치로서, 상기 제1 반도체 소자는, 반도체 기판에 설치되는 제1 활성 영역과, 상기 제1 활성 영역 위에, 제1 게이트 절연막을 개재하여 설치되는 제1 게이트 전극과, 상기 제1 활성 영역에 있어서, 상기 제1 게이트 전극을 끼우도록 설치되고, 상기 제1 활성 영역의 도전형과는 다른 도전형을 가지는 한 쌍의 제1 불순물 확산 영역과, 각각의 상기 제1 불순물 확산 영역내에 있어서, 상기 제1 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 제2 불순물 확산 영역을 구비한다.
또, 상기 제2 반도체 소자는, 반도체 기판에 설치되는 제2 활성 영역과, 상기 제2 활성 영역 위에, 제2 게이트 절연막을 개재하여 설치되는 제2 게이트 전극과, 상기 제2 활성 영역에 있어서, 상기 제2 게이트 전극을 끼우도록 설치되고, 상기 제2 활성 영역의 도전형과 같은 도전형을 가지는 한 쌍의 제3 불순물 확산 영역과, 각각의 상기 제3 불순물 확산 영역내에 있어서, 상기 제3 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제4 불순물 확산 영역과, 각각의 상기 제4 불순물 확산 영역내에 있어서, 상기 제4 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제4 불순물 확산 영역과는 다른 도전형을 가지는 제5 불순물 확산 영역과, 각각의 상기 제5 불순물 확산 영역내에 있어서, 상기 제5 불순물 확산 영역의 확산 깊이보다도 얕은 영역에 설치되고, 상기 제5 불순물 확산 영역과 같은 도전형을 가지는 제6 불순물 확산 영역을 구비한다.
또한, 상기 반도체 장치에 있어서, 제1 불순물 확산 영역의 상기 제1 활성 영역의 표면에서 확산 깊이와, 상기 제3 불순물 확산 영역 또는 상기 제4 불순물 확산 영역의 상기 제2 활성 영역의 표면에서의 확산 깊이가 동일한 것을 특징으로 한다.
이와 같이, 제2 반도체 소자는, 제3 불순물 확산 영역, 제4 불순물 확산 영역, 제5 불순물 확산 영역 및 제6 불순물 확산 영역을 구비함으로써, 가장 바깥 쪽에 위치하는 제3 불순물 확산 영역이, SPI영역을 구성하고, 제4 불순물 확산 영역에 의해, 이 SPI영역의 불순물 농도가 국소적으로 높아지고, 제2 반도체 소자의 고 임계값화가 도모되게 된다. 그 결과, SPI영역을 구비하지 않은 제1 반도체 소자와, 이 반도체 소자의 예를 들면 소스/드레인 영역의 일부를 SPI영역으로서 구비한 제2 반도체 소자가 혼재하는 반도체 장치를 적용하는 것이 가능해진다.
상기 반도체 장치의 바람직한 형태로서, 이하의 경우를 들 수 있다. 예를 들면, 상기 제1 반도체 소자는, 상기 제1 활성 영역이 p형의 도전형을 가지는 n채널형 반도체 소자이며, 상기 제2 반도체 소자는, 상기 제2 활성 영역이 n형의 도전형을 가지는 p채널형 반도체 소자이다.
또, 다른 바람직한 형태로서, 상기 제1 반도체 소자의 상기 제1 게이트 절연막의 막 두께와, 상기 제2 반도체 소자의 상기 제2 게이트 절연막의 막 두께가 다르다. 예를 들면, 동작시키기 위한 전압이 다른 외부계 트랜지스터와 내부계 트랜지스터를 구비한 반도체 장치의 적용에 있어서는, 상기 제1 반도체 소자의 상기 제1 게이트 절연막의 막 두께를, 상기 제2 반도체 소자의 상기 제2 게이트 절연막의 막 두께보다도 두껍게 하는 구성이 채용된다.
또한, 다른 바람직한 형태로서, 상기 제2 반도체 소자와 같은 채널형의 제3 반도체 소자를 또 구비하고, 상기 제3 반도체 소자는, 반도체 기판에 설치되고, 상기 제2 활성 영역과 같은 도전형의 제3 활성 영역과, 상기 제3 활성 영역 위에, 제3 게이트 절연막을 개재하여 설치되는 제3 게이트 전극과, 상기 제3 불순물 확산 영역에 대응하고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 한 쌍의 제7 불순물 확산 영역과, 상기 제5 불순물 확산 영역에 대응하고, 상기 제5 불순물 확산 영역과 같은 도전형을 가지는 제8 불순물 확산 영역과, 상기 제6 불순물 확산 영역에 대응하고, 상기 제6 불순물 확산 영역과 같은 도전형을 가지는 제9 불순물 확산 영역을 구비한다.
제3 반도체 소자는, 제2 반도체 소자의 제3 불순물 확산 영역과 같은 SPI영역을 구성하는 제7 불순물 확산 영역을 가지지만, 제2 반도체 소자의 제4 불순물 확산 영역에 상당하는 불순물 확산 영역을 가지지 않는다. 그 결과, 반도체 장치내에 있어서, SPI영역을 가지는 제2 반도체 소자와 제3 반도체 소자의 임계 전압을 바꾸는 것을 가능하게 하고 있다.
본 발명에 근거한 반도체 장치의 제조방법의 어느 국면에 있어서는, 제1 반도체 소자와, 상기 제1 반도체 소자와는 채널형이 다른 제2 반도체 소자를 구비한 반도체 장치의 제조방법으로서, 반도체 기판의 소정영역에 소자분리 절연막을 형성하고, 제1 활성 영역과, 상기 제1 활성 영역과는 도전형이 다른 제2 활성 영역을 규정하는 공정과, 상기 제1 활성 영역 위에, 제1 게이트 절연막을 개재시켜서 제1 게이트 전극을 형성하고, 상기 제2 활성 영역 위에, 제2 게이트 절연막을 개재시켜서 제2 게이트 전극을 형성하는 공정과, 상기 제1 게이트 전극을 마스크로 해서, 상기 제1 활성 영역에 제1 도전형의 불순물을 도입하여, 상기 제1 활성 영역의 도전형과는 다른 도전형을 가지는 한 쌍의 제1 불순물 확산 영역을 형성하는 공정과 동시에, 제2 게이트 전극을 마스크로 해서, 상기 제2 활성 영역에 마찬가지로 제1 도전형의 불순물을 도입하여, 상기 제2 활성 영역과 같은 도전형을 가지는 한 쌍의 제4 불순물 확산 영역을 형성하는 공정과, 상기 제2 게이트 전극을 마스크로 해서, 상기 제2 활성 영역에만 제1 도전형의 불순물을 도입함으로써, 상기 제4 불순물 확산 영역을 둘러싸고, 상기 제4 불순물 확산 영역보다도 불순물 확산 깊이가 깊은 제3 불순물 확산 영역을 형성하는 공정과, 상기 제2 게이트 전극을 마스크로 해서, 상기 제2 활성 영역에만 제2 도전형의 불순물을 도입함으로써, 상기 제4 불순물 확산 영역보다도 불순물 농도가 짙은 제5 불순물 확산 영역을 형성하는 공정과, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽에 각각 측벽 절연막을 형성하는 공정과, 상기 제2 게이트 전극 및 측벽 절연막을 마스크로 해서, 상기 제2 활성 영역에만 제2 도전형의 불순물을 도입함으로써, 상기 제5 불순물 확산 영역내에 있어서, 상기 제5 불순물 확산 영역보다도 불순물 확산 깊이가 얕은 제6 불순물 확산 영역을 형성하는 공정과, 상기 제1 게이트 전극 및 측벽 절연막을 마스크로 해서, 상기 제1 활성 영역에만 제1 도전형의 불순물을 도입함으로써, 상기 제1 불순물 확산 영역내에 있어서, 상기 제1 불순물 확산 영역보다도 불순물 확산 깊이가 얕은 제2 불순물 확산 영역을 형성하는 공정을 구비한다.
상기 제조방법에 있어서는, 제2 반도체 소자로서, 제3 불순물 확산 영역, 제4 불순물 확산 영역, 제5 불순물 확산 영역 및 제6 불순물 확산 영역을 구비하고, 제3 불순물 확산 영역 및 제4 불순물 확산 영역이, SPI영역을 구성하고, 제3 불순물 확산 영역 및 제4 불순물 확산 영역이 합쳐짐으로써, 이 SPI영역의 불순물 농도가 국소적으로 향상시킬 수 있는 구조를 얻을 수 있지만, 제4 불순물 확산 영역의 형성은, 제1 반도체 소자에 있어서의 제1 불순물 확산 영역을 형성하는 공정과 동시에 행하여지기 때문에, 별도 제4 불순물 확산 영역을 형성하기 위한 공정을 필요로 하지 않는다. 그 결과, 제조공정수의 증가, WP TAT의 증가, 및 반도체 장치의 제조 비용의 증가를 초래하지 않고서, 임계 전압이 다른 복수의 반도체 소자를 구비한 반도체 장치를 제조하는 것을 가능하게 하고 있다.
상기 반도체 장치의 제조방법의 바람직한 형태로서, 이하의 경우를 들 수 있다. 예를 들면, 상기 제1 반도체 소자는, 상기 제1 반도체 영역이 p형의 도전형을 가지는 n채널형 반도체 장치이고, 상기 제2 반도체 장치는, 상기 제2 활성 영역이 n형의 도전형을 가지는 p채널형 반도체 장치이고, 상기 제1 도전형의 불순물은 n형의 불순물이며, 상기 제2 도전형의 불순물은 p형의 불순물이다.
또, 다른 바람직한 형태로서, 상기 제1 반도체 소자의 상기 제1 게이트 절연막의 막 두께와, 상기 제2 반도체 소자의 상기 제2 게이트 절연막의 막 두께가 다르게 형성된다.
본 발명에 근거한 반도체 장치의 제조방법의 다른 국면에 있어서는, 제1 반도체 소자와, 상기 제1 반도체 소자와는 도전형이 다른 제2 반도체 소자와, 상기 제2 반도체 소자와 같은 채널형의 제3 반도체 소자를 구비한 반도체 장치의 제조방법으로서, 반도체 기판의 소정영역에 소자분리 절연막을 형성함으로써 제1 활성 영역, 상기 제1 활성 영역과는 도전형이 다른 제2 활성 영역, 및 상기 제2 활성 영역과 같은 도전형을 가지는 제3 활성 영역을 규정하는 공정과, 상기 제1 활성 영역 위에, 제1 게이트 절연막을 개재시켜서 제1 게이트 전극을 형성하고, 상기 제2 활성 영역 위에, 제2 게이트 절연막을 개재시켜서 제2 게이트 전극을 형성하고, 상기 제3 활성 영역 위에, 제3 게이트 절연막을 개재시켜서 제3 게이트 전극을 형성하는 공정과, 상기 제2 활성 영역 및 상기 제3 활성 영역에만, 상기 제2 게이트 전극 및 상기 제3 게이트 전극을 마스크로 해서, 상기 제2 활성 영역 및 상기 제3 활성 영역에 제1 도전형의 불순물을 도입하여, 상기 제2 활성 영역 및 상기 제3 활성 영역의 도전형과 같은 도전형을 가지는 한 쌍의 제3 불순물 확산 영역 및 한 쌍의 제7 불순물 확산 영역을 형성하는 공정과, 상기 제2 활성 영역 및 상기 제3 활성 영역에만, 상기 제2 게이트 전극 및 상기 제3 게이트 전극을 마스크로 해서, 상기 제2 활성 영역 및 상기 제3 활성 영역에 제2 도전형의 불순물을 도입하여, 상기 제3 불순물 확산 영역 및 상기 제7 불순물 확산 영역내에 있어서, 상기 제3 불순물 확산 영역 및 상기 제7 불순물 확산 영역보다도 불순물 확산 깊이가 얕은 제5 불순물 확산 영역 및 제8 불순물 확산 영역을 형성하는 공정과, 상기 제1 게이트 절연막, 상기 제2 게이트 절연막 및 상기 제3 게이트 절연막의 측벽에, 각각 측벽 절연막을 형성하는 공정과, 상기 제1 활성 영역 및 상기 제2 활성 영역에만, 상기 제1 게이트 절연막, 상기 제2 게이트 전극 및 측벽 절연막을 마스크로 해서, 상기 제1 활성 영역 및 상기 제2 활성 영역에 제1 도전형의 불순물을 도입하여, 상기 제1 불순물 확산 영역 및 상기 제3 불순물 확산 영역내에 있어서, 상기 제1 불순물 확산 영역 및 상기 제3 불순물 확산 영역보다도 불순물 확산 깊이가 얕은 제2 불순물 확산 영역 및 제4 불순물 확산 영역을 형성하는 공정과, 상기 제2 활성 영역 및 상기 제3 활성 영역에만, 상기 제2 게이트 전극, 상기 제3 게이트 전극 및 측벽 절연막을 마스크로 해서, 상기 제2 활성 영역 및 상기 제3 활성 영역에 제2 도전형의 불순물을 도입하여, 상기 제5 불순물 확산 영역 및 상기 제8 불순물 확산 영역내에 있어서, 상기 제5 불순물 확산 영역 및 상기 제8 불순물 확산 영역보다도 불순물 확산 깊이가 얕은 제6 불순물 확산 영역 및 제9 불순물 확산 영역을 형성하는 공정을 구비한다.
이 공정을 채용함으로써, 제3 반도체 소자는, 제2 반도체 소자의 제3 불순물 확산 영역과 같은 SPI영역을 구성하는 제7 불순물 확산 영역을 가지지만, 제2 반도체 소자의 제4 불순물 확산 영역에 상당하는 불순물 확산 영역을 가지지 않는다. 그 결과, 반도체 장치내에 있어서, SPI영역의 농도가 다르기 때문에, 임계 전압이 다른 제2 반도체 소자와 제3 반도체 소자를 얻는 것을 가능하게 하고 있다.
이하, 본 발명에 근거한 각 실시예에 있어서의 반도체 장치 및 그 제조방법에 대해서, 도면을 참조하여 설명한다.
(실시예 1)
도1 내지 도7을 참조하여, 실시예 1에 있어서의 반도체 장치 및 그 제조방법에 대해서 설명한다.
(반도체 장치의 구조)
우선, 도 1 및 도 2를 참조하여, 본 실시예에 있어서의 반도체 장치의 구조에 대해서 설명한다. 이 반도체 장치는, 제1 반도체 소자로서의 n채널형 MOS(Metal Oxide Semiconductor)트랜지스터(100A)와, 제2 반도체 소자로서의 p채널형 MOS트랜지스터(200A)를 구비하고 있다.
n채널형 MOS트랜지스터(100A)와, p채널형 MOS트랜지스터(200A)는, 실리콘 기판 등으로 이루어지는 반도체 기판(1)의 주 표면에 설치된 Si02 등으로 이루어지는 소자분리 절연막(4)에 의해 전기적으로 분리되어 있고, n채널형 MOS트랜지스터(100A)는, p-형의 불순물 영역으로 이루어지는 제1 활성 영역으로서의 p-형 웰(3)을 구비하고, p채널형 MOS트랜지스터(200A)는, n-형의 불순물 영역으로 이루어지는 제2 활성 영역으로서의 n-형 웰(2)을 구비하고 있다.
n채널형 MOS트랜지스터(100A)의 p-형 웰(3) 위에는, Si02 등으로 이루어지는 제1 게이트 절연막(15a)(막 두께 약 50Å)을 개재하여, 제1 게이트 전극(16a)이 설치되고, 제1 게이트 절연막(15a) 및 제1 게이트 전극(16a)의 측벽에는, Si02 등으로 이루어지는 측벽 절연막(17a)이 설치되어 있다.
p-형 웰(3)에 있어서는, 제1 게이트 전극(15a)을 끼우도록, p-형 웰(3)의 도전형과는 다른 n-형의 한 쌍의 제1 불순물 확산 영역(12)과, 각각의 n-형 제1 불순물 확산 영역(12)내에 있어서, 이 n-형 제1 불순물 확산 영역(12)의 확산 깊이보다도 얕은 영역에 설치되는 n+형 제2 불순물 확산 영역(11)이 설치되어 있다. n-형 제1 불순물 확산 영역(12) 및 n+형 제2 불순물 확산 영역(11)에 의해 소스/드레인 영역을 구성한다.
p채널형 MOS트랜지스터(200A)의 n-형 웰(2) 위에는, SiO2 등으로 이루어지는 제2 게이트 절연막(15b)(막 두께 약 50Å)을 개재하여, 제2 게이트 전극(16b)이 설치되고, 제2 게이트 절연막(15b) 및 제2 게이트 전극(16b)의 측벽에는, SiO2 등으로 이루어지는 측벽 절연막(17b)이 설치되어 있다.
n-형 웰(2)에 있어서는, 제2 게이트 전극(16b)을 끼우도록 설치되고, n-형 웰(2)의 도전형과 같은 도전형을 가지는 n-형의 한 쌍의 제3 불순물 확산 영역(8)과, 각각의 n-형 제3 불순물 확산 영역(8)내에 있어서, n-형 제3 불순물 확산 영역(8)의 확산 깊이보다도 얕은 영역에 설치되고, n-형 제3 불순물 확산 영역(8)과 같은 도전형을 가지고, n-형 제3 불순물 확산 영역(8)보다도 높은 불순물 농도를 가지는 n-형 제4 불순물 확산 영역(7)이 설치되어 있다.
또한, 각각의 n-형 제4 불순물 확산 영역(7)내에는, n-형 제4 불순물 확산 영역(7)의 확산 깊이보다도 얕은 영역에 설치되고, n-형 제4 불순물 확산 영역(7)과는 다른 도전형을 가지는 p-형 제5 불순물 확산 영역(6)과, 각각의 p-형 제5 불순물 확산 영역(6)내에 있어서, p-형 제5 불순물 확산 영역(6)의 확산 깊이보다도 얕은 영역에 설치되고, p-형 제5 불순물 확산 영역(6)과 같은 도전형을 가지는 p+형 제6 불순물 확산 영역(5)을 구비하고 있다.
p-형 제5 불순물 확산 영역(6) 및 p+형 제6 불순물 확산 영역(5)에 의해 소스/드레인 영역을 구성한다. 또한, 도 2의 불순물 프로파일에 도시하는 바와 같이, n-형 제3 불순물 확산 영역(8)과, n-형 제4 불순물 확산 영역(7)이 더해 합쳐진 영역에서 n-형 농도가 높아진다. 또한, 소스/드레인 영역보다 바깥 쪽에 위치하는, n-형 제3 불순물 확산 영역(8) 및 n-형 제4 불순물 확산 영역(7)에 의해, SPI(Shallow Pocket Imlant)영역이 구성된다.
또, n-형 제1 불순물 확산 영역(12)의 p-형 웰(3)의 표면에서의 확산 깊이는, n-형 제3 불순물 확산 영역(8) 또는 n-형 제4 불순물 확산 영역(7)의 n-형 웰(2)(채널영역)의 표면에서의 확산 깊이와 동일해지도록 설치되어 있다.
(반도체 장치의 제조방법)
다음에, 상기 구조로 이루어지는 반도체 장치의 제조방법에 대해서, 도3 내지 도7을 참조해서 설명한다.
도3을 참조하여, 반도체 기판(1)의 소정영역에 LOCOS(LOCal Oxidation of Silicon)법에 의해 소자분리 절연막(4)을 형성한다. 그 후, 반도체 기판(1)에 소정의 불순물을 도입하여, p-형 웰(3) 및 n-형 웰(2)을 형성한다. 그 후, 포토리소그래피 기술을 이용하여, 제1 게이트 절연막(15a) 및 제1 게이트 전극(16a), 및 제2 게이트 절연막(15b) 및 제2 게이트 전극(16b)을 형성한다.
다음에, 제1 게이트 전극(16a), 및 제2 게이트 전극(16b)을 마스크로 해서, p-형 웰(3)에 n형 불순물(P, As 등)을 도입하여, n-형 제1 불순물 확산 영역(12)을 형성하는 동시에, n-형 웰(2)에도 n형 불순물(P, As 등)을 도입해서 n-형 제4 불순물 확산 영역(7)을 형성한다.
n형 불순물의 도입조건은, 주입 에너지는 20kev 내지 40kev(바람직한 주입 에너지로서, P를 도입하는 경우에는 약 25kev), 주입량은 5×1012cm-2 내지 2×1013cm-2(바람직한 주입량으로서, P를 도입하는 경우에는 약 1×1013cm -2)이다.
그 후, 열처리로 이 n형 불순물 영역을 확장시켜도 된다. 이 조건에 의해, n-형 제4 불순물 확산 영역(7)이, p채널형 MOS트랜지스터(200A)의 SPI에 있어서, n-형 제3 불순물 확산 영역(8)의 안쪽에 위치하는지, 또는 바깥 쪽에 위치하는지가 결정된다(또한, 도면에서는, 일례로서, n-형 제4 불순물 확산 영역(7)이 n-형 제3 불순물 확산 영역(8)의 안쪽에 위치하는 경우를 도시하고 있다).
다음에, 도 4를 참조하여, p-형 웰(3)의 표면을 레지스트 마스크(30)로 덮고, 제2 게이트 전극(16b)을 마스크로 해서, n-형 웰(2)에 n형 불순물(P, As 등)을 도입하여, n-형 제3 불순물 확산 영역(8)을 형성한다. n형 불순물의 도입조건은, P를 도입하는 경우에는, 주입 에너지는 약 50kev, 주입량은 약 1.5×1013cm-2이다. 또한, 불순물의 주입각도는, p-형 웰(3)의 표면에 대해서, 약 45도 각도로 회전 주입법에 의해 행한다.
계속해서, 제2 게이트 전극(16b)을 마스크로 해서, n-형 웰(2)에 p형 불순물(B, BF2 등)을 도입하여, p-형 제5 불순물 확산 영역(6)을 형성한다. p형 불순물의 도입조건은, BF2를 도입하는 경우에는, 주입 에너지는 약 25kev, 주입량은 약 1×1014cm-2이다.
다음에, 도 5를 참조하여, 레지스트 마스크(30)를 제거한 후에, 제1 게이트 절연막(15a) 및 제1 게이트 전극(16a)의 측벽, 및 제2 게이트 절연막(15b) 및 제2 게이트 전극(16b)의 측벽에, 각각 측벽 절연막(17a) 및 측벽 절연막(17b)을 형성한다.
다음에, 도 6을 참조하여, 다시, p-형 웰(3)의 표면을 레지스트 마스크(3)로 덮고, 제2 게이트 전극(16b) 및 측벽 절연막(17b)을 마스크로 해서, n-형 웰(2)에 p형 불순물(B, BF2 등)을 도입하여, p+형 제6 불순물 확산 영역(5)을 형성한다. BF 2를 도입하는 경우에는, 주입 에너지는 약 25kev, 주입량은 약 2×1015cm-2이다.
다음에, 도 7을 참조하여, n-형 웰(2)의 표면을 레지스트 마스크(32)로 덮고, 제1 게이트 전극(16a) 및 측벽 절연막(17a)를 마스크로 해서, n-형 웰(2)에 n형 불순물(P, As 등)을 도입해서, n+형 제2 불순물 확산 영역(11)을 형성한다. As를 도입하는 경우에는, 주입 에너지는 약 40kev, 주입량은 약 2×1015cm-2이다.
이상의 공정에 의해, 도1에 도시하는, n채널형 MOS트랜지스터(100A)와 p채널형 MOS트랜지스터(200A)를 구비한 본 실시예에 있어서의 반도체 장치가 완성된다.
(작용·효과)
이상, 본 실시예에 있어서의 반도체 장치에 따르면, p채널형 MOS트랜지스터(200A)는, n-형 제3 불순물 확산 영역(8), n-형 제4 불순물 확산 영역(7), p-형 제5 불순물 확산 영역(6) 및 p+형 제6 불순물 확산 영역(5)을 구비함으로써, n-형 제4 불순물 확산 영역(7) 및 n-형 제3 불순물 확산 영역(8)에 의해 SPI영역을 구성하고, n-형 제4 불순물 확산 영역(7)과 n-형 제3 불순물 확산 영역(8)이 합쳐진 영역에서, 이 SPI영역의 불순물 농도가 국부적으로 높아진다. 이것에 의해, p채널형 MOS트랜지스터(200A)의 고 임계값화가 도모된다.
또한, p채널형 MOS트랜지스터에 있어서, 도시하고 있지 있지만, SPI영역이 n-형 제3 불순물 확산 영역(8)만으로 형성되는 저 임계값 p채널형 MOS트랜지스터와, 도시하는 SPI영역이 n-형 제4 불순물 확산 영역(7) 및 n-형 제3 불순물 확산 영역(8)에 의해 형성되는 고 임계값 p채널형 MOS트랜지스터를 동일한 반도체 장치내에 혼재시키는 것이 가능해진다.
또, 이와 같은 구성으로 이루어지는 반도체 장치의 제조방법에 따르면, 도3에 도시하는 제조공정으로 나타낸 바와 같이, n-형 제4 불순물 확산 영역(7)의 형성은, n채널형 MOS트랜지스터(100A)에 있어서의 n-형 제1 불순물 확산 영역(12)을 형성하는 공정과 동시에 행하여지기 때문에, 별도로 n-형 제4 불순물 확산 영역(7)을 형성하기 위한 공정을 필요로 하지 않는다. 그 결과, 제조 공정수의 증가, WP TAT의 증가, 및 반도체 장치의 제조 비용의 증가를 초래하지 않고서, 임계 전압이 다른 복수의 p채널형 MOS트랜지스터를 구비한 반도체 장치를 제조하는 것을 가능하게 하고 있다.
또, 상기 구성으로 이루어지는 반도체 장치에 있어서, 반도체 장치중의 가장 채널 폭이 좁은 p채널형 MOS트랜지스터에, 본 실시예에 있어서의, 고 임계값이고 SPI영역을 구비한 p채널형 MOS트랜지스터(200A)를 적용한 경우의, [｜log Ids｜)/Weff]과 [logW]의 관계를 나타내는 그래프를 도 8에 도시하고, Vg(게이트 전압)-Id(드레인 전류)의 관계를 모식적으로 나타낸 것을 도 9에 도시한다.
도 8을 참조하여, 게이트 전극하의 채널 영역이 같은 구조를 가지고 있어도, SPI영역이 n-형 제3 불순물 확산 영역(8)만으로 형성되는 저 임계값 p채널형 MOS트랜지스터에서는, Vth-typ의 [｜log Ids｜/Weff] 의존성을 나타내지만, SPI영역이 n-형 제4 불순물 확산 영역(7) 및 n-형 제3 불순물 확산 영역(8)에 의해 형성되는 고 임계값 p채널형 MOS트랜지스터의 경우에는, Vth-H의 [｜log Ids｜/Weff] 의존성을 나타내는 것을 알 수 있다. 이것을, 트랜지스터의 Vg-Id 커브로 나타낸 것이, 도9이다(W=Wa).
도 9를 참조하면, SPI영역은 n-형 제3 불순물 확산 영역(8e)만으로 형성되는 p채널형 MOS트랜지스터의 경우가 점선이며, SPI영역이 n-형 제4 불순물 확산 영역(7) 및 n-형 제3 불순물 확산 영역(8)에 의해 형성되는 p채널형 MOS트랜지스터의 경우가 실선이며, 후자의 트랜지스터쪽이 고 Vth화되어 있다. 즉, Vg=OV에서의 Ioff(채널 리키지)도 저감되는 것을 알 수 있다.
또, 채널 폭이, 1㎛이하인 영역에서는, Vth-Typ의 트랜지스터에서는, 현저하게 Vth의 저하가 발생하고, 제 8도에 도시하는 바와 같이 리키지가 증대된 것을 볼 수 있다. 그러나, 본 실시예의 트랜지스터의 Vth-H에서는, 좁은 채널 폭 영역에 있어서 리키지량의 증대는 발견되지 않는 결과, 현저한 리키지 억제효과가 확인된다.
(실시예 2)
다음에, 도10을 참조하여, 실시예 2에 있어서의 반도체 장치 및 그 제조방법에 대해서 설명한다.
(반도체 장치의 구조)
우선, 도10을 참조하여, 본 실시예에 있어서의 반도체 장치의 구조를 상기 실시예 1에 있어서의 반도체 장치의 구조와 비교했을 경우, 상기 실시예 1에 있어서의 반도체 장치에 있어서는, n채널형 MOS트랜지스터(100B)의 제1 게이트 절연막(15c)의 막 두께와, p채널형 MOS트랜지스터(200A)의 제2 게이트 절연막(15b)의 막 두께는, 동일한 막 두께(막 두께 약 50Å)로 설치되어 있었다.
본 실시예에 있어서는 반도체 장치에 있어서는, n채널형 MOS트랜지스터(100B)의 제1 게이트 절연막(15c)의 막 두께가 p채널형 MOS트랜지스터(200B)의 제2 게이트 절연막(15b)의 막 두께보다 두껍게 형성되어 있는 것을 특징으로 한다(막 두께 약 150Å). 그 밖의 구성 및 제조방법에 대해서도, 상기 실시예 1과 동일하기 때문에, 동일 또는 상당 부분에는 동일한 참조번호를 붙이고, 중복되는 설명은 반복하지 않는 것으로 한다.
(작용·효과)
도10에 도시하는 바와 같이, SPI영역으로서의 n-형 제3 불순물 확산 영역(8)을 설치했을 경우, 공핍층의 신장이 억제되기 때문에, 소스/드레인 접합내압은 낮아진다. 따라서, SPI영역을 가지지 않는 n채널형 MOS트랜지스터(100A)와 같은 트랜지스터는, 일반적으로는 고 내압계 트랜지스터로서 이용된다. 이러한 고 내압계트랜지스터의 용도로서는, 마이크로 컴퓨터 용도 등으로, 외부동작이 5.OV 또는 3.3V이지만, 내부동작이 2.5V인 경우의 고압계의 트랜지스터에 있어서, VDC(Voltage Down Convert)로, 내부전압을 강압하는 경우를 들 수 있다.
이러한 경우, 내부계 트랜지스터와 외부계 트랜지스터에 있어서, 동작시키기 위한 전압이 다르기 때문에, 내부계 트랜지스터와 외부계 트랜지스터에 있어서 게이트 산화막의 막 두께가 다르게 되고, 외부계의 트랜지스터쪽이, 내부계의 트랜지스터에 비교해서, 게이트 산화막의 막 두께가 두꺼워진다. 따라서, 본 실시예에 있어서의 반도체 장치는, 이렇게 동작 전압이 다른 외부계 트랜지스터와 내부계 트랜지스터를 구비한 반도체 장치의 적용에 적합하다.
또한, 외부계의 트랜지스터쪽이 게이트 산화막의 막 두께가 두꺼워질 경우에 대해서 설명했지만, 외부계의 트랜지스터의 구조로서, 게이트 길이도 외부계의 트랜지스터쪽이 내부계의 트랜지스터에 비교해서 길어지도록 형성된다. 따라서, 게이트 길이가 다른 반도체 장치에 대해서 본 발명의 구조를 적용하는 것도 가능하다.
(실시예 3)
다음에, 도11을 참조하여, 실시예 3에 있어서의 반도체 장치 및 그 제조방법에 대해서 설명한다.
(반도체 장치의 구조)
우선, 도11을 참조하여, 본 실시예에 있어서의 반도체 장치의 구조를, 상기 실시예 1에 있어서의 반도체 장치의 구조와 비교했을 경우, 상기 실시예 1에 있어서의 반도체 장치에 있어서는, n채널형 MOS트랜지스터(100A)의 제1 게이트 절연막(15a)의 막 두께와, p채널형 MOS트랜지스터(200A)의 제2 게이트 절연막(15b)의 막 두께는, 동일한 막 두께(막 두께 약 50Å)로 설치되어 있었다.
본 실시예에 있어서의 반도체 장치에 있어서는, p채널형 MOS트랜지스터(200B)에 있어서, 제2 게이트 절연막(15d)의 막 두께가 n채널형 MOS트랜지스터(100A)의 제1 게이트 절연막(15a)의 막 두께보다도 두껍게 형성되어 있는 것을 특징으로 한다(막 두께 약 150Å). 또한, 도11에는, 제2 게이트 절연막 (15d)의 막 두께가 n채널형 MOS트랜지스터(100A)의 제1 게이트 절연막(15a)의 막 두께보다도 두껍게 형성되어 있는 경우만을 도시하고 있지만, 반도체 장치 전체로서는 n채널형 MOS트랜지스터(100A)의 제1 게이트 절연막(15a)의 막 두께와 같은 제2 게이트 절연막(15b)을 구비한 p채널형 MOS트랜지스터(200A)가 밖에 존재하는 것으로 한다. 그 밖의 구성 및 제조방법에 대해서는 상기 실시예 1과 동일하기 때문에, 동일 또는 상당 부분에는 동일한 참조번호를 붙이고 중복되는 설명은 반복하지 않는 것으로 한다.
(작용·효과)
p채널형 MOS트랜지스터에 있어서, 채널 영역의 불순물 프로파일 및 소스/드레인 영역의 불순물 프로파일이 같은 경우(p채널형 MOS트랜지스터(200A)와 p채널형 MOS트랜지스터(200B)가 해당), 게이트 산화막의 막 두께가 두꺼운 쪽이 임계 전압(Vth)은 높아진다.
따라서, p채널형 MOS트랜지스터에 있어서, 게이트 산화막의 막 두께가 두꺼운 것을 이용함으로써, 임계 전압(Vth)이 높은 채널형 MOS트랜지스터를 얻는 것이 가능해진다.
(실시예 4)
다음에, 도12 내지 도16을 참조하여, 실시예 1에 있어서의 반도체 장치 및 그 제조방법에 대해서 설명한다.
(반도체 장치의 구조)
우선, 도 1 및 도 2를 참조하여, 본 실시예에 있어서의 반도체 장치의 구조에 대해서 설명한다. 이 반도체 장치는, 제1 반도체 소자로서의 n채널형 MOS트랜지스터(100A)와, 제2 반도체 소자로서의 p채널형 MOS트랜지스터(200A)와, 제3 반도체 소자로서의 p채널형 MOS트랜지스터(200D)를 구비하고 있다. 제2 반도체 소자로서의 p채널형 MOS트랜지스터(200A)는 예를 들면 메모리 셀 영역에 설치되는 트랜지스터이며, 제3 반도체 소자로서의 p채널형 MOS트랜지스터(200D)는 예를 들면 주변회로영역에 설치되는 트랜지스터이다.
n채널형 MOS트랜지스터(100A)와 제2 반도체 소자로서의 p채널형 MOS트랜지스터(200A)는, 상기 실시예 1의 구조와 동일하여, 동일한 참조번호를 붙이고, 중복되는 설명은 반복하지 않는 것으로 한다.
p채널형 MOS트랜지스터(200D)의 기본적 구성은 p채널형 MOS트랜지스터(200A)와 같지만, n-형 제4 불순물 확산 영역(7)에 대응하는 불순물 영역은 형성되어 있지 않다. 다른 구성은, p채널형 MOS트랜지스터(200A)와 같고, 제3 게이트 절연막(15e), 제3 게이트 전극(16e), 측벽 절연막(17e), n-형 제3 불순물 확산 영역(8)에 대응하는 n-형 제7 불순물 확산 영역(8e), p-형 제5 불순물 확산 영역(6)에 대응하는 p-형 제8 불순물 확산 영역(6e), 및 p+형 제6 불순물 확산 영역(5)에 대응하는 p+형 제9 불순물 확산 영역(5e)이 형성되어 있다.
따라서, p채널형 MOS트랜지스터(200A)는, n-형 제4 불순물 확산 영역(7)이 형성되어 있기 때문에 고 임계값 타입이 되고, p채널형 MOS트랜지스터(200D)는 저 임계값 타입이 된다.
(반도체 장치의 제조방법)
다음에, 상기 구조로 이루어지는 반도체 장치의 제조방법에 있어서, 도 13 내지 도 16을 참조해서 설명한다. 또한, 소자분리 절연막(4)을 형성하는 공정, 제1 게이트 전극(16a), 제2 게이트 전극(16b) 및 제3 게이트 전극(16e)이 형성될 때까지의 공정은, 상기와 동일하기 때문에, 중복되는 설명은 반복하지 않는 것으로 한다.
우선, 도 13을 참조하여, p-형 웰(3)의 표면을 레지스트 마스크(33)로 덮고, 제2 게이트 전극(16b) 및 제3 게이트 전극(16e)을 마스크로 해서, n-형 웰(2)에 n형 불순물(P, As 등)을 도입하여, n-형 제3 불순물 확산 영역(8) 및 n-형 제7 불순물 확산 영역(8e)을 형성한다. n형 불순물로서 P를 도입하는 경우의 조건은, 주입 에너지는 약 50kev, 주입량은 약 1.5×1013cm-2이다. 또한, 불순물의 주입각도는, p -형 웰(3)의 표면에 대해서, 약 45도 기울여, 회전주입법에 의해 행한다.
계속해서, 제2 게이트 전극(16b) 및 제3 게이트 전극(16e)을 마스크로 해서, n-형 웰(2)에 p형 불순물(B, BF2 등)을 도입하여, p-형 제5 불순물 확산 영역(6) 및 p-형 제8 불순물 확산 영역(6e)을 형성한다. p형 불순물로서, BF2를 도입하는 경우의 조건은, 주입 에너지가 약 25kev, 주입량이 약 1×1014cm-2이다.
다음에, 도 14를 참조하여, 레지스터 마스크(33)를 제거한 후에, 제1 게이트 절연막(15a) 및 제1 게이트 전극(16a)의 측벽, 제2 게이트 절연막(15b) 및 제2 게이트 전극(16b)의 측벽, 및 제3 게이트 절연막(15e) 및 제2 게이트 전극(16e)의 측벽에 각각 측벽 절연막(17a, 17b, 17e)을 형성한다.
다음에, 도 15를 참조하여, p채널형 MOS트랜지스터(200D)의 n-형 웰(2)의 표면을 레지스트 마스크(34)로 덮고, 제1 게이트 절연막(15a) 및 측벽 절연막(17a), 및 제2 게이트 절연막(15b) 및 측벽 절연막(17b)을 마스크로 해서, p-형 웰(3)에 n형 불순물(P, As 등)을 도입하여, n-형 제1 불순물 확산 영역(12)을 형성하는 동시에, n-형 웰(2)에도 n형 불순물(P, As 등)을 도입해서 n-형 제4 불순물 확산 영역(7)을 형성한다.
n형 불순물의 도입은, 측벽 절연막 너머에 행하여지기 때문에, 예를 들면, P를 도입하는 경우, 주입 에너지는 30kev 내지 60kev(바람직하게는, 약 50kev), 주입량은 5×1012㎝-2 내지 5×1013㎝-2(바람직하게는, 약 3×10 13㎝-2)이다. 또한, 불순물의 주입각도는, p-형 웰(3) 및 n-형 웰(2)의 표면에 대해서, 약 45도 기울여, 회전주입법에 의해 행한다.
계속해서, 제1 게이트 절연막(15a) 및 측벽 절연막(17a), 및 제2 게이트 절연막(15b) 및 측벽 절연막(17b)을 마스크로 해서, p-형 웰(3) 및 n-형 웰(2)에 n형 불순물(P, As 등)을 도입하고, n+형 제2 불순물 확산 영역(11)을 형성한다. n형 불순물로서 As를 도입하는 경우의 조건은, 주입 에너지는 약 40kev, 주입량은 약 2×1015cm-2이다.
다음에, 도 16을 참조하여, 레지스트 마스크(34)를 제거한 후, n채널형 MOS트랜지스터(200A)의 p-형 웰(3)의 표면을 레지스트 마스크(35)로 덮고, 제2 게이트 절연막(15b) 및 측벽 절연막(17b), 및 제3 게이트 절연막(15e) 및 측벽 절연막(17e)을 마스크로 해서, n+보상을 위해서, n-형 웰(2)에 p형 불순물(B, BF2 등)을 도입하여, p+형 제6 불순물 확산 영역(5) 및 p+형 제9 불순물 확산 영역(5e)을 형성한다. p형 불순물로서, BF2를 도입하는 경우의 조건은, 주입 에너지는 약 30kev, 주입량은 약 5×1015㎝-2이다.
이상의 공정에 의해, 도 12에 도시하는, n채널형 MOS트랜지스터(100A), p채널형 MOS트랜지스터(200A), 및 p채널형 MOS트랜지스터(200D)를 구비한 본 실시예에 있어서의 반도체 장치가 완성된다.
(작용·효과)
이상, 본 실시예에 있어서의 반도체 장치에 의해도, 상기 실시예 1과 동일한 작용효과를 얻을 수 있다. 또한, 도 13에 도시하는 바와 같이, SPI영역을 구성하는 p-형 제5 불순물 확산 영역(6) 및 p-형 제8 불순물 확산 영역(6e)을 형성한 후에, 측벽 절연막 너머에 n형 불순물의 도입을 행하고 있기 때문에, 새로운 제조공정을 추가하지 않고서, 도 12에 도시하는 반도체 장치의 제조를 가능하게 하고 있다.
여기에서, SPI영역이 n-형 제4 불순물 확산 영역(7) 및 n-형 제3 불순물 확산 영역(8)에 의해 형성되는 p채널형 MOS트랜지스터(200A)(제1 반도체 소자)와, SPI영역이 n-형 제3 불순물 확산 영역(8e)만으로 형성되는 p채널형 MOS트랜지스터(200D) (제2 반도체 소자)의 채널 폭 방향의 불순물 프로파일에 대해서 설명한다. 또한, p채널형 MOS트랜지스터(200A)의 채널 폭(W)은, p채널형 MOS트랜지스터(200D)의 채널 폭(W)보다 좁게 설치되는 것으로 한다.
이 구성에 의해, p채널형 MOS트랜지스터(200A)의 n-형 제4 불순물 확산 영역(7) 및 n-형 제3 불순물 확산 영역의 총 불순물 농도(제1 총 불순물 농도)를, p채널형 MOS트랜지스터(200D)의 SPI영역을 구성하는 n-형 제3 불순물 확산 영역(8e)의 총 불순물 농도(제2 총 불순물 농도)보다 높게 만들고 있기 때문에, p채널형 MOS트랜지스터(200D)보다 채널 폭(W)이 좁은 p채널형 MOS트랜지스터(200A)에 있어서도, p채널형 MOS트랜지스터(200D)와 동등한 채널 리키지를 억제하는 것이 가능해진다.
또, 채널 폭(W)의 바람직한 치수로서는, 상기 도 8에 도시하는 관계에서, 제1 반도체 소자로서의 p채널형 MOS트랜지스터(200A)의 채널 폭(W)은 1㎛이하이고, 제2 반도체 소자로서의 p채널형 MOS트랜지스터(200D)의 채널 폭(W)은, 1㎛이상인 것이 바람직한다.
또한, p채널형 MOS트랜지스터(200A)의 게이트 전극(15b)의 아래 쪽의 제1 활성 영역으로서의 채널 영역의 불순물 농도 분포와, p채널형 MOS트랜지스터(200D)의 게이트 전극(15e)의 아래 쪽의 제2 활성 영역으로서의 채널 영역의 불순물 농도 분포는 거의 동일하게 되어 있다. 그 때문에, 양쪽 트랜지스터의 채널 영역의 구조(불순물 프로파일)가 동일하더라도, 채널형 MOS트랜지스터(200A)의 임계 전압을 제1 임계 전압으로 한 경우, p채널형 MOS트랜지스터(200D) 임계 전압을, 제1 임계 전압보다 낮은 제2 임계 전압으로 설정하는 것을 가능하게 하고 있다.
또, 도 17의 불순물 프로파일에 도시하는 바와 같이, 채널 폭(W)이 좁은 p채널형 MOS트랜지스터(200A)에 있어서는, 제1 총 불순물 농도의 불순물 농도 피크(P1)에서, 채널 영역에 걸쳐서, n-형 제3 불순물 확산 영역(8)과 같은 도전형의 심부 불순물 확산 영역 A를 더 구비하고 있다. 이 구성에 의해, 채널 폭(W)이 좁은 p채널형 MOS트랜지스터(200A)의 채널 영역에서 제1 총 불순물 농도의 불순물 농도 피크(P1)까지의 불순물 농도의 총합이, 채널 폭(W)이 넓은 p채널형 MOS트랜지스터(200D)의 채널 영역에서 제2 총 불순물 농도의 불순물 농도 피크(P2)까지의 불순물 농도의 총합보다 커진다.
이 구성에 의해, p채널형 MOS트랜지스터(200D)보다 채널 폭(W)이 좁은 p채널형 MOS트랜지스터(200A)에 있어서도, 펀치 스루 내압을 상승시키는 것을 가능하게 하고 있다.
또, 도 18의 불순물 프로파일에 도시하는 바와 같이, 제1 총 불순물 농도의 불순물 농도 피크(P1)가, 제2 총 불순물 농도의 불순물 농도 피크(P2)보다 높게 만들어져 있다. 이 구성에 의해, 채널 폭(W)이 넓은 p채널형 MOS트랜지스터(200D)에 있어서는, 공핍층의 신장이 채널 폭(W)이 좁은 p채널형 MOS트랜지스터(200A)보다 넓어지기 때문에 접합용량을 억제하는 것이 가능해진다. 특히, 채널 폭(W)이 넓은 p채널형 MOS트랜지스터(200D)에 있어서는, 동작속도에 영향을 주는 회로에 이용되는 경우가 많고, 그 결과, 반도체 장치의 고속 동작을 실현시키는 것이 가능해진다.
또한, 상기한 바와 같이, p채널형 MOS트랜지스터(200A)의 n-형 제4 불순물 확산 영역(7) 및 n-형 제3 불순물 확산 영역(8)으로 이루어지는 SPI영역의 제1 총 불순물 농도와, p채널형 MOS트랜지스터(200D)의 n-형 제3 불순물 확산 영역(8e)으로 이루어지는 SPI영역의 제2 총 불순물 농도의 불순물 농도차이뿐만 아니라, p채널형 MOS트랜지스터(200A)의 게이트 산화막(15b)의 막 두께를, p채널형 MOS트랜지스터(200D)의 게이트 산화막(15e)의 막 두께보다 두껍게 설치함으로써, 더욱 p채널형 MOS트랜지스터(200A)와 p채널형 MOS트랜지스터(200D) 사이의 임계 전압의 차이를 크게 설정하는 것이 가능해진다.
또한, 상기 각 실시예에 있어서는, 일례로서, n-형 제4 불순물 확산 영역(7)이 n-형 제3 불순물 확산 영역(8)의 안쪽에 위치하는 경우를 나타내고 있지만, n-형 제1 불순물 확산 영역(12)을 형성하는 n-형 제4 불순물 확산 영역(7)이, n-형 제3 불순물 확산 영역(8)의 바깥 쪽에 위치하는 경우도 있을 수 있다.
또, 상기 각 실시예에 있어서는, SPI영역을 가지지 않는 n채널형 MOS트랜지스터와, SPI영역을 만드는 p채널형 MOS트랜지스터의 조합의 경우에 대해서 기술하고 있지만, n채널형과 p채널형을 반전시킨 경우라도, 같은 작용효과를 얻는 것이 가능하다.
본 발명에 근거한 반도체 장치의 일 국면에 따르면, 제1 반도체 소자의 예를 들면 SPI영역을 구성하는 제1 총 불순물 농도를, 제2 반도체 소자의 예를 들면 SPI영역을 구성하는 제2 총 불순물 농도보다 높게 만들 수 있고, 제2 반도체 소자보다 채널 폭이 좁은 제1 반도체 소자에 있어서도, 제2 반도체 소자와 동등한 채널 리키지를 억제하는 것이 가능해진다.
본 발명에 근거한 반도체 장치의 다른 국면에 따르면, 제1 반도체 소자의 제1 불순물 확산 영역 및 제2 불순물 확산 영역으로 이루어지는 SPI영역과, 제2 반도체 소자의 제5 불순물 확산 영역으로 이루어지는 SPI영역의 불순물 농도의 차이뿐만 아니라, 게이트 산화막의 막 두께에 차이를 둠으로써, 더욱 제1 반도체 소자와 제2 반도체 소자 사이의 임계 전압의 차이를 크게 설정하는 것이 가능해진다.
또, 본 발명에 근거한 반도체 장치의 또 다른 국면에 따르면, 제3 불순물 확산 영역 및 제4 불순물 확산 영역에 의해 SPI영역을 구성하고, 이 SPI영역의 불순물 농도를 국소적으로 높일 수 있어, 제2 반도체 소자의 고 임계값화가 도모되게 된다. 그 결과, 저 임계값이며 SPI영역을 구비하지 않은 제1 반도체 소자와 고 임계값이며 SPI영역을 구비한 제2 반도체 소자가 혼재하는 반도체 장치를 적용하는 것이 가능해진다.
또, 본 발명에 근거한 반도체 장치의 제조방법에 따르면, 제4 불순물 확산 영역의 형성은, 제1 반도체 소자에 있어서의 제1 불순물 확산 영역을 형성하는 공정과 동시에 행하여지기 때문에, 별도로 제4 불순물 확산 영역을 형성하기 위한 공정을 필요로 하지 않는다. 그 결과, 제조공정수의 증가, WP TAT의 증가, 및 반도체 장치의 제조 비용의 증가를 초래하지 않고서, 임계 전압이 다른 복수의 반도체 소자를 구비한 반도체 장치를 제조하는 것이 가능하다.
도 1은 실시예 1에 있어서의 반도체 장치의 구조를 도시하는 단면도.
도 2 (a), (b)는, 불순물의 농도 프로파일을 도시하는 도면.
도 3 내지 도 7은, 실시예 1에 있어서의 반도체 장치의 제조방법을 도시하는 제1 내지 제5 공정 단면도.
도 8은 실시예 1에 있어서의 반도체 장치의 [｜log Ids｜/Weff]와 [logW]의 관계를 도시하는 그래프.
도 9는 실시예 1에 있어서의 반도체 장치의 Vg(게이트 전압)-Id(드레인 전류)의 관계를 모식적으로 도시한 도면.
도 10 내지 도 12는, 실시예 2 내지 4에 있어서의 반도체 장치의 구조를 도시하는 단면도.
도 13 내지 도 16은, 실시예 4에 있어서의 반도체 장치의 제조방법을 도시하는 제1 내지 제4 공정 단면도.
도 17 (a)는, 제1 반도체 소자의 불순물 프로파일을 도시하는 제1 도이며, 도 17 (b)는, 제2 반도체 소자의 불순물 프로파일을 도시하는 제1 도.
도 18 (a)는, 제1 반도체 소자의 불순물 프로파일을 도시하는 제2 도이며, 도 18 (b)는, 제2 반도체 소자의 불순물 프로파일을 도시하는 제2 도.
도 19는 종래의 기술에 있어서의 반도체 장치의 Vg(게이트 전압)-Id(드레인 전류)의 관계를 모식적으로 도시한 도면.
도 20은 종래의 기술에 있어서의 반도체 장치의 [｜log Ids｜/Weff]와 [logW]의 관계를 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1:반도체 기판
2:n-형 웰
3:p-형 웰
4:소자분리 절연막
7:n-형 제4 불순물 확산 영역
8:n-형 제3 불순물 확산 영역
100A:n채널형 MOS트랜지스터
200A:p채널형 MOS트랜지스터

Claims (3)

  1. 제1 반도체 소자와, 상기 제1 반도체 소자와 같은 채널형의 제2 반도체 소자를 구비한 반도체 장치에 있어서,
    상기 제1 반도체 소자는,
    반도체 기판에 설치되는 제1 활성 영역과,
    상기 제1 활성 영역 위에 제1 게이트 절연막을 개재하여 설치되는 제1 게이트 전극과,
    상기 제1 활성 영역에 있어서, 상기 제1 게이트 전극을 끼우도록 설치되고, 상기 제1 활성 영역의 도전형과 같은 도전형을 가지는 한 쌍의 제1 불순물 확산 영역과,
    각각의 상기 제1 불순물 확산 영역 내에 있어서, 상기 제1 불순물 확산 영역의 확산 깊이보다 얕은 영역에 설치되고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 제2 불순물 확산 영역과,
    각각의 상기 제2 불순물 확산 영역 내에 있어서, 상기 제2 불순물 확산 영역의 확산 깊이보다 얕은 영역에 설치되고, 상기 제2 불순물 확산 영역과는 다른 도전형을 가지는 제3 불순물 확산 영역과,
    각각의 상기 제3 불순물 확산 영역 내에 있어서, 상기 제3 불순물 확산 영역의 확산 깊이보다 얕은 영역에 설치되고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제4 불순물 확산 영역을 구비하고,
    상기 제2 반도체 소자는,
    반도체 기판에 설치되고, 상기 제1 활성 영역과 같은 도전형을 가지는 제2 활성 영역과,
    상기 제2 활성 영역 위에 제2 게이트 절연막을 개재하여 설치되는 제2 게이트 전극과,
    상기 제1 불순물 확산 영역에 대응하고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 한 쌍의 제5 불순물 확산 영역과,
    상기 제3 불순물 확산 영역에 대응하고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제6 불순물 확산 영역과,
    상기 제4 불순물 확산 영역에 대응하고, 상기 제4 불순물 확산 영역과 같은 도전형을 가지는 제7 불순물 확산 영역을 구비하고,
    상기 제1 반도체 소자는, 메모리 셀 영역에 이용되는 트랜지스터를 구성하고,
    상기 제2 반도체 소자는, 주변회로영역에 이용되는 트랜지스터를 구성하고,
    상기 제1 반도체 소자의 상기 제1 불순물 확산 영역과 상기 제2 불순물 확산 영역의 제1 총 불순물 농도가, 상기 제2 반도체 소자의 제5 불순물 확산 영역의 제2 총 불순물 농도보다 높게 만들어지는 반도체 장치.
  2. 제1 반도체 소자와, 상기 제1 반도체 소자와 같은 채널형의 제2 반도체 소자를 구비한 반도체 장치에 있어서,
    상기 제1 반도체 소자는,
    반도체 기판에 설치되는 제1 활성 영역과,
    상기 제1 활성 영역 위에, 제1 게이트 절연막을 개재하여 설치되는 제1 게이트 전극과,
    상기 제1 활성 영역에 있어서, 상기 제1 게이트 전극을 끼우도록 설치되고, 상기 제1 활성 영역의 도전형과 같은 도전형을 가지는 한 쌍의 제1 불순물 확산 영역과,
    각각의 상기 제1 불순물 확산 영역 내에 있어서, 상기 제1 불순물 확산 영역의 확산 깊이보다 얕은 영역에 설치되고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 제2 불순물 확산 영역과,
    각각의 상기 제2 불순물 확산 영역 내에 있어서, 상기 제2 불순물 확산 영역의 확산 깊이보다 얕은 영역에 설치되고, 상기 제2 불순물 확산 영역과는 다른 도전형을 가지는 제3 불순물 확산 영역과,
    각각의 상기 제3 불순물 확산 영역 내에 있어서, 상기 제3 불순물 확산 영역의 확산 깊이보다 얕은 영역에 설치되고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제4 불순물 확산 영역을 구비하고,
    상기 제2 반도체 소자는,
    반도체 기판에 설치되고, 상기 제1 활성 영역과 같은 도전형의 제2 활성 영역과,
    상기 제2 활성 영역 위에, 제2 게이트 절연막을 개재하여 설치되는 제2 게이트 전극과,
    상기 제1 불순물 확산 영역에 대응하고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 한 쌍의 제3 불순물 확산 영역과,
    상기 제3 불순물 확산 영역에 대응하고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제6 불순물 확산 영역과,
    상기 제4 불순물 확산 영역에 대응하고, 상기 제4 불순물 확산 영역과 같은 도전형을 가지는 제7 불순물 확산 영역을 구비하고,
    상기 제1 반도체 소자는, 제1 임계 전압을 가지고,
    상기 제2 반도체 소자는, 상기 제1 임계 전압보다 낮은 제2 임계 전압을 가지고,
    상기 제1 반도체 소자의 상기 제1 불순물 확산 영역과 상기 제2 불순물 확산 영역의 제1 총 불순물 농도가 상기 제2 반도체 소자의 제3 불순물 확산 영역의 제2 총 불순물 농도보다 높게 만들어지고,
    상기 제1 반도체 소자의 상기 제1 게이트 전극의 아래 쪽의 상기 제1 활성 영역의 불순물 농도 분포와, 상기 제2 반도체 소자의 상기 제2 게이트 전극의 아래 쪽의 상기 제2 활성 영역의 불순물 농도 분포는 거의 동일한 반도체 장치.
  3. 제1 반도체 소자와, 상기 제1 반도체 소자와 같은 채널형의 제2 반도체 소자를 구비한 반도체 장치에 있어서,
    상기 제1 반도체 소자는,
    반도체 기판에 설치되는 제1 활성 영역과,
    상기 제1 활성 영역 위에, 제1 게이트 절연막을 개재하여 설치되는 제1 게이트 전극과,
    상기 제1 활성 영역에 있어서, 상기 제1 게이트 전극을 끼우도록 설치되고, 상기 제1 활성 영역의 도전형과 같은 도전형을 가지는 한 쌍의 제1 불순물 확산 영역과,
    각각의 상기 제1 불순물 확산 영역 내에 있어서, 상기 제1 불순물 확산 영역 의 확산 깊이보다 얕은 영역에 설치되고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 제2 불순물 확산 영역과,
    각각의 상기 제2 불순물 확산 영역 내에 있어서, 상기 제2 불순물 확산 영역의 확산 깊이보다 얕은 영역에 설치되고, 상기 제2 불순물 확산 영역과는 다른 도전형을 가지는 제3 불순물 확산 영역과,
    각각의 상기 제3 불순물 확산 영역 내에 있어서, 상기 제3 불순물 확산 영역의 확산 깊이보다 얕은 영역에 설치되고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제4 불순물 확산 영역을 구비하고,
    상기 제2 반도체 소자는,
    반도체 기판에 설치되고, 상기 제1 활성 영역과 같은 도전형의 제2 활성 영역과,
    상기 제2 활성 영역 위에, 제2 게이트 절연막을 개재하여 설치되는 제2 게이트 전극과,
    상기 제1 불순물 확산 영역에 대응하고, 상기 제1 불순물 확산 영역과 같은 도전형을 가지는 한 쌍의 제5 불순물 확산 영역과,
    상기 제3 불순물 확산 영역에 대응하고, 상기 제3 불순물 확산 영역과 같은 도전형을 가지는 제6 불순물 확산 영역과,
    상기 제4 불순물 확산 영역에 대응하고, 상기 제4 불순물 확산 영역과 같은 도전형을 가지는 제7 불순물 확산 영역을 구비하고,
    상기 제1 게이트 전극의 아래 쪽의 상기 제1 활성 영역으로 이루어지는 채널 영역의 폭은, 상기 제2 게이트 전극의 아래 쪽의 상기 제1 활성 영역으로 이루어지는 채널 영역의 폭보다 좁게 설치되고,
    상기 제1 반도체 소자의 상기 제1 게이트 산화막의 막 두께가, 상기 제2 반도체 소자의 제2 게이트 산화막의 막 두께보다 두껍게 설치되는 반도체 장치.
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