JP4534058B2 - 半導体製造方法および半導体装置 - Google Patents
半導体製造方法および半導体装置 Download PDFInfo
- Publication number
- JP4534058B2 JP4534058B2 JP2000173473A JP2000173473A JP4534058B2 JP 4534058 B2 JP4534058 B2 JP 4534058B2 JP 2000173473 A JP2000173473 A JP 2000173473A JP 2000173473 A JP2000173473 A JP 2000173473A JP 4534058 B2 JP4534058 B2 JP 4534058B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- titanium
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 238000005530 etching Methods 0.000 claims description 86
- 239000010936 titanium Substances 0.000 claims description 71
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 58
- 229910052719 titanium Inorganic materials 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 39
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 39
- 229910052721 tungsten Inorganic materials 0.000 claims description 39
- 239000010937 tungsten Substances 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 2
- 239000007789 gas Substances 0.000 description 16
- 239000010410 layer Substances 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は、半導体製造方法および半導体装置に係り、特に、タングステン膜とチタン系膜との積層膜をエッチングする工程を含む半導体製造方法、およびその方法により製造される半導体装置に関する。
【0002】
【従来の技術】
微細な配線中を電子が流通する際には、エレクトロマイグレーションにより配線の劣化が生ずることがある。耐エレクトロマイグレーション性に優れた金属材料としては、例えばタングステンが知られている。タングステンは、ポリシリコンに比して低抵抗であるため、近年では、半導体装置の微細化に伴って、ゲート電極やビット線などの材料として使用されている。
【0003】
半導体装置の配線材料としてタングステンが用いられる場合、タングステン膜はチタン系のバリアメタルの上層に形成される。このような構造の配線を精度良くパターニングするためには、タングステン膜とチタン系膜とを高い選択比で異方的にエッチングする必要がある。
【0004】
【発明が解決しようとする課題】
しかし、タングステン膜を高い選択比で異方的にエッチングするためには、一般に、エッチング装置のカソード電極を0℃以下とする必要がある。このような低温の設定は、チタン系膜のエッチングに適した設定ではない。このため、タングステン膜とチタン系膜の積層膜を、同一のエッチング室内で、エッチング残渣を残存させることなく精度良くパターニングすることは困難である。
【0005】
また、バリアメタルとして用いられるチタン系膜は、スパッタリング方法や、CVD(化学蒸着)方法など、数種の方法で形成することができるが、その膜質は、用いられた形成方法に応じて異なったものとなる。このため、タングステン膜とチタン系膜とを同じエッチング室内でエッチングした場合、一の方法で形成されたバリアメタルについては残渣が生じないが、他の方法で形成されたバリアメタルについては残渣が生ずるという事態が生じ得る。
【0006】
本発明は、上記のような課題を解決するためになされたもので、タングステン膜とチタン系バリアメタルとの積層膜を、そのバリアメタルの形成方法に関わらず、常に精度良く、かつ、エッチング残渣を残存させることなくエッチングすることのできる半導体装置の製造方法を提供することを第1の目的とする。
また、本発明は、上記の製造方法で製造された半導体装置を提供することを第2の目的とする。
【0007】
【課題を解決するための手段】
請求項1記載の発明は、タングステン膜の下層にチタン系膜を備える半導体装置の製造方法であって、
前記チタン系膜上に形成された前記タングステン膜の上に、反射防止膜を形成するステップと、
前記反射防止膜上にレジストパターンを形成するステップと、
前記反射防止膜をSF 6 とCl 2 の混合ガスでエッチングするステップと、
前記タングステン膜をSF6とCl2の混合ガスでエッチングするステップと、
前記チタン系膜をCl2とBCl3の混合ガスでエッチングするステップと、を有し、
前記反射防止膜をエッチングするステップにおけるSF 6 に対するCl 2 の流量比率は、前記タングステン膜をエッチングするステップにおけるSF 6 に対するCl 2 の流量比率よりも大きいことを特徴とするものである。
【0008】
請求項2記載の発明は、請求項1記載の半導体装置の製造方法であって、
前記タングステン膜のエッチング工程では、エッチングの処理室へのBCl3の流入が阻止され、
前記チタン系膜のエッチング工程では、前記処理室へのSF6の流入が阻止されることを特徴とするものである。
【0009】
請求項3記載の発明は、請求項1または2記載の半導体装置の製造方法であって、前記チタン系膜のエッチング工程において、BCl3が10sccm以上40sccm以下の流量でCl2に添加されることを特徴とするものである。
【0010】
請求項4記載の発明は、請求項1または2記載の半導体装置の製造方法であって、前記チタン系膜のエッチング工程において、BCl3が8.3%以上33.3%以下の流量でCl2に添加されることを特徴とするものである。
【0011】
請求項5記載の発明は、請求項1乃至4の何れか1項記載の半導体装置の製造方法であって、前記チタン系膜は、イオナイズドメタルプラズマ方法で形成されたTiN膜およびTi膜の少なくとも一方を含むことを特徴とするものである。
【0012】
請求項6記載の発明は、請求項1乃至4の何れか1項記載の半導体装置の製造方法であって、前記チタン系膜は、CVD方法で形成されたTiN膜およびTi膜の少なくとも一方を含むことを特徴とするものである。
【0013】
請求項7記載の発明は、半導体装置であって、請求項1乃至6の何れか1項記載の製造方法で製造されたことを特徴とするものである。
【0014】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【0015】
実施の形態1.
図1(a)および図1(b)は、本発明の実施の形態1の半導体製造方法の手順を説明するための図を示す。尚、これらの図には、それぞれ半導体装置の2カ所の断面図が示されている。
【0016】
図1(a)において、符号10はシリコン基板を示す。シリコン基板10にはトランジスタのソースドレイン領域やゲート領域などが形成される(図示せず)。
【0017】
シリコン基板10の上には、層間絶縁膜12が形成される。層間絶縁膜12中には、シリコン基板10のゲート領域を被うゲート電極や、そのゲート電極等と導通するパッド14などが形成されている。
【0018】
次に、層間絶縁膜12に、シリコン基板10のソースドレイン領域や、上記のパッド14などに開口するコンタクトホール16が形成される。
【0019】
次いで、層間絶縁膜12の上部、並びにコンタクトホール16の側面および底面が被われるように、IMP(Ionized Metal Plasma)方法により、20nmの膜厚でチタン(Ti)膜が堆積される。そして、そのチタン膜の上層に、CVD方法により、20nmの膜厚で窒化チタン(TiN)膜が堆積される。その結果、層間絶縁膜12の表面やコンタクトホール16の内部を覆うチタン系膜(Ti/TiN膜)18が形成される。
【0020】
チタン系膜18の上層には、コンタクトホール16の内部が埋まるように、CVD方法により100nmの膜厚でタングステン膜20が形成される。その結果、層間絶縁膜12の上部、およびコンタクトホール16の内部に、チタン系膜18とタングステン膜20の積層構造を有する配線層22とコンタクトプラグ24とが形成される。
【0021】
その後、タングステン膜20の表面に、コーターを用いて、有機系反射防止膜(BARC)26が80nmの膜厚で積層される。
【0022】
タングステン膜20の上層には、配線層22を所望の形状にエッチングするためのフォトレジスト28が形成される。上述した一連の処理が実行されることにより、図1(a)に示す状態が実現される。
【0023】
本実施形態の製造方法では、次に、フォトレジスト28をマスクとして、後述する条件で配線層22のエッチングが行われる。エッチングの終了後にフォトレジスト28が除去されることにより、図1(b)に示す状態が実現される。
【0024】
本実施形態の製造方法は、上記のエッチングが後述する条件で実行される点に特徴を有している。以下、そのエッチングの条件を説明するに先立って、本実施形態で用いられるエッチング装置の概要について説明する。
【0025】
図2は、本実施形態のエッチング工程で用いられるマイクロ波プラズマ処理装置の概念図を示す。図2に示す装置は、半導体ウェハにエッチング処理を施すための処理室30を備えている。処理室30には、導波管31およびマイクロ波チューナー32を介してマイクロ波発振器34が接続されている。
【0026】
マイクロ波発振器34は、2.45GHzのマイクロ波を発生することができる。マイクロ波発振器34によって生成されるマイクロ波は、マイクロ波チューナー32を経て、導波管31を通って処理室30に導入される。
【0027】
処理室30の周囲には、最大で875GAUSSの磁力を発生する3つの磁場コイル、すなわち、上段コイル36、中段コイル38、および下段コイル40が配置されている。また、処理室30の内部には、RF発振器42が接続されたカソード電極44が配置されている。半導体ウェハ46は、カソード電極44上に保持された状態でエッチングの処理に付される。上記のコイル36,38,40を流れる電流やRF発振器26の出力電力は、それぞれエッチング条件の一つとして適宜適当な値とすることができる。
【0028】
次に、本実施形態の主要部である配線層22のエッチング条件について説明する。表1は、本実施形態において用いられる配線層22のエッチング条件を示す。
【0029】
【表1】
【0030】
表1において、最上段に示す1〜6は、それぞれエッチング工程におけるステップの番号を示す。すなわち、ステップ1および2は、反射防止膜(BARC)26をエッチングの対象とするステップである。また、ステップ3および4はタングステン膜20が被エッチング膜となるステップであり、ステップ5および6はチタン系膜18が被エッチング膜となるステップである。
【0031】
表1中、ステップ1,3および5の欄に示すM.Eは、それらのステップがメインエッチングのステップであることを示す。また、ステップ2,4および6の欄に示すO.Eは、それらのステップがオーバーエッチングのステップであることを意味する。
【0032】
各層のメインエッチングが行われるステップ1,3および5では、表1に示すように、EPDにより終点判定を行う。ここで、EPDとは、プラズマ反応室中における特定の波長の発光強度を監視し、その発光強度に基づいてエッチングされている膜の種類を同定する手法である。本実施形態の場合、ステップ1では、タングステンWがエッチングされることにより発生する542nmの波長が監視される。この場合、波長542nmの発光強度が急激に上昇した際に、タングステン膜20の露出、すなわち、反射防止膜26のエッチングの終了を検知することができる。
【0033】
ステップ3でも、ステップ1の場合と同様に、542nmの波長が監視される。この場合、波長542nmの発光強度が急激に低下した際に、タングステン膜20のエッチングの終了を検知することができる。また、ステップ5では、チタンTiがエッチングされる際に発生する417nmの波長が監視される。この場合、波長417nmの発光強度が急激に低下した時点で、層間絶縁膜12の露出、すなわち、チタン系膜18のエッチングの終了を検知することができる。
【0034】
ステップ2の終了判定の欄に示す100%、およびステップ6の終了判定の欄に示す50%は、それぞれメインエッチングに要した時間に対するオーバーエッチングの実行時間を示す。つまり、ステップ2のエッチングは、ステップ1の実行に要した時間と同じ時間だけ実行される。また、ステップ6のエッチングは、ステップ5の実行に要した時間の1/2だけ実行される。
【0035】
表1に示すように、本実施形態において、反射防止膜(BARC)26が被エッチング膜となるステップ1および2では、SF6とCl2がエッチングガスとして用いられる。同様に、タングステン膜20が被エッチング膜となるステップ3および4でも、SF6とCl2がエッチングガスとして用いられる。これに対して、チタン系膜18が被エッチング膜となるステップ5および6では、Cl2とBCl3がエッチングガスとして用いられる。
【0036】
ステップ5および6で用いられるBCl3がステップ1〜4で用いられた場合、配線の側壁に側壁保護膜が厚く形成され、配線層が太くなるという不都合が生ずる。また、BCl3はCl2に比して重量が重いため、イオンアシスト効果によりフォトレジスト28を高いレートで除去する。このため、エッチングガスにBCl3が混在していると、ステップ1〜4の過程でレジスト残膜が減少し、パターニングの寸法精度が悪化し易くなる。
【0037】
このように、BCl3は、ステップ1〜4において用いられた場合、配線層の寸法制御性を悪化させるという特性を有している。上述の如く、本実施形態では、ステップ1〜4において、SF6とCl2だけがエッチングガスとして用いられる。このため、本実施形態の製造方法によれば、配線層22(厳密にはタングステン膜20)を精度良くパターニングすることができる。
【0038】
また、本実施形態において、ステップ1および2では、Cl2に対するSF6の比率が小さく調整される。一方、ステップ3および4では、その比率が大きく設定される。SF6の比率は、タングステン膜20のエッチングレートを高めるうえでも、反射防止膜26のエッチングレートを高めるうえでも大きい方が有利である。しかしながら、Cl2に対するSF6の比率を大きくすると、反射防止膜26のエッチング終了時に、タングステン膜20が過剰にエッチングされ易くなり、ステップ3および4で安定したエッチングを行うことが困難となる。
【0039】
このため、本実施形態では、上記の如く、反射防止膜26が被エッチング膜となるステップ1および2では、SF6の比率を小さく設定している。従って、本実施形態の製造方法によれば、タングステン膜20を高いエッチングレートで、かつ、精度良くエッチングすることができる。尚、ステップ3および4において、少量添加されるCl2は、被エッチング膜の形状制御性を高めるという機能を有している。
【0040】
ステップ1〜4で用いられるSF6が、仮にステップ5および6で用いられた場合、SF6中のFとTiとが反応して、TiFが生成される。TiFは、飽和蒸気圧が高く、反応を起こし難い特性を有するため、エッチングにより除去され難く残渣として残存しやすい。本実施形態では、ステップ5および6においてSF6がエッチングガスから除外される。従って、本実施形態の製造方法によれば、層間絶縁膜12の上にTiFが残渣として残存し難く、残渣に起因する配線の短絡等を有効に防止することができる。
【0041】
ステップ5および6で用いられるBCl3は、▲1▼高い還元性を有し、▲2▼常温で液化しており、更に、上記の如く▲3▼分子量がCl2に比して大きいという特性を有している。これらの特性は、以下に説明するように、チタン系膜18を精度良く、かつ残渣を発生させることなくエッチングするうえで好適な特性である。
【0042】
すなわち、本実施形態におけるチタン系膜18(CVDによりTiN膜と、IMPによるTi膜との積層膜)は、その膜中に多量の酸素を含んでいる。それらの酸素はTiとの結合エネルギーが高く、エッチング残の原因である核となり易い。エッチングガス中にBCl3が添加されていると、その高い還元性によりTiから酸素が分離させ、エッチング残の核を消滅させることができる。このため、ステップ5および6でBCl3を用いる本実施形態の製造方法によれば、残渣を発生させることなくチタン系膜18をエッチングすることができる。
【0043】
また、エッチングガス中に添加されたBCl3は、その質量の大きさに起因して、Cl2に比して強くフォトレジスト28をアタックする。このため、Cl2にBCl3が添加されていると、エッチングガスがCl2のみである場合に比して、多量の堆積物がフォトレジスト28から供給される。更に、本実施形態において用いられる低温(−20℃)の環境下では、BCl3自身が堆積し易い性質を示す。
【0044】
このように、エッチングガス中にBCl3が含まれている場合、チタン系膜18のエッチングが終了する頃には、すなわち、コンタクトホール16内部のチタン系膜18が露出する頃には、半導体ウェハの表面に多量の堆積物が堆積する。その結果、コンタクトホール16内に存在するチタン系膜18のエッチングレートが低下する。従って、本実施形態におけるステップ5および6によれば、コンタクトホール16内におけるチタン系膜18の過剰なエッチングを防止して、チタン系膜18を精度良くエッチングすることができる。
【0045】
上述の如く、本実施形態の製造方法によれば、反射防止膜26、タングステン膜20、およびチタン系膜18の全てを、同一の処理室30の中で、一連の処理により連続的に、残渣を発生させることなく精度良くエッチングすることができる。従って、本実施形態の製造方法によれば、タングステン膜20とチタン系膜18の積層膜を配線層22とする半導体装置を、効率よく、かつ安定に製造することができる。
【0046】
次に、表2を参照して、本実施形態においてチタン系膜18のエッチング工程(上記表1におけるステップ5および6)で用いられるBCl3の流量乃至濃度が、エッチング残渣の発生状況に与える影響について説明する。
【0047】
【表2】
【0048】
表2において、最上段に示す1〜5は、BCl3の量とエッチング残渣との関係を把握するために行われた実験の実行番号を示す。実行番号1〜5の実験において、Cl2とBCl3の総流量は120sccmに固定されており、BCl3の流量は、それぞれ0sccm、10sccm、15sccm,20sccm,40sccmと変更されている。尚、実行番号1〜5の実験において、BCl3の濃度は、それぞれ0%、8.3%、12.5%,16.7%,33.3%である。
【0049】
表2に示すように、エッチング残渣は、BCl3が10sccm(8.3%)添加されることにより若干残存する程度、より具体的には、金属残渣が残存しない程度に低減する。そして、BCl3の添加量が15sccm(12.5%)以上である場合は、残渣の残存が完全に防止される。更に、少なくともBCl3の添加量が40sccm(33.3%)以下である場合は、エッチングの異方性は維持され、配線層22の形状制御性は良好に維持される。従って、本実施形態による優れた効果、すなわち、残渣の発生を防ぎつつ配線層22を精度良く形成するという効果は、チタン系膜18のエッチング工程で、Cl2に対するBCl3の添加量を、10sccm以上40sccm以下、若しくは8.3%以上33.3%以下とすることで得ることができる。
【0050】
次に、チタン系膜の製造方法と、残渣の発生状況との関係について説明する。
上述の如く、本実施形態では、CVD方法によるTiN膜とIMP方法によるTi膜の積層膜がバリアメタルとして用いられる。ところで、チタン系のバリアメタルは、スパッタリング方法によっても形成することができる。
【0051】
図1に示す構成において、チタン系膜18として、TiN(70nm)とTi(10nm)の積層膜がスパッタリング方法で形成された場合、BCl3の添加の有無に関わらず、その膜のエッチング工程終了後に残渣の発生は認められなかった。一方、チタン系膜18がCVD方法およびIMP方法で形成された場合、BCl3の添加が無いと残渣が発生することが認められた。
【0052】
これらの結果より、チタン系膜18がBCl3を含まないエッチングガスで処理される場合は、チタン系膜18の形成方法に応じて残渣の発生状況が変化し、一方、本実施形態の方法によれば、チタン系膜18の形成方法に関わらず、常に残渣の発生を防止し得ることが判る。このように、本実施形態の製造方法は、広い適用範囲を有し、半導体装置の歩留まりを高め、また、その品質を安定化させるうえで有効である。
【0053】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
請求項1記載の発明によれば、SF6とCl2の混合ガスを用いることによりタングステン膜を精度良くエッチングすることができると共に、Cl2とBCl3の混合ガスを用いることでチタン系膜を精度良くエッチングすることができる。
【0054】
請求項2記載の発明によれば、タングステン膜のエッチング工程においてBCl3が処理室に流入するのを防ぐことにより、配線層の寸法精度の悪化を有効に防止することができる。また、チタン系膜のエッチング工程においてSF6が処理室に流入するのを防ぐことにより、残渣となるTiFが生成されるのを有効に阻止することができる。
【0055】
請求項3または4記載の発明によれば、チタン系膜のエッチング工程において、Cl2とBCl3の比率を適正範囲に調整される。このため、本発明によれば、残渣を発生させることなくチタン系膜を精度良くパターニングすることができる。
【0056】
請求項5記載の発明によれば、イオナイズドメタルプラズマ方法で形成されたチタン系膜を含む配線層を、残渣を発生させることなく、かつ、精度良く、パターニングすることができる。
【0057】
請求項6記載の発明によれば、CVD方法で形成されたチタン系膜を含む配線層を、残渣を発生させることなく、かつ、精度良く、パターニングすることができる。
【0058】
請求項7記載の発明によれば、タングステン膜とチタン系膜との積層膜を有する半導体装置を、安定した品質を確保しつつ容易に製造することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の半導体装置の製造方法を説明するための断面図である。
【図2】 本発明の実施の形態1において使用されるエッチング装置の概念図である。
【符号の説明】
10 シリコン基板、 12 層間絶縁膜、 14 パッド、 16 コンタクトホール、 18 チタン系膜、 20 タングステン膜、 22 配線層、 24 コンタクトプラグ、 26 反射防止膜、 28 フォトレジスト。
Claims (7)
- タングステン膜の下層にチタン系膜を備える半導体装置の製造方法であって、
前記チタン系膜上に形成された前記タングステン膜の上に、反射防止膜を形成するステップと、
前記反射防止膜上にレジストパターンを形成するステップと、
前記反射防止膜をSF 6 とCl 2 の混合ガスでエッチングするステップと、
前記タングステン膜をSF6とCl2の混合ガスでエッチングするステップと、
前記チタン系膜をCl2とBCl3の混合ガスでエッチングするステップと、を有し、
前記反射防止膜をエッチングするステップにおけるSF 6 に対するCl 2 の流量比率は、前記タングステン膜をエッチングするステップにおけるSF 6 に対するCl 2 の流量比率よりも大きいことを特徴とする半導体装置の製造方法。 - 前記タングステン膜のエッチング工程では、エッチングの処理室へのBCl3の流入が阻止され、前記チタン系膜のエッチング工程では、前記処理室へのSF6の流入が阻止されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記チタン系膜のエッチング工程において、BCl3が10sccm以上40sccm以下の流量でCl2に添加されることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記チタン系膜のエッチング工程において、BCl3が8.3%以上33.3%以下の流量でCl2に添加されることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記チタン系膜は、イオナイズドメタルプラズマ方法で形成されたTiN膜およびTi膜の少なくとも一方を含むことを特徴とする請求項1乃至4の何れか1項記載の半導体装置の製造方法。
- 前記チタン系膜は、CVD方法で形成されたTiN膜およびTi膜の少なくとも一方を含むことを特徴とする請求項1乃至4の何れか1項記載の半導体装置の製造方法。
- 請求項1乃至6の何れか1項記載の製造方法で製造されたことを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000173473A JP4534058B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体製造方法および半導体装置 |
US09/739,228 US6399497B2 (en) | 2000-06-09 | 2000-12-19 | Semiconductor manufacturing process and semiconductor device |
TW090103270A TW498437B (en) | 2000-06-09 | 2001-02-14 | Semiconductor device manufacturing process |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000173473A JP4534058B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001351903A JP2001351903A (ja) | 2001-12-21 |
JP4534058B2 true JP4534058B2 (ja) | 2010-09-01 |
Family
ID=18675699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000173473A Expired - Fee Related JP4534058B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体製造方法および半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6399497B2 (ja) |
JP (1) | JP4534058B2 (ja) |
TW (1) | TW498437B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100625393B1 (ko) | 2004-01-05 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
US10467652B2 (en) * | 2012-07-11 | 2019-11-05 | Oracle America, Inc. | System and methods for determining consumer brand awareness of online advertising using recognition |
US10905476B2 (en) * | 2016-09-08 | 2021-02-02 | DePuy Synthes Products, Inc. | Variable angle bone plate |
US10624686B2 (en) | 2016-09-08 | 2020-04-21 | DePuy Synthes Products, Inc. | Variable angel bone plate |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08321545A (ja) * | 1995-05-24 | 1996-12-03 | Yamaha Corp | 配線形成法 |
JPH11340213A (ja) * | 1998-03-12 | 1999-12-10 | Hitachi Ltd | 試料の表面加工方法 |
JP2000133707A (ja) * | 1998-10-27 | 2000-05-12 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3179212B2 (ja) * | 1992-10-27 | 2001-06-25 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2865517B2 (ja) | 1993-05-06 | 1999-03-08 | シャープ株式会社 | Ti/TiN/W膜のドライエッチング方法 |
JP3127348B2 (ja) * | 1995-02-27 | 2001-01-22 | エルジイ・セミコン・カンパニイ・リミテッド | 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法 |
JP2953340B2 (ja) * | 1995-03-29 | 1999-09-27 | ヤマハ株式会社 | 配線形成法 |
US5710070A (en) * | 1996-11-08 | 1998-01-20 | Chartered Semiconductor Manufacturing Pte Ltd. | Application of titanium nitride and tungsten nitride thin film resistor for thermal ink jet technology |
JP2000353804A (ja) * | 1999-06-11 | 2000-12-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2001015494A (ja) * | 1999-06-30 | 2001-01-19 | Sony Corp | 半導体装置の製造方法およびエッチング方法 |
-
2000
- 2000-06-09 JP JP2000173473A patent/JP4534058B2/ja not_active Expired - Fee Related
- 2000-12-19 US US09/739,228 patent/US6399497B2/en not_active Expired - Fee Related
-
2001
- 2001-02-14 TW TW090103270A patent/TW498437B/zh not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08321545A (ja) * | 1995-05-24 | 1996-12-03 | Yamaha Corp | 配線形成法 |
JPH11340213A (ja) * | 1998-03-12 | 1999-12-10 | Hitachi Ltd | 試料の表面加工方法 |
JP2000133707A (ja) * | 1998-10-27 | 2000-05-12 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
TW498437B (en) | 2002-08-11 |
JP2001351903A (ja) | 2001-12-21 |
US20020009889A1 (en) | 2002-01-24 |
US6399497B2 (en) | 2002-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6232209B1 (en) | Semiconductor device and manufacturing method thereof | |
US6583065B1 (en) | Sidewall polymer forming gas additives for etching processes | |
US20060128159A1 (en) | Method of removing etch residues | |
JP2006066408A (ja) | ドライエッチング方法 | |
KR20000023166A (ko) | 금속 라인의 사전 에칭 부식을 감소시키기 위한 금속화부 에칭 방법 | |
JP2007507091A (ja) | マスキング方法 | |
JPH0950986A (ja) | 接続孔の形成方法 | |
US5700740A (en) | Prevention of corrosion of aluminum interconnects by removing corrosion-inducing species | |
KR100493486B1 (ko) | 개선된 전도층 엣칭방법 및 장치 | |
KR100838502B1 (ko) | 반도체 장치의 제조 방법 | |
JP4075228B2 (ja) | 半導体装置の製造方法 | |
US6645864B1 (en) | Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning | |
JP4534058B2 (ja) | 半導体製造方法および半導体装置 | |
JP2891952B2 (ja) | 半導体装置の製造方法 | |
JP3235549B2 (ja) | 導電層形成法 | |
KR20070042887A (ko) | 피쳐 제한부들을 형성하는 방법 | |
US6756315B1 (en) | Method of forming contact openings | |
JP3082396B2 (ja) | 半導体装置の製造方法 | |
JP3771841B2 (ja) | チタンハードマスクを用いて金の金属層をエッチングするための方法および装置 | |
JP3305270B2 (ja) | 半導体装置の製造方法 | |
JP2008124391A (ja) | 半導体装置の製造方法 | |
TWI277171B (en) | Methods for surface treatment and structure formed therefrom | |
JP2009158543A (ja) | 半導体装置の製造方法 | |
JP2867890B2 (ja) | 導電層形成法 | |
KR101019704B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070510 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070904 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100216 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100406 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100427 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100521 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100524 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140625 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |