JP4534058B2 - 半導体製造方法および半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体製造方法および半導体装置に係り、特に、タングステン膜とチタン系膜との積層膜をエッチングする工程を含む半導体製造方法、およびその方法により製造される半導体装置に関する。
【０００２】
【従来の技術】
微細な配線中を電子が流通する際には、エレクトロマイグレーションにより配線の劣化が生ずることがある。耐エレクトロマイグレーション性に優れた金属材料としては、例えばタングステンが知られている。タングステンは、ポリシリコンに比して低抵抗であるため、近年では、半導体装置の微細化に伴って、ゲート電極やビット線などの材料として使用されている。
【０００３】
半導体装置の配線材料としてタングステンが用いられる場合、タングステン膜はチタン系のバリアメタルの上層に形成される。このような構造の配線を精度良くパターニングするためには、タングステン膜とチタン系膜とを高い選択比で異方的にエッチングする必要がある。
【０００４】
【発明が解決しようとする課題】
しかし、タングステン膜を高い選択比で異方的にエッチングするためには、一般に、エッチング装置のカソード電極を０℃以下とする必要がある。このような低温の設定は、チタン系膜のエッチングに適した設定ではない。このため、タングステン膜とチタン系膜の積層膜を、同一のエッチング室内で、エッチング残渣を残存させることなく精度良くパターニングすることは困難である。
【０００５】
また、バリアメタルとして用いられるチタン系膜は、スパッタリング方法や、ＣＶＤ（化学蒸着）方法など、数種の方法で形成することができるが、その膜質は、用いられた形成方法に応じて異なったものとなる。このため、タングステン膜とチタン系膜とを同じエッチング室内でエッチングした場合、一の方法で形成されたバリアメタルについては残渣が生じないが、他の方法で形成されたバリアメタルについては残渣が生ずるという事態が生じ得る。
【０００６】
本発明は、上記のような課題を解決するためになされたもので、タングステン膜とチタン系バリアメタルとの積層膜を、そのバリアメタルの形成方法に関わらず、常に精度良く、かつ、エッチング残渣を残存させることなくエッチングすることのできる半導体装置の製造方法を提供することを第１の目的とする。
また、本発明は、上記の製造方法で製造された半導体装置を提供することを第２の目的とする。
【０００７】
【課題を解決するための手段】
請求項１記載の発明は、タングステン膜の下層にチタン系膜を備える半導体装置の製造方法であって、
前記チタン系膜上に形成された前記タングステン膜の上に、反射防止膜を形成するステップと、
前記反射防止膜上にレジストパターンを形成するステップと、
前記反射防止膜をＳＦ 6 とＣｌ 2 の混合ガスでエッチングするステップと、
前記タングステン膜をＳＦ6とＣｌ2の混合ガスでエッチングするステップと、
前記チタン系膜をＣｌ2とＢＣｌ3の混合ガスでエッチングするステップと、を有し、
前記反射防止膜をエッチングするステップにおけるＳＦ 6 に対するＣｌ 2 の流量比率は、前記タングステン膜をエッチングするステップにおけるＳＦ 6 に対するＣｌ 2 の流量比率よりも大きいことを特徴とするものである。
【０００８】
請求項２記載の発明は、請求項１記載の半導体装置の製造方法であって、
前記タングステン膜のエッチング工程では、エッチングの処理室へのＢＣｌ3の流入が阻止され、
前記チタン系膜のエッチング工程では、前記処理室へのＳＦ6の流入が阻止されることを特徴とするものである。
【０００９】
請求項３記載の発明は、請求項１または２記載の半導体装置の製造方法であって、前記チタン系膜のエッチング工程において、ＢＣｌ3が１０sccm以上４０sccm以下の流量でＣｌ2に添加されることを特徴とするものである。
【００１０】
請求項４記載の発明は、請求項１または２記載の半導体装置の製造方法であって、前記チタン系膜のエッチング工程において、ＢＣｌ3が８．３％以上３３．３％以下の流量でＣｌ2に添加されることを特徴とするものである。
【００１１】
請求項５記載の発明は、請求項１乃至４の何れか１項記載の半導体装置の製造方法であって、前記チタン系膜は、イオナイズドメタルプラズマ方法で形成されたＴｉＮ膜およびＴｉ膜の少なくとも一方を含むことを特徴とするものである。
【００１２】
請求項６記載の発明は、請求項１乃至４の何れか１項記載の半導体装置の製造方法であって、前記チタン系膜は、ＣＶＤ方法で形成されたＴｉＮ膜およびＴｉ膜の少なくとも一方を含むことを特徴とするものである。
【００１３】
請求項７記載の発明は、半導体装置であって、請求項１乃至６の何れか１項記載の製造方法で製造されたことを特徴とするものである。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００１５】
実施の形態１．
図１（ａ）および図１（ｂ）は、本発明の実施の形態１の半導体製造方法の手順を説明するための図を示す。尚、これらの図には、それぞれ半導体装置の２カ所の断面図が示されている。
【００１６】
図１（ａ）において、符号１０はシリコン基板を示す。シリコン基板１０にはトランジスタのソースドレイン領域やゲート領域などが形成される（図示せず）。
【００１７】
シリコン基板１０の上には、層間絶縁膜１２が形成される。層間絶縁膜１２中には、シリコン基板１０のゲート領域を被うゲート電極や、そのゲート電極等と導通するパッド１４などが形成されている。
【００１８】
次に、層間絶縁膜１２に、シリコン基板１０のソースドレイン領域や、上記のパッド１４などに開口するコンタクトホール１６が形成される。
【００１９】
次いで、層間絶縁膜１２の上部、並びにコンタクトホール１６の側面および底面が被われるように、ＩＭＰ（Ionized Metal Plasma）方法により、２０nmの膜厚でチタン（Ｔｉ）膜が堆積される。そして、そのチタン膜の上層に、ＣＶＤ方法により、２０nmの膜厚で窒化チタン（ＴｉＮ）膜が堆積される。その結果、層間絶縁膜１２の表面やコンタクトホール１６の内部を覆うチタン系膜（Ｔｉ／ＴｉＮ膜）１８が形成される。
【００２０】
チタン系膜１８の上層には、コンタクトホール１６の内部が埋まるように、ＣＶＤ方法により１００nmの膜厚でタングステン膜２０が形成される。その結果、層間絶縁膜１２の上部、およびコンタクトホール１６の内部に、チタン系膜１８とタングステン膜２０の積層構造を有する配線層２２とコンタクトプラグ２４とが形成される。
【００２１】
その後、タングステン膜２０の表面に、コーターを用いて、有機系反射防止膜（ＢＡＲＣ）２６が８０nmの膜厚で積層される。
【００２２】
タングステン膜２０の上層には、配線層２２を所望の形状にエッチングするためのフォトレジスト２８が形成される。上述した一連の処理が実行されることにより、図１（ａ）に示す状態が実現される。
【００２３】
本実施形態の製造方法では、次に、フォトレジスト２８をマスクとして、後述する条件で配線層２２のエッチングが行われる。エッチングの終了後にフォトレジスト２８が除去されることにより、図１（ｂ）に示す状態が実現される。
【００２４】
本実施形態の製造方法は、上記のエッチングが後述する条件で実行される点に特徴を有している。以下、そのエッチングの条件を説明するに先立って、本実施形態で用いられるエッチング装置の概要について説明する。
【００２５】
図２は、本実施形態のエッチング工程で用いられるマイクロ波プラズマ処理装置の概念図を示す。図２に示す装置は、半導体ウェハにエッチング処理を施すための処理室３０を備えている。処理室３０には、導波管３１およびマイクロ波チューナー３２を介してマイクロ波発振器３４が接続されている。
【００２６】
マイクロ波発振器３４は、２．４５GHzのマイクロ波を発生することができる。マイクロ波発振器３４によって生成されるマイクロ波は、マイクロ波チューナー３２を経て、導波管３１を通って処理室３０に導入される。
【００２７】
処理室３０の周囲には、最大で８７５GAUSSの磁力を発生する３つの磁場コイル、すなわち、上段コイル３６、中段コイル３８、および下段コイル４０が配置されている。また、処理室３０の内部には、ＲＦ発振器４２が接続されたカソード電極４４が配置されている。半導体ウェハ４６は、カソード電極４４上に保持された状態でエッチングの処理に付される。上記のコイル３６，３８，４０を流れる電流やＲＦ発振器２６の出力電力は、それぞれエッチング条件の一つとして適宜適当な値とすることができる。
【００２８】
次に、本実施形態の主要部である配線層２２のエッチング条件について説明する。表１は、本実施形態において用いられる配線層２２のエッチング条件を示す。
【００２９】
【表１】
【００３０】
表１において、最上段に示す１〜６は、それぞれエッチング工程におけるステップの番号を示す。すなわち、ステップ１および２は、反射防止膜（ＢＡＲＣ）２６をエッチングの対象とするステップである。また、ステップ３および４はタングステン膜２０が被エッチング膜となるステップであり、ステップ５および６はチタン系膜１８が被エッチング膜となるステップである。
【００３１】
表１中、ステップ１，３および５の欄に示すＭ．Ｅは、それらのステップがメインエッチングのステップであることを示す。また、ステップ２，４および６の欄に示すＯ．Ｅは、それらのステップがオーバーエッチングのステップであることを意味する。
【００３２】
各層のメインエッチングが行われるステップ１，３および５では、表１に示すように、ＥＰＤにより終点判定を行う。ここで、ＥＰＤとは、プラズマ反応室中における特定の波長の発光強度を監視し、その発光強度に基づいてエッチングされている膜の種類を同定する手法である。本実施形態の場合、ステップ１では、タングステンＷがエッチングされることにより発生する５４２nmの波長が監視される。この場合、波長５４２nmの発光強度が急激に上昇した際に、タングステン膜２０の露出、すなわち、反射防止膜２６のエッチングの終了を検知することができる。
【００３３】
ステップ３でも、ステップ１の場合と同様に、５４２nmの波長が監視される。この場合、波長５４２nmの発光強度が急激に低下した際に、タングステン膜２０のエッチングの終了を検知することができる。また、ステップ５では、チタンＴｉがエッチングされる際に発生する４１７nmの波長が監視される。この場合、波長４１７nmの発光強度が急激に低下した時点で、層間絶縁膜１２の露出、すなわち、チタン系膜１８のエッチングの終了を検知することができる。
【００３４】
ステップ２の終了判定の欄に示す１００％、およびステップ６の終了判定の欄に示す５０％は、それぞれメインエッチングに要した時間に対するオーバーエッチングの実行時間を示す。つまり、ステップ２のエッチングは、ステップ１の実行に要した時間と同じ時間だけ実行される。また、ステップ６のエッチングは、ステップ５の実行に要した時間の１／２だけ実行される。
【００３５】
表１に示すように、本実施形態において、反射防止膜（ＢＡＲＣ）２６が被エッチング膜となるステップ１および２では、ＳＦ6とＣｌ2がエッチングガスとして用いられる。同様に、タングステン膜２０が被エッチング膜となるステップ３および４でも、ＳＦ6とＣｌ2がエッチングガスとして用いられる。これに対して、チタン系膜１８が被エッチング膜となるステップ５および６では、Ｃｌ2とＢＣｌ3がエッチングガスとして用いられる。
【００３６】
ステップ５および６で用いられるＢＣｌ3がステップ１〜４で用いられた場合、配線の側壁に側壁保護膜が厚く形成され、配線層が太くなるという不都合が生ずる。また、ＢＣｌ3はＣｌ2に比して重量が重いため、イオンアシスト効果によりフォトレジスト２８を高いレートで除去する。このため、エッチングガスにＢＣｌ3が混在していると、ステップ１〜４の過程でレジスト残膜が減少し、パターニングの寸法精度が悪化し易くなる。
【００３７】
このように、ＢＣｌ3は、ステップ１〜４において用いられた場合、配線層の寸法制御性を悪化させるという特性を有している。上述の如く、本実施形態では、ステップ１〜４において、ＳＦ6とＣｌ2だけがエッチングガスとして用いられる。このため、本実施形態の製造方法によれば、配線層２２（厳密にはタングステン膜２０）を精度良くパターニングすることができる。
【００３８】
また、本実施形態において、ステップ１および２では、Ｃｌ2に対するＳＦ6の比率が小さく調整される。一方、ステップ３および４では、その比率が大きく設定される。ＳＦ6の比率は、タングステン膜２０のエッチングレートを高めるうえでも、反射防止膜２６のエッチングレートを高めるうえでも大きい方が有利である。しかしながら、Ｃｌ2に対するＳＦ6の比率を大きくすると、反射防止膜２６のエッチング終了時に、タングステン膜２０が過剰にエッチングされ易くなり、ステップ３および４で安定したエッチングを行うことが困難となる。
【００３９】
このため、本実施形態では、上記の如く、反射防止膜２６が被エッチング膜となるステップ１および２では、ＳＦ6の比率を小さく設定している。従って、本実施形態の製造方法によれば、タングステン膜２０を高いエッチングレートで、かつ、精度良くエッチングすることができる。尚、ステップ３および４において、少量添加されるＣｌ2は、被エッチング膜の形状制御性を高めるという機能を有している。
【００４０】
ステップ１〜４で用いられるＳＦ6が、仮にステップ５および６で用いられた場合、ＳＦ6中のＦとＴｉとが反応して、ＴｉＦが生成される。ＴｉＦは、飽和蒸気圧が高く、反応を起こし難い特性を有するため、エッチングにより除去され難く残渣として残存しやすい。本実施形態では、ステップ５および６においてＳＦ6がエッチングガスから除外される。従って、本実施形態の製造方法によれば、層間絶縁膜１２の上にＴｉＦが残渣として残存し難く、残渣に起因する配線の短絡等を有効に防止することができる。
【００４１】
ステップ５および６で用いられるＢＣｌ3は、▲１▼高い還元性を有し、▲２▼常温で液化しており、更に、上記の如く▲３▼分子量がＣｌ2に比して大きいという特性を有している。これらの特性は、以下に説明するように、チタン系膜１８を精度良く、かつ残渣を発生させることなくエッチングするうえで好適な特性である。
【００４２】
すなわち、本実施形態におけるチタン系膜１８（ＣＶＤによりＴｉＮ膜と、ＩＭＰによるＴｉ膜との積層膜）は、その膜中に多量の酸素を含んでいる。それらの酸素はＴｉとの結合エネルギーが高く、エッチング残の原因である核となり易い。エッチングガス中にＢＣｌ3が添加されていると、その高い還元性によりＴｉから酸素が分離させ、エッチング残の核を消滅させることができる。このため、ステップ５および６でＢＣｌ3を用いる本実施形態の製造方法によれば、残渣を発生させることなくチタン系膜１８をエッチングすることができる。
【００４３】
また、エッチングガス中に添加されたＢＣｌ3は、その質量の大きさに起因して、Ｃｌ2に比して強くフォトレジスト２８をアタックする。このため、Ｃｌ2にＢＣｌ3が添加されていると、エッチングガスがＣｌ2のみである場合に比して、多量の堆積物がフォトレジスト２８から供給される。更に、本実施形態において用いられる低温（−２０℃）の環境下では、ＢＣｌ3自身が堆積し易い性質を示す。
【００４４】
このように、エッチングガス中にＢＣｌ3が含まれている場合、チタン系膜１８のエッチングが終了する頃には、すなわち、コンタクトホール１６内部のチタン系膜１８が露出する頃には、半導体ウェハの表面に多量の堆積物が堆積する。その結果、コンタクトホール１６内に存在するチタン系膜１８のエッチングレートが低下する。従って、本実施形態におけるステップ５および６によれば、コンタクトホール１６内におけるチタン系膜１８の過剰なエッチングを防止して、チタン系膜１８を精度良くエッチングすることができる。
【００４５】
上述の如く、本実施形態の製造方法によれば、反射防止膜２６、タングステン膜２０、およびチタン系膜１８の全てを、同一の処理室３０の中で、一連の処理により連続的に、残渣を発生させることなく精度良くエッチングすることができる。従って、本実施形態の製造方法によれば、タングステン膜２０とチタン系膜１８の積層膜を配線層２２とする半導体装置を、効率よく、かつ安定に製造することができる。
【００４６】
次に、表２を参照して、本実施形態においてチタン系膜１８のエッチング工程（上記表１におけるステップ５および６）で用いられるＢＣｌ3の流量乃至濃度が、エッチング残渣の発生状況に与える影響について説明する。
【００４７】
【表２】
【００４８】
表２において、最上段に示す１〜５は、ＢＣｌ3の量とエッチング残渣との関係を把握するために行われた実験の実行番号を示す。実行番号１〜５の実験において、Ｃｌ2とＢＣｌ3の総流量は１２０sccmに固定されており、ＢＣｌ3の流量は、それぞれ０sccm、１０sccm、１５sccm，２０sccm，４０sccmと変更されている。尚、実行番号１〜５の実験において、ＢＣｌ3の濃度は、それぞれ０％、８．３％、１２．５％，１６．７％，３３．３％である。
【００４９】
表２に示すように、エッチング残渣は、ＢＣｌ3が１０sccm（８．３％）添加されることにより若干残存する程度、より具体的には、金属残渣が残存しない程度に低減する。そして、ＢＣｌ3の添加量が１５sccm（１２．５％）以上である場合は、残渣の残存が完全に防止される。更に、少なくともＢＣｌ3の添加量が４０sccm（３３．３％）以下である場合は、エッチングの異方性は維持され、配線層２２の形状制御性は良好に維持される。従って、本実施形態による優れた効果、すなわち、残渣の発生を防ぎつつ配線層２２を精度良く形成するという効果は、チタン系膜１８のエッチング工程で、Ｃｌ2に対するＢＣｌ3の添加量を、１０sccm以上４０sccm以下、若しくは８．３％以上３３．３％以下とすることで得ることができる。
【００５０】
次に、チタン系膜の製造方法と、残渣の発生状況との関係について説明する。
上述の如く、本実施形態では、ＣＶＤ方法によるＴｉＮ膜とＩＭＰ方法によるＴｉ膜の積層膜がバリアメタルとして用いられる。ところで、チタン系のバリアメタルは、スパッタリング方法によっても形成することができる。
【００５１】
図１に示す構成において、チタン系膜１８として、ＴｉＮ（７０nm）とＴｉ（１０nm）の積層膜がスパッタリング方法で形成された場合、ＢＣｌ3の添加の有無に関わらず、その膜のエッチング工程終了後に残渣の発生は認められなかった。一方、チタン系膜１８がＣＶＤ方法およびＩＭＰ方法で形成された場合、ＢＣｌ3の添加が無いと残渣が発生することが認められた。
【００５２】
これらの結果より、チタン系膜１８がＢＣｌ3を含まないエッチングガスで処理される場合は、チタン系膜１８の形成方法に応じて残渣の発生状況が変化し、一方、本実施形態の方法によれば、チタン系膜１８の形成方法に関わらず、常に残渣の発生を防止し得ることが判る。このように、本実施形態の製造方法は、広い適用範囲を有し、半導体装置の歩留まりを高め、また、その品質を安定化させるうえで有効である。
【００５３】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
請求項１記載の発明によれば、ＳＦ6とＣｌ2の混合ガスを用いることによりタングステン膜を精度良くエッチングすることができると共に、Ｃｌ2とＢＣｌ3の混合ガスを用いることでチタン系膜を精度良くエッチングすることができる。
【００５４】
請求項２記載の発明によれば、タングステン膜のエッチング工程においてＢＣｌ3が処理室に流入するのを防ぐことにより、配線層の寸法精度の悪化を有効に防止することができる。また、チタン系膜のエッチング工程においてＳＦ6が処理室に流入するのを防ぐことにより、残渣となるＴｉＦが生成されるのを有効に阻止することができる。
【００５５】
請求項３または４記載の発明によれば、チタン系膜のエッチング工程において、Ｃｌ2とＢＣｌ3の比率を適正範囲に調整される。このため、本発明によれば、残渣を発生させることなくチタン系膜を精度良くパターニングすることができる。
【００５６】
請求項５記載の発明によれば、イオナイズドメタルプラズマ方法で形成されたチタン系膜を含む配線層を、残渣を発生させることなく、かつ、精度良く、パターニングすることができる。
【００５７】
請求項６記載の発明によれば、ＣＶＤ方法で形成されたチタン系膜を含む配線層を、残渣を発生させることなく、かつ、精度良く、パターニングすることができる。
【００５８】
請求項７記載の発明によれば、タングステン膜とチタン系膜との積層膜を有する半導体装置を、安定した品質を確保しつつ容易に製造することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の製造方法を説明するための断面図である。
【図２】 本発明の実施の形態１において使用されるエッチング装置の概念図である。
【符号の説明】
１０ シリコン基板、 １２ 層間絶縁膜、 １４ パッド、 １６ コンタクトホール、 １８ チタン系膜、 ２０ タングステン膜、 ２２ 配線層、 ２４ コンタクトプラグ、 ２６ 反射防止膜、 ２８ フォトレジスト。
【発明の属する技術分野】
本発明は、半導体製造方法および半導体装置に係り、特に、タングステン膜とチタン系膜との積層膜をエッチングする工程を含む半導体製造方法、およびその方法により製造される半導体装置に関する。
【０００２】
【従来の技術】
微細な配線中を電子が流通する際には、エレクトロマイグレーションにより配線の劣化が生ずることがある。耐エレクトロマイグレーション性に優れた金属材料としては、例えばタングステンが知られている。タングステンは、ポリシリコンに比して低抵抗であるため、近年では、半導体装置の微細化に伴って、ゲート電極やビット線などの材料として使用されている。
【０００３】
半導体装置の配線材料としてタングステンが用いられる場合、タングステン膜はチタン系のバリアメタルの上層に形成される。このような構造の配線を精度良くパターニングするためには、タングステン膜とチタン系膜とを高い選択比で異方的にエッチングする必要がある。
【０００４】
【発明が解決しようとする課題】
しかし、タングステン膜を高い選択比で異方的にエッチングするためには、一般に、エッチング装置のカソード電極を０℃以下とする必要がある。このような低温の設定は、チタン系膜のエッチングに適した設定ではない。このため、タングステン膜とチタン系膜の積層膜を、同一のエッチング室内で、エッチング残渣を残存させることなく精度良くパターニングすることは困難である。
【０００５】
また、バリアメタルとして用いられるチタン系膜は、スパッタリング方法や、ＣＶＤ（化学蒸着）方法など、数種の方法で形成することができるが、その膜質は、用いられた形成方法に応じて異なったものとなる。このため、タングステン膜とチタン系膜とを同じエッチング室内でエッチングした場合、一の方法で形成されたバリアメタルについては残渣が生じないが、他の方法で形成されたバリアメタルについては残渣が生ずるという事態が生じ得る。
【０００６】
本発明は、上記のような課題を解決するためになされたもので、タングステン膜とチタン系バリアメタルとの積層膜を、そのバリアメタルの形成方法に関わらず、常に精度良く、かつ、エッチング残渣を残存させることなくエッチングすることのできる半導体装置の製造方法を提供することを第１の目的とする。
また、本発明は、上記の製造方法で製造された半導体装置を提供することを第２の目的とする。
【０００７】
【課題を解決するための手段】
請求項１記載の発明は、タングステン膜の下層にチタン系膜を備える半導体装置の製造方法であって、
前記チタン系膜上に形成された前記タングステン膜の上に、反射防止膜を形成するステップと、
前記反射防止膜上にレジストパターンを形成するステップと、
前記反射防止膜をＳＦ 6 とＣｌ 2 の混合ガスでエッチングするステップと、
前記タングステン膜をＳＦ6とＣｌ2の混合ガスでエッチングするステップと、
前記チタン系膜をＣｌ2とＢＣｌ3の混合ガスでエッチングするステップと、を有し、
前記反射防止膜をエッチングするステップにおけるＳＦ 6 に対するＣｌ 2 の流量比率は、前記タングステン膜をエッチングするステップにおけるＳＦ 6 に対するＣｌ 2 の流量比率よりも大きいことを特徴とするものである。
【０００８】
請求項２記載の発明は、請求項１記載の半導体装置の製造方法であって、
前記タングステン膜のエッチング工程では、エッチングの処理室へのＢＣｌ3の流入が阻止され、
前記チタン系膜のエッチング工程では、前記処理室へのＳＦ6の流入が阻止されることを特徴とするものである。
【０００９】
請求項３記載の発明は、請求項１または２記載の半導体装置の製造方法であって、前記チタン系膜のエッチング工程において、ＢＣｌ3が１０sccm以上４０sccm以下の流量でＣｌ2に添加されることを特徴とするものである。
【００１０】
請求項４記載の発明は、請求項１または２記載の半導体装置の製造方法であって、前記チタン系膜のエッチング工程において、ＢＣｌ3が８．３％以上３３．３％以下の流量でＣｌ2に添加されることを特徴とするものである。
【００１１】
請求項５記載の発明は、請求項１乃至４の何れか１項記載の半導体装置の製造方法であって、前記チタン系膜は、イオナイズドメタルプラズマ方法で形成されたＴｉＮ膜およびＴｉ膜の少なくとも一方を含むことを特徴とするものである。
【００１２】
請求項６記載の発明は、請求項１乃至４の何れか１項記載の半導体装置の製造方法であって、前記チタン系膜は、ＣＶＤ方法で形成されたＴｉＮ膜およびＴｉ膜の少なくとも一方を含むことを特徴とするものである。
【００１３】
請求項７記載の発明は、半導体装置であって、請求項１乃至６の何れか１項記載の製造方法で製造されたことを特徴とするものである。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００１５】
実施の形態１．
図１（ａ）および図１（ｂ）は、本発明の実施の形態１の半導体製造方法の手順を説明するための図を示す。尚、これらの図には、それぞれ半導体装置の２カ所の断面図が示されている。
【００１６】
図１（ａ）において、符号１０はシリコン基板を示す。シリコン基板１０にはトランジスタのソースドレイン領域やゲート領域などが形成される（図示せず）。
【００１７】
シリコン基板１０の上には、層間絶縁膜１２が形成される。層間絶縁膜１２中には、シリコン基板１０のゲート領域を被うゲート電極や、そのゲート電極等と導通するパッド１４などが形成されている。
【００１８】
次に、層間絶縁膜１２に、シリコン基板１０のソースドレイン領域や、上記のパッド１４などに開口するコンタクトホール１６が形成される。
【００１９】
次いで、層間絶縁膜１２の上部、並びにコンタクトホール１６の側面および底面が被われるように、ＩＭＰ（Ionized Metal Plasma）方法により、２０nmの膜厚でチタン（Ｔｉ）膜が堆積される。そして、そのチタン膜の上層に、ＣＶＤ方法により、２０nmの膜厚で窒化チタン（ＴｉＮ）膜が堆積される。その結果、層間絶縁膜１２の表面やコンタクトホール１６の内部を覆うチタン系膜（Ｔｉ／ＴｉＮ膜）１８が形成される。
【００２０】
チタン系膜１８の上層には、コンタクトホール１６の内部が埋まるように、ＣＶＤ方法により１００nmの膜厚でタングステン膜２０が形成される。その結果、層間絶縁膜１２の上部、およびコンタクトホール１６の内部に、チタン系膜１８とタングステン膜２０の積層構造を有する配線層２２とコンタクトプラグ２４とが形成される。
【００２１】
その後、タングステン膜２０の表面に、コーターを用いて、有機系反射防止膜（ＢＡＲＣ）２６が８０nmの膜厚で積層される。
【００２２】
タングステン膜２０の上層には、配線層２２を所望の形状にエッチングするためのフォトレジスト２８が形成される。上述した一連の処理が実行されることにより、図１（ａ）に示す状態が実現される。
【００２３】
本実施形態の製造方法では、次に、フォトレジスト２８をマスクとして、後述する条件で配線層２２のエッチングが行われる。エッチングの終了後にフォトレジスト２８が除去されることにより、図１（ｂ）に示す状態が実現される。
【００２４】
本実施形態の製造方法は、上記のエッチングが後述する条件で実行される点に特徴を有している。以下、そのエッチングの条件を説明するに先立って、本実施形態で用いられるエッチング装置の概要について説明する。
【００２５】
図２は、本実施形態のエッチング工程で用いられるマイクロ波プラズマ処理装置の概念図を示す。図２に示す装置は、半導体ウェハにエッチング処理を施すための処理室３０を備えている。処理室３０には、導波管３１およびマイクロ波チューナー３２を介してマイクロ波発振器３４が接続されている。
【００２６】
マイクロ波発振器３４は、２．４５GHzのマイクロ波を発生することができる。マイクロ波発振器３４によって生成されるマイクロ波は、マイクロ波チューナー３２を経て、導波管３１を通って処理室３０に導入される。
【００２７】
処理室３０の周囲には、最大で８７５GAUSSの磁力を発生する３つの磁場コイル、すなわち、上段コイル３６、中段コイル３８、および下段コイル４０が配置されている。また、処理室３０の内部には、ＲＦ発振器４２が接続されたカソード電極４４が配置されている。半導体ウェハ４６は、カソード電極４４上に保持された状態でエッチングの処理に付される。上記のコイル３６，３８，４０を流れる電流やＲＦ発振器２６の出力電力は、それぞれエッチング条件の一つとして適宜適当な値とすることができる。
【００２８】
次に、本実施形態の主要部である配線層２２のエッチング条件について説明する。表１は、本実施形態において用いられる配線層２２のエッチング条件を示す。
【００２９】
【表１】
表１において、最上段に示す１〜６は、それぞれエッチング工程におけるステップの番号を示す。すなわち、ステップ１および２は、反射防止膜（ＢＡＲＣ）２６をエッチングの対象とするステップである。また、ステップ３および４はタングステン膜２０が被エッチング膜となるステップであり、ステップ５および６はチタン系膜１８が被エッチング膜となるステップである。
【００３１】
表１中、ステップ１，３および５の欄に示すＭ．Ｅは、それらのステップがメインエッチングのステップであることを示す。また、ステップ２，４および６の欄に示すＯ．Ｅは、それらのステップがオーバーエッチングのステップであることを意味する。
【００３２】
各層のメインエッチングが行われるステップ１，３および５では、表１に示すように、ＥＰＤにより終点判定を行う。ここで、ＥＰＤとは、プラズマ反応室中における特定の波長の発光強度を監視し、その発光強度に基づいてエッチングされている膜の種類を同定する手法である。本実施形態の場合、ステップ１では、タングステンＷがエッチングされることにより発生する５４２nmの波長が監視される。この場合、波長５４２nmの発光強度が急激に上昇した際に、タングステン膜２０の露出、すなわち、反射防止膜２６のエッチングの終了を検知することができる。
【００３３】
ステップ３でも、ステップ１の場合と同様に、５４２nmの波長が監視される。この場合、波長５４２nmの発光強度が急激に低下した際に、タングステン膜２０のエッチングの終了を検知することができる。また、ステップ５では、チタンＴｉがエッチングされる際に発生する４１７nmの波長が監視される。この場合、波長４１７nmの発光強度が急激に低下した時点で、層間絶縁膜１２の露出、すなわち、チタン系膜１８のエッチングの終了を検知することができる。
【００３４】
ステップ２の終了判定の欄に示す１００％、およびステップ６の終了判定の欄に示す５０％は、それぞれメインエッチングに要した時間に対するオーバーエッチングの実行時間を示す。つまり、ステップ２のエッチングは、ステップ１の実行に要した時間と同じ時間だけ実行される。また、ステップ６のエッチングは、ステップ５の実行に要した時間の１／２だけ実行される。
【００３５】
表１に示すように、本実施形態において、反射防止膜（ＢＡＲＣ）２６が被エッチング膜となるステップ１および２では、ＳＦ6とＣｌ2がエッチングガスとして用いられる。同様に、タングステン膜２０が被エッチング膜となるステップ３および４でも、ＳＦ6とＣｌ2がエッチングガスとして用いられる。これに対して、チタン系膜１８が被エッチング膜となるステップ５および６では、Ｃｌ2とＢＣｌ3がエッチングガスとして用いられる。
【００３６】
ステップ５および６で用いられるＢＣｌ3がステップ１〜４で用いられた場合、配線の側壁に側壁保護膜が厚く形成され、配線層が太くなるという不都合が生ずる。また、ＢＣｌ3はＣｌ2に比して重量が重いため、イオンアシスト効果によりフォトレジスト２８を高いレートで除去する。このため、エッチングガスにＢＣｌ3が混在していると、ステップ１〜４の過程でレジスト残膜が減少し、パターニングの寸法精度が悪化し易くなる。
【００３７】
このように、ＢＣｌ3は、ステップ１〜４において用いられた場合、配線層の寸法制御性を悪化させるという特性を有している。上述の如く、本実施形態では、ステップ１〜４において、ＳＦ6とＣｌ2だけがエッチングガスとして用いられる。このため、本実施形態の製造方法によれば、配線層２２（厳密にはタングステン膜２０）を精度良くパターニングすることができる。
【００３８】
また、本実施形態において、ステップ１および２では、Ｃｌ2に対するＳＦ6の比率が小さく調整される。一方、ステップ３および４では、その比率が大きく設定される。ＳＦ6の比率は、タングステン膜２０のエッチングレートを高めるうえでも、反射防止膜２６のエッチングレートを高めるうえでも大きい方が有利である。しかしながら、Ｃｌ2に対するＳＦ6の比率を大きくすると、反射防止膜２６のエッチング終了時に、タングステン膜２０が過剰にエッチングされ易くなり、ステップ３および４で安定したエッチングを行うことが困難となる。
【００３９】
このため、本実施形態では、上記の如く、反射防止膜２６が被エッチング膜となるステップ１および２では、ＳＦ6の比率を小さく設定している。従って、本実施形態の製造方法によれば、タングステン膜２０を高いエッチングレートで、かつ、精度良くエッチングすることができる。尚、ステップ３および４において、少量添加されるＣｌ2は、被エッチング膜の形状制御性を高めるという機能を有している。
【００４０】
ステップ１〜４で用いられるＳＦ6が、仮にステップ５および６で用いられた場合、ＳＦ6中のＦとＴｉとが反応して、ＴｉＦが生成される。ＴｉＦは、飽和蒸気圧が高く、反応を起こし難い特性を有するため、エッチングにより除去され難く残渣として残存しやすい。本実施形態では、ステップ５および６においてＳＦ6がエッチングガスから除外される。従って、本実施形態の製造方法によれば、層間絶縁膜１２の上にＴｉＦが残渣として残存し難く、残渣に起因する配線の短絡等を有効に防止することができる。
【００４１】
ステップ５および６で用いられるＢＣｌ3は、▲１▼高い還元性を有し、▲２▼常温で液化しており、更に、上記の如く▲３▼分子量がＣｌ2に比して大きいという特性を有している。これらの特性は、以下に説明するように、チタン系膜１８を精度良く、かつ残渣を発生させることなくエッチングするうえで好適な特性である。
【００４２】
すなわち、本実施形態におけるチタン系膜１８（ＣＶＤによりＴｉＮ膜と、ＩＭＰによるＴｉ膜との積層膜）は、その膜中に多量の酸素を含んでいる。それらの酸素はＴｉとの結合エネルギーが高く、エッチング残の原因である核となり易い。エッチングガス中にＢＣｌ3が添加されていると、その高い還元性によりＴｉから酸素が分離させ、エッチング残の核を消滅させることができる。このため、ステップ５および６でＢＣｌ3を用いる本実施形態の製造方法によれば、残渣を発生させることなくチタン系膜１８をエッチングすることができる。
【００４３】
また、エッチングガス中に添加されたＢＣｌ3は、その質量の大きさに起因して、Ｃｌ2に比して強くフォトレジスト２８をアタックする。このため、Ｃｌ2にＢＣｌ3が添加されていると、エッチングガスがＣｌ2のみである場合に比して、多量の堆積物がフォトレジスト２８から供給される。更に、本実施形態において用いられる低温（−２０℃）の環境下では、ＢＣｌ3自身が堆積し易い性質を示す。
【００４４】
このように、エッチングガス中にＢＣｌ3が含まれている場合、チタン系膜１８のエッチングが終了する頃には、すなわち、コンタクトホール１６内部のチタン系膜１８が露出する頃には、半導体ウェハの表面に多量の堆積物が堆積する。その結果、コンタクトホール１６内に存在するチタン系膜１８のエッチングレートが低下する。従って、本実施形態におけるステップ５および６によれば、コンタクトホール１６内におけるチタン系膜１８の過剰なエッチングを防止して、チタン系膜１８を精度良くエッチングすることができる。
【００４５】
上述の如く、本実施形態の製造方法によれば、反射防止膜２６、タングステン膜２０、およびチタン系膜１８の全てを、同一の処理室３０の中で、一連の処理により連続的に、残渣を発生させることなく精度良くエッチングすることができる。従って、本実施形態の製造方法によれば、タングステン膜２０とチタン系膜１８の積層膜を配線層２２とする半導体装置を、効率よく、かつ安定に製造することができる。
【００４６】
次に、表２を参照して、本実施形態においてチタン系膜１８のエッチング工程（上記表１におけるステップ５および６）で用いられるＢＣｌ3の流量乃至濃度が、エッチング残渣の発生状況に与える影響について説明する。
【００４７】
【表２】
表２において、最上段に示す１〜５は、ＢＣｌ3の量とエッチング残渣との関係を把握するために行われた実験の実行番号を示す。実行番号１〜５の実験において、Ｃｌ2とＢＣｌ3の総流量は１２０sccmに固定されており、ＢＣｌ3の流量は、それぞれ０sccm、１０sccm、１５sccm，２０sccm，４０sccmと変更されている。尚、実行番号１〜５の実験において、ＢＣｌ3の濃度は、それぞれ０％、８．３％、１２．５％，１６．７％，３３．３％である。
【００４９】
表２に示すように、エッチング残渣は、ＢＣｌ3が１０sccm（８．３％）添加されることにより若干残存する程度、より具体的には、金属残渣が残存しない程度に低減する。そして、ＢＣｌ3の添加量が１５sccm（１２．５％）以上である場合は、残渣の残存が完全に防止される。更に、少なくともＢＣｌ3の添加量が４０sccm（３３．３％）以下である場合は、エッチングの異方性は維持され、配線層２２の形状制御性は良好に維持される。従って、本実施形態による優れた効果、すなわち、残渣の発生を防ぎつつ配線層２２を精度良く形成するという効果は、チタン系膜１８のエッチング工程で、Ｃｌ2に対するＢＣｌ3の添加量を、１０sccm以上４０sccm以下、若しくは８．３％以上３３．３％以下とすることで得ることができる。
【００５０】
次に、チタン系膜の製造方法と、残渣の発生状況との関係について説明する。
上述の如く、本実施形態では、ＣＶＤ方法によるＴｉＮ膜とＩＭＰ方法によるＴｉ膜の積層膜がバリアメタルとして用いられる。ところで、チタン系のバリアメタルは、スパッタリング方法によっても形成することができる。
【００５１】
図１に示す構成において、チタン系膜１８として、ＴｉＮ（７０nm）とＴｉ（１０nm）の積層膜がスパッタリング方法で形成された場合、ＢＣｌ3の添加の有無に関わらず、その膜のエッチング工程終了後に残渣の発生は認められなかった。一方、チタン系膜１８がＣＶＤ方法およびＩＭＰ方法で形成された場合、ＢＣｌ3の添加が無いと残渣が発生することが認められた。
【００５２】
これらの結果より、チタン系膜１８がＢＣｌ3を含まないエッチングガスで処理される場合は、チタン系膜１８の形成方法に応じて残渣の発生状況が変化し、一方、本実施形態の方法によれば、チタン系膜１８の形成方法に関わらず、常に残渣の発生を防止し得ることが判る。このように、本実施形態の製造方法は、広い適用範囲を有し、半導体装置の歩留まりを高め、また、その品質を安定化させるうえで有効である。
【００５３】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
請求項１記載の発明によれば、ＳＦ6とＣｌ2の混合ガスを用いることによりタングステン膜を精度良くエッチングすることができると共に、Ｃｌ2とＢＣｌ3の混合ガスを用いることでチタン系膜を精度良くエッチングすることができる。
【００５４】
請求項２記載の発明によれば、タングステン膜のエッチング工程においてＢＣｌ3が処理室に流入するのを防ぐことにより、配線層の寸法精度の悪化を有効に防止することができる。また、チタン系膜のエッチング工程においてＳＦ6が処理室に流入するのを防ぐことにより、残渣となるＴｉＦが生成されるのを有効に阻止することができる。
【００５５】
請求項３または４記載の発明によれば、チタン系膜のエッチング工程において、Ｃｌ2とＢＣｌ3の比率を適正範囲に調整される。このため、本発明によれば、残渣を発生させることなくチタン系膜を精度良くパターニングすることができる。
【００５６】
請求項５記載の発明によれば、イオナイズドメタルプラズマ方法で形成されたチタン系膜を含む配線層を、残渣を発生させることなく、かつ、精度良く、パターニングすることができる。
【００５７】
請求項６記載の発明によれば、ＣＶＤ方法で形成されたチタン系膜を含む配線層を、残渣を発生させることなく、かつ、精度良く、パターニングすることができる。
【００５８】
請求項７記載の発明によれば、タングステン膜とチタン系膜との積層膜を有する半導体装置を、安定した品質を確保しつつ容易に製造することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の製造方法を説明するための断面図である。
【図２】 本発明の実施の形態１において使用されるエッチング装置の概念図である。
【符号の説明】
１０ シリコン基板、 １２ 層間絶縁膜、 １４ パッド、 １６ コンタクトホール、 １８ チタン系膜、 ２０ タングステン膜、 ２２ 配線層、 ２４ コンタクトプラグ、 ２６ 反射防止膜、 ２８ フォトレジスト。
Claims (7)
- タングステン膜の下層にチタン系膜を備える半導体装置の製造方法であって、
前記チタン系膜上に形成された前記タングステン膜の上に、反射防止膜を形成するステップと、
前記反射防止膜上にレジストパターンを形成するステップと、
前記反射防止膜をＳＦ 6 とＣｌ 2 の混合ガスでエッチングするステップと、
前記タングステン膜をＳＦ6とＣｌ2の混合ガスでエッチングするステップと、
前記チタン系膜をＣｌ2とＢＣｌ3の混合ガスでエッチングするステップと、を有し、
前記反射防止膜をエッチングするステップにおけるＳＦ 6 に対するＣｌ 2 の流量比率は、前記タングステン膜をエッチングするステップにおけるＳＦ 6 に対するＣｌ 2 の流量比率よりも大きいことを特徴とする半導体装置の製造方法。 - 前記タングステン膜のエッチング工程では、エッチングの処理室へのＢＣｌ3の流入が阻止され、前記チタン系膜のエッチング工程では、前記処理室へのＳＦ6の流入が阻止されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記チタン系膜のエッチング工程において、ＢＣｌ3が１０sccm以上４０sccm以下の流量でＣｌ2に添加されることを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記チタン系膜のエッチング工程において、ＢＣｌ3が８．３％以上３３．３％以下の流量でＣｌ2に添加されることを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記チタン系膜は、イオナイズドメタルプラズマ方法で形成されたＴｉＮ膜およびＴｉ膜の少なくとも一方を含むことを特徴とする請求項１乃至４の何れか１項記載の半導体装置の製造方法。
- 前記チタン系膜は、ＣＶＤ方法で形成されたＴｉＮ膜およびＴｉ膜の少なくとも一方を含むことを特徴とする請求項１乃至４の何れか１項記載の半導体装置の製造方法。
- 請求項１乃至６の何れか１項記載の製造方法で製造されたことを特徴とする半導体装置。
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Patent Citations (3)
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|---|---|---|---|---|
| JPH08321545A (ja) * | 1995-05-24 | 1996-12-03 | Yamaha Corp | 配線形成法 |
| JPH11340213A (ja) * | 1998-03-12 | 1999-12-10 | Hitachi Ltd | 試料の表面加工方法 |
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