JP2008124391A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】TiNを含む金属膜上におけるレジスト除去速度の低下を抑え、レジスト残りが発生することがない安定したレジスト除去を実現できるようにする。
【解決手段】半導体装置の製造方法は、基板10の上に窒化チタンを含む金属膜12を形成する工程(a)と、金属膜12の上に酸化膜13を形成する工程(b)と、酸化膜13の上にレジストパターン14を形成する工程(c)と、レジストパターン14をマスクとして金属膜13を選択的にエッチングする工程(d)と、工程(d)よりも後に、レジストパターン14を酸素プラズマにより除去する工程(e)とを備えている。
【選択図】図1
【解決手段】半導体装置の製造方法は、基板10の上に窒化チタンを含む金属膜12を形成する工程(a)と、金属膜12の上に酸化膜13を形成する工程(b)と、酸化膜13の上にレジストパターン14を形成する工程(c)と、レジストパターン14をマスクとして金属膜13を選択的にエッチングする工程(d)と、工程(d)よりも後に、レジストパターン14を酸素プラズマにより除去する工程(e)とを備えている。
【選択図】図1
Description
本発明は、半導体装置の製造方法に関し、特に、窒化チタンを含む金属膜の加工工程を備えた半導体装置の製造方法に関する。
窒化チタン(TiN)膜及びTiNを含む積層膜は半導体装置を製造する際に、配線形成時のバリア膜、反射防止膜、局所配線又は電極材料等として幅広く用いられている。従って、TiN膜等のパターニングは頻繁に行われ、半導体装置を製造する際の重要な工程である。TiN膜のパターニングは、例えばまず、TiN膜の上にレジストによるパターンを形成する。続いて、パターニングしたレジストをマスクとしてTiN膜をエッチングした後、レジストを除去する。
レジストの除去は、一般的に酸素プラズマを用いたアッシングにより行われる(例えば、特許文献1を参照。)。また、レジストによるパターンを形成する際にも酸素プラズマによるアッシングが行われる場合がある。例えば、DRAMのメモリセルにおけるMIM(Metal Insulator Metal)構造キャパシタの下部電極を形成する場合には、TiN膜の上にキャパシタホールを埋めるようにレジストを塗布した後、酸素プラズマを用いた全面エッチバックを行い不要なレジストを除去することによりパターニングする。
特開2003−007689号公報
しかしながら、前記従来のTiN膜のパターニング工程には、以下ような問題があることを本願発明者らは見いだした。TiN膜の上に形成したレジストは、安定して除去することができずレジスト残りが発生してしまう。
TiN膜をエッチングした後にレジスト残りが発生した場合には、TiN膜上に残存したレジストにより、その後の膜形成等に異常が生じる。また、レジストをパターニングする際にレジスト残りが発生した場合には、TiN膜の除去が不完全となり短絡が生じたりする。従って、いずれの場合においても、半導体装置の信頼性が低下してしまい、特に半導体装置の微細化が進むとレジスト残りは大きな問題となる。
本願発明者らの知見によれば、TiN膜上におけるレジスト残りは、次のような理由により発生する。レジストの除去のためのアッシング時間は、あらかじめ求めておいたレジストの処理速度を元に算出する。通常、レジスト除去速度は一定であり、再現性良くレジストを除去することが可能である。しかし、TiN膜は、酸素ゲッタリング作用を有している。TiN膜は、図4に示すように酸素と反応して、酸化チタン(TiOx)を形成する。このため、TiN膜上のレジストを酸素プラズマにより除去する際に、TiN膜の一部が露出すると酸素のラジカルの一部は、TiN膜との表面反応に使用されてしまう。従って、レジスト除去に供される酸素ラジカルの濃度が低下してしまうので、レジスト除去速度が低下してレジスト残りが発生する。
レジスト残りの発生を防止するために、アッシング時間を長くすることが考えられるが、レジスト除去速度の低下はTiN膜の露出面積に依存するため、パターンの形状及び面積の違い等により、レジスト除去速度が変化する。また、同じパターンであってもTiN膜がどのように露出するかによって毎回レジスト除去速度が異なった値となるので、アッシング時間を決めることは困難である。また、アッシング時間を長くすると、TiN膜へのダメージが生じる。さらに、ランニングコストを上昇させる原因となる。
TiN膜の上に残存するアッシング残渣を除去する方法は、例えば特許文献1に酸素プラズマを用いてレジスト膜のアッシングをした後、アッシング残渣をプラズマ化したH2Oガスを用いて除去する方法が開示されている。しかし、TiN膜の一部が露出した後にレジスト除去速度が低下すること及びこれによりレジスト残りが発生するという問題については認識されておらず、TiN膜の上に残存するレジストを除去する方法については全く言及されていない。
本発明は前記従来の問題を解決し、TiNを含む金属膜上におけるレジスト除去速度の低下を抑え、レジスト残りが発生することがない安定したレジスト除去を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は半導体装置の製造方法を、窒化チタン膜とレジスト膜との間に酸化膜を形成する工程を備えている構成とする。
具体的に、本発明に係る半導体装置の製造方法は、基板の上に窒化チタンを含む金属膜を形成する工程(a)と、金属膜の上に酸化膜を形成する工程(b)と、酸化膜の上にレジストパターンを形成する工程(c)と、レジストパターンをマスクとして金属膜を選択的にエッチングする工程(d)と、工程(d)よりも後に、レジスト膜を酸素プラズマにより除去する工程(e)とを備えていることを特徴とする。
本発明の半導体装置の製造方法によれば、金属膜の上に酸化膜を形成する工程と、酸化膜の上にレジスト膜を形成する工程とを備えているため、レジストを酸素プラズマを用いてパターニングする際又は除去する際に、窒化チタン膜が露出することがない。従って、窒化チタン膜による酸素ゲッタリング作用が生じることがないので、レジストの除去速度が低下することを抑えることができる。その結果、レジスト残りが発生することがない安定したレジスト除去を実現することが可能となる。
本発明の半導体装置の製造方法において、工程(b)は金属膜の上に酸化膜を堆積する工程であることが好ましい。
この場合において、酸化膜は、酸化シリコン膜又は酸化チタン膜であることが好ましい。
本発明の半導体装置の製造方法において、工程(b)において、金属膜の上部を酸化することにより酸化膜を形成することが好ましい。
この場合において、工程(b)は、工程(a)において金属膜を形成した際の真空状態を維持したまま行っても、形成した金属膜を大気に暴露した後に行ってもよい。また、酸化膜は、酸化チタン膜であることが好ましい。
本発明の半導体装置の製造方法において金属膜は、窒化チタン膜又は窒化チタン膜を含む積層膜であることが好ましい。
本発明の半導体装置の製造方法によれば、TiNを含む金属膜上におけるレジスト除去速度の低下を抑え、レジスト残りが発生することがない安定したレジスト除去を実現できる。
(第1の実施形態)
本発明の第1の実施形態について図面を参照して説明する。図1は第1の実施形態に係る半導体装置の製造方法のうち、TiNを含む膜のパターニングに関する工程を順に示している。
本発明の第1の実施形態について図面を参照して説明する。図1は第1の実施形態に係る半導体装置の製造方法のうち、TiNを含む膜のパターニングに関する工程を順に示している。
本実施形態のTiNを含む膜のパターニングに関する工程は、TiN配線を形成する工程である。まず、図1(a)に示すように、シリコン等からなる基板10の上に形成された絶縁膜11の上に、厚さが10nmのTi膜12A及び厚さが50nmのTiN膜12Bをスパッタ法等を用いて順次堆積し、TiNを含む金属膜12を形成する。
次に、図1(b)に示すように、金属膜12の上に厚さが5nmの酸化シリコンからなる酸化膜13を堆積する。酸化膜13は、例えば、モノシラン(SiH4)ガスと酸素ガスとを用いたプラズマ化学気相堆積(プラズマCVD)法により堆積すればよい。
次に、図1(c)に示すように、フォトレジスト膜を塗布した後、露光及び現像を行うことによりレジストパターン14を形成する。
次に、図1(d)に示すように、レジストパターン14をマスクとしてドライエッチ法により酸化膜13及び金属膜12をエッチングする。
次に、図1(e)に示すように、レジストパターン14を酸素プラズマを用いたアッシングにより除去する。
このように、TiN膜12Bとレジストパターン14との間に酸化膜13を形成することにより、レジストパターン14をアッシングする際に酸素ラジカルのゲッタリングが生じることを防止できる。従って、TiN膜12Bの一部が露出した際に、レジストパターン14の除去速度が低下することがなく、迅速で安定したレジスト除去工程が実現できる。
例えば、マイクロ波励起方式のアッシング装置を用い、圧力が200Paで、ソースパワーが1kWで、酸素流量が毎分3Lの条件でアッシングを行った場合、酸化膜13を形成する本実施形態の方法によれば、本条件下のレジスト除去速度から求めたジャストエッチング時間の1.5倍の時間でアッシングを行うことにより、レジストパターン14を完全に除去できた。
一方、酸化膜を形成しない従来の方法においては、レジスト除去速度から求めたジャストエッチング時間の1.5倍の時間では、TiN膜上のレジストパターンを完全に除去することができず、完全に除去するためにはジャストエッチング時間の3倍以上の時間を要した。
なお、酸化膜13にSiO2膜を用いたが、TiN膜による酸素ゲッタリング作用を防止できる酸化膜であればよく、SiO2膜に代えて酸化チタン膜(TiOx)等を用いてもよい。TiOx膜を形成する場合には、例えばプラズマPVD(Physical Vapor Deposition)法により、原料ガスとしてチタンと窒素を使用して、アルゴン(Ar)スパッタによりTiN膜45nm堆積させる。その後、原料ガスとしてチタンと酸素を使用して、ArスパッタによってTiOx膜を5nm堆積すればよい。
また、TiN膜の上部を酸化してTiOx膜を形成してもよい。この場合には、例えばマイクロ波励起方式のアッシング装置を用いてTiN膜の上部を酸化すればよい。
レジストパターンの寸法規格はずれ等が発生した場合、レジストパターンを除去した後、再度レジスト膜の塗布及びパターニングを行い、その後金属膜のパターニングと、レジストパターンの除去を行う必要がある。このように、TiN膜の上に酸化膜が形成されている場合には、レジストパターンの除去を2回繰り返したとしても、レジストパターンを除去する際に、TiN膜が露出しないため、酸素ゲッタリング作用によるレジスト除去速度の低下は起こらず、安定したレジスト除去が可能となる。
図1において絶縁膜11は基板10と接して形成されているが、基板10と絶縁膜11との間に他の膜が形成されていても問題ない。
(第2の実施形態)
以下に、本発明の第2の実施形態について図面を参照して説明する。図2及び図3は第2の実施形態に係る半導体装置の製造方法のうち、TiNを含む金属膜のパターニングに関する工程を順に示している。本実施形態におけるTiNを含む金属膜のパターニング工程は、円筒型MIMキャパシタの下部電極の形成工程である。
以下に、本発明の第2の実施形態について図面を参照して説明する。図2及び図3は第2の実施形態に係る半導体装置の製造方法のうち、TiNを含む金属膜のパターニングに関する工程を順に示している。本実施形態におけるTiNを含む金属膜のパターニング工程は、円筒型MIMキャパシタの下部電極の形成工程である。
まず、図2(a)に示すように、基板(図示せず)の上に形成された絶縁膜21を選択的にエッチングして、円筒形のキャパシタホール21aを形成する。本実施形態においてキャパシタホール21aの直径及び深さはそれぞれ130nm及び300nmとした。
次に、図2(b)に示すように、キャパシタホール21aの底面及び側面を含む絶縁膜21の上にTiNからなる金属膜22を形成する。
本実施形態においては、微細でかつアスペクト比が高いキャパシタホール21aの底面及び側面を覆うため、被覆性能が良好なテトラキスジメチルアミノチタン(TDMAT)を用いた有機金属気相堆積(MOCVD)法によりTiNからなる金属膜22を堆積した。この方法を用いた場合、堆積直後のTiN膜は炭素(C)を多く含み、抵抗が高い膜となっている。このため、TiN膜を堆積した後、H2及びN2のプラズマに暴露することにより、膜中の炭素を除去して、抵抗の低いTiN膜に改質している。また、金属膜22は1サイクルあたり5nm堆積し、5サイクル繰り返すことにより合計25nm堆積している。
次に、図2(c)に示すように、金属膜22を酸素プラズマにより処理して、金属膜22の上部にTiOxからなる酸化膜23を形成する。ここでは、金属膜22を堆積した処理室においてそのまま続けて酸素プラズマ処理を行い、厚さが2nmのTiOx膜を形成している。
次に、図3(a)に示すように、フォトレジストを全面に塗布した後、酸素プラズマによる全面エッチバックを行い、キャパシタホール21aの内部を除いてフォトレジストを選択的に除去し、レジストパターン24を形成する。フォトレジストの全面エッチバックは、例えば誘導結合方式の反応性イオンエッチング装置により、チャンバ内の圧力を50Paとし、ソースパワー及びバイアスパワーをそれぞれ200W及び100Wとし、酸素流量が毎分200mLの条件で行えばよい。
次に、図3(b)に示すように、レジストパターン24をマスクとして酸化膜23及び金属膜22をエッチングし、キャパシタホール21a以外の部分に形成された酸化膜23及び金属膜22を除去する。続いて、キャパシタホール21a内に形成したレジストパターン24をアッシングにより除去する。この後、金属膜22の上に形成された酸化膜23を希フッ化水素酸を含んだ溶液で洗浄することにより除去する。
次に、図3(c)に示すように、例えば酸化ハフニウムからなるキャパシタ絶縁膜25及びTiN膜からなる上部電極膜26順次堆積し、堆積したキャパシタ絶縁膜25及び上部電極膜26のパターニングを行う。
本実施形態の半導体装置の製造方法は、TiNからなる金属膜の上に酸化膜が形成されているため、レジストパターンを形成する際及びレジストパターンを除去する際に、TiN膜が露出しない。従って、酸素ゲッタリング作用によるレジスト除去速度の低下が生じず、安定した基板表面のレジスト除去とキャパシタホール内のレジスト残膜制御が可能となる。
酸化膜23を形成した場合には、エッチバック時間をアッシング条件から算出したジャストエッチング時間の1.3倍の時間とすることによりキャパシタホール21a内を除く部分からレジストを完全に除去することができ、キャパシタホール21a内のレジスト残膜もターゲットに対し5%以内の制御性が得られた。
一方、酸化膜を形成しない従来の方法においては、エッチバック時間をレジスト除去速度から求めたジャストエッチング時間の1.3倍の時間とした場合には、TiN膜の上にレジストが残存し、完全に除去するためには3倍以上の時間を必要とした。また、キャパシタホール内のレジスト残膜もターゲットに対して20%以上のばらつきが見られた。
本実施形態においては、酸化膜23をTiNからなる金属膜22をプラズマ処理することにより形成したが、SiO2膜又はTiOx膜等を堆積して形成してもよい。但し、本実施形態のようにアスペクト比が高いキャパシタホールの内部に酸化膜を形成する場合には、プラズマ処理により金属膜を酸化して酸化膜を形成することにより以下のような効果が得られる。
まず、新たに酸化膜等を堆積させるよりも、既に堆積した金属膜を酸化する方が金属膜上への酸化膜の被覆性が向上する。また、金属膜22を酸化して酸化膜23を形成した場合には、金属膜22の膜厚が酸化膜23を形成した分だけ薄くなる。このため、キャパシタ絶縁膜の厚さをその分厚くすることが可能となり、キャパシタ容量を増加させることができる。
本実施形態においては、金属膜を形成した後、大気に暴露することなく同一のチャンバ内で続けて金属膜表面の酸化を行ったが、金属膜を形成した基板を一旦取り出し、アッシング装置に入れ替えて金属膜表面の酸化を行ってもよい。
金属膜が、Ti膜とTiN膜との積層膜及びTiNの例を示したが、TiNを含み酸素ゲッタリング作用が生じる膜であればどのような膜においても安定したレジストの除去が実現できる。また、金属膜をPVD法及びMOCVD法を用いて形成する例を示したが、四塩化チタンを用いた熱CVD法等を用いて形成してもよい。また、同様の酸素ゲッタリング作用が生じるTiN膜が形成されている場合には、酸素ゲッタリング作用を防止しレジスト残りを防止する効果が得られる。
TiN膜とレジストとの間に形成する酸化膜は、CVD法又はスパッタ法等により堆積した膜であっても、プラズマ酸化法等により金属膜の表面を酸化して形成した膜であってもよい。また、酸化膜の厚さが2nmの場合及び5nmの場合を例として示したが、形成する半導体装置の構造に応じて適宜決定すればよい。但し、酸素ゲッタリング作用の防止という観点からは酸化膜の厚さは1nm以上とすることが好ましい。
また、レジストを除去するための酸素プラズマを、マイクロ波励起方式及び誘導結合方式により発生させる例を示したが、他のプラズマ生成方式であっても何ら問題はない。
本発明に係る半導体装置の製造方法は、TiNを含む金属膜上におけるレジスト除去速度の低下を抑え、レジスト残りが発生することがない安定したレジスト除去を実現でき、半導体装置の製造方法、特に、窒化チタンを含む金属膜の加工工程を備えた半導体装置の製造方法等として有用である。
10 基板
11 絶縁膜
12 金属膜
12A Ti膜
12B TiN膜
13 酸化膜
14 レジストパターン
21 絶縁膜
21a キャパシタホール
22 金属膜
23 酸化膜
24 レジストパターン
25 キャパシタ絶縁膜
11 絶縁膜
12 金属膜
12A Ti膜
12B TiN膜
13 酸化膜
14 レジストパターン
21 絶縁膜
21a キャパシタホール
22 金属膜
23 酸化膜
24 レジストパターン
25 キャパシタ絶縁膜
Claims (9)
- 基板の上に窒化チタンを含む金属膜を形成する工程(a)と、
前記金属膜の上に酸化膜を形成する工程(b)と、
前記酸化膜の上にレジストパターンを形成する工程(c)と、
前記レジストパターンをマスクとして前記金属膜を選択的にエッチングする工程(d)と、
前記工程(d)よりも後に、前記レジストパターンを酸素プラズマにより除去する工程(e)とを備えていることを特徴とする半導体装置の製造方法。 - 前記工程(b)は、前記金属膜の上に酸化膜を堆積する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記酸化膜は、酸化シリコン膜又は酸化チタン膜であることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記工程(b)は、前記金属膜の上部を酸化する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記工程(b)は、前記工程(a)において金属膜を形成した際の真空状態を維持したまま行うことを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記工程(b)は、前記工程(a)において形成した金属膜を大気に暴露した後に行うことを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記酸化膜は、酸化チタン膜であることを特徴とする請求項4から6のいずれか1項に記載の半導体装置の製造方法。
- 前記金属膜は、窒化チタン膜又は窒化チタン膜を含む積層膜であることを特徴とする請求項1から7のいずれか1項に記載の半導体装置の製造方法。
- 前記工程(c)は、前記金属膜の上にレジストを塗布した後、塗布したレジストの不要な部分を酸素プラズマによりエッチバックする工程であることを特徴とする請求項1から8のいずれか1項に記載の半導体装置の製造方法。
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JP2010097992A (ja) * | 2008-10-14 | 2010-04-30 | Elpida Memory Inc | 半導体装置の製造方法 |
WO2015198854A1 (ja) * | 2014-06-23 | 2015-12-30 | 東京エレクトロン株式会社 | グラフェン膜を有する被処理体を処理する方法 |
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2006
- 2006-11-15 JP JP2006309305A patent/JP2008124391A/ja active Pending
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