JP4075228B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、エッチング方法及びこのエッチング方法を用いて薄膜抵抗体を有する半導体装置を製造する方法に関し、特にタングステンあるいはその合金による配線、バリアメタル等の形成のためのエッチングに適用して好適である。
【０００２】
【従来の技術】
例えば、ＣｒＳｉ等で構成される薄膜抵抗体の電極構造には、薄膜抵抗体とＡｌ薄膜層との相互拡散による特性劣化を避けるため、薄膜抵抗体とＡｌ薄膜層との間にバリアメタルをサンドイッチしたＡｌ薄膜層／バリアメタル／薄膜抵抗体という構造が採用されている。
【０００３】
バリアメタルをパターニングするに際し、バリアメタルをドライエッチングで加工すると、ドライエッチングではバリアメタルと薄膜抵抗体とのエッチング選択比を十分にとれないため、オーバーエッチ時に露出した薄膜抵抗体までエッチングされてしまう。一般的に、薄膜抵抗体は１０ｎｍ程度と薄いため、薄膜抵抗体がエッチングされることが抵抗値等の特性に与える影響は大きい。このため、バリアメタルのパターニングは十分なエッチング選択比のとれるウェットエッチングで行う必要がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、バリアメタルのウェットエッチング時に残渣が発生してしまい、この残渣が影響して薄膜抵抗体のパターニングが良好に行えなくなったり、配線がショートしたりするという問題が生じた。
【０００５】
これらの問題について、Ａｌ薄膜層／バリアメタル／薄膜抵抗体からなるサンドイッチ構造のパターニング工程を示す図１７〜図１９を基に具体的に説明する。なお、図１７に示すパターニング工程と図１８及び図１９に示すパターニング工程は異なった工程を採用したものであり、図１７はバリアメタルをパターニングしてから薄膜抵抗体をパターニングする場合を示し、図１８及び図１９はバリアメタルをパターニングする前に薄膜抵抗体をパターニングしておく場合を示している。
【０００６】
図１７に示す工程を採用する場合、まず図１７（ａ）に示すようにＢＰＳＧ等からなる絶縁膜１０１上に薄膜抵抗体を構成するＣｒＳｉ膜１０２及びバリアメタルを構成するＴｉＷ膜１０３を順に成膜したのち、図１７（ｂ）に示すようにレジスト１０４をマスクとしてＴｉＷ膜１０３をパターニングしてバリアメタルを形成する。このとき、ＴｉＷの残渣１０３ａがＣｒＳｉ膜１０２上に残る。このため、図１７（ｃ）に示すようにＣｒＳｉ膜１０２を例えばケミカルドライエッチング等によりパターニングして薄膜抵抗体の形状を画定する際に、残渣１０３ａが影響してパターニングが良好に行えなくなる。
【０００７】
一方、図１８及び図１９に示す工程を採用する場合、まず、図１８（ａ）に示すように絶縁膜２０１上に形成された１ｓｔＡｌ２０２の近傍に絶縁膜２０３を介して薄膜低抗体２０４を形成したのち、図１８（ｂ）に示すようにバリアメタルを構成するＴｉＷ膜２０５及びＡｌ薄膜層２０６を順に成膜し、図１８（ｃ）に示すようにレジスト２０７をマスクとしてＡｌ薄膜層２０６をパターニングし、さらに図１９（ａ）に示すようにＴｉＷ膜２０５をパターニングしてバリアメタルを形成する。このとき、ＴｉＷの残渣２０５ａが薄膜抵抗体２０４や絶縁膜２０３の上に残る。このため、図１９（ｂ）に示すように絶縁膜２０８を介して配線パターン２０９を形成したときに、残渣２０５ａによって配線パターン２０９の間をショートさせてしまう。
【０００８】
なお、エッチング時間を長くしたり、エッチング液の温度条件を変えても、残渣１０３ａ、２０５ａを除去することは容易でなく、逆に例えば、エッチング時間を長くするとパターニングマスクとしてのレジストが剥離してしまい、パターニング精度が悪化してしまうという問題を発生させてしまい好ましくない。
【０００９】
本発明は上記問題に鑑みて成され、タングステンを含む電極材料をパターニングする際に発生する残渣による影響をなくし、薄膜抵抗体のパターニングが安定に行え、配線をショートさせない半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
【００１６】
請求項１に記載の発明においては、タングステンを含むバリアメタル（３８）のパターニング時に発生した該バリアメタル（３８）の残渣（３８ａ）を酸素プラズマ雰囲気にて酸化したのち、該酸化後の残渣をアルカリ性溶液を用いて溶解することにより除去する工程を備えていることを特徴としている。
【００１７】
このように、タングステンを含むバリアメタル（３８）のパターニング時に発生したバリアメタル（３８）の残渣（３８ａ）を酸素プラズマ雰囲気にて酸化したのち、該酸化後の残渣をアルカリ性溶液を用いて溶解することにより除去することにより、バリアメタル（３８）をパターニングする際に除去が困難であった残渣（３８ａ）を完全に除去することができる。これにより、残渣（３８ａ）による影響をなくし、薄膜抵抗体のパターニングが安定に行え、配線をショートさせないようにできる。
【００１８】
具体的には、請求項２に示すように、薄膜抵抗体（３７）を構成する金属薄膜上にタングステンを含むバリアメタル（３８）を形成したのち、バリアメタル（３８）をウェットエッチングによってパターニングし、このバリアメタル（３８）のパターニングによって発生した該バリアメタル（３８）の残渣（３８ａ）を酸素プラズマ雰囲気にて酸化したのち、該酸化後の残渣をアルカリ性溶液を用いて溶解することにより除去することにより、この後行う薄膜抵抗体（３７）のパターニングを安定して行うことができる。
【００１９】
また、請求項３に示すように、薄膜抵抗体（３７）をパターニングしたのち、薄膜抵抗体（３７）上にタングステンを含むバリアメタル（３８）を形成し、このバリアメタル（３８）をウェットエッチングによってパターニングするときに発生した該バリアメタル（３８）の残渣（３８ａ）を酸素プラズマ雰囲気にて酸化したのち、該酸化後の残渣をアルカリ性溶液を用いて溶解することにより除去することにより、この後形成される配線パターンが残渣（３８ａ）によってショートしないようにできる。
【００２０】
請求項４に記載の発明においては、バリアメタル（３８）のパターニングマスクとしてのレジスト（４５、５１）を該バリアメタル（３８）の上に配置する工程を有し、残渣（３８ａ）を除去する工程は、レジスト（４５、５１）を除去する際に残渣（３８ａ）を同時に除去することを特徴としている。
【００２１】
このように、残渣（３８ａ）をレジスト（４５、５１）と同時に除去することにより、製造工程の簡略化を図ることができる。
【００２２】
具体的には、請求項５に示すように、バリアメタル（３８）の残渣（３８ａ）を有機系アミンで除去することができる。
【００２３】
また、請求項６に示す構成によれば、残渣（３８ａ）を除去したのちに薄膜抵抗体（３７）のパターニングを行うようにしているため、薄膜抵抗体（３７）のパターニングを安定して行うことができ、請求項７に示す構成によれば、残渣（３８ａ）を除去したのちに絶縁膜（４０）を形成しているため、コンタクトホール（４０ａ）内に形成される配線パターンが残渣（３８ａ）によってショートしないようにできる。
【００２４】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００２６】
図１は、本発明の一実施形態を適用して製造したＭＯＳＦＥＴの集積回路の一断面を示している。
【００２７】
シリコン基板２１はＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造で構成されており、高不純物濃度のｐ型基板２１ａ上にシリコン酸化膜２１ｂを介して高不純物濃度のｎ型層２１ｃ及び低不純物濃度のｎ型層２１ｄが積層された構成となっている。
【００２８】
このシリコン基板２１には、トレンチを埋め込んだシリコン酸化膜２２ａ及び多結晶シリコン層２２ｂが形成されており、これらによって素子（ＭＯＳＦＥＴ）形成領域２３と薄膜抵抗体形成領域２４とが素子分離されている。
【００２９】
素子形成領域２３において、ｎ型層２１ｄにはｐ型不純物が導入されてｐ型ウェル層２３ａが形成されている。このｐ型ウェル層２３ａの表層部にはｎ型のソース領域２５ａ及びｎ型のドレイン領域２５ｂが形成されている。
【００３０】
ソース領域２５ａ及びドレイン領域２５ｂとの間におけるｐ型ウェル層２３ａの表層部にはゲート酸化膜２６が形成されている。なお、シリコン基板２１の表面にはＬＯＣＯＳ膜２７が形成されており、素子形成領域２３と薄膜抵抗体形成領域２４とが素子分離されている。
【００３１】
ゲート酸化膜２６上にはゲート電極２８が形成されており、ゲート電極２８は絶縁膜としてのＢＰＳＧ膜２９で覆われている。ソース領域２５ａ（およびドレイン領域２５ｂ）はコンタクトホールを介してＴｉＮ膜３０及び１ｓｔＡｌ膜としてのＡｌＳｉＣｕ膜３１（ソース電極やドレイン電極）に接続されている。なお、薄膜抵抗体形成領域２４内のＢＰＳＧ膜２９上に形成された配線パターン３２ａ、３２ｂは、１ｓｔＡｌ膜としてＡｌＳｉＣｕ膜３１を形成する際に同時に形成されたものである。
【００３２】
ゲート電極２８及びソース電極（ドレイン電極）３１はＰ−ＳｉＮ膜３３、ＴＥＯＳ膜３４、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）３５、及びＴＥＯＳ膜３６によって覆われている。
【００３３】
そして、シリコン酸化膜３６の上の所定位置に薄膜抵抗体３７が形成されている。薄膜抵抗体３７は、ＣｒＳｉ膜で構成されており、膜厚が１５ｎｍ程度となっている。ＬＯＣＯＳ膜２７のうち、薄膜抵抗体３７の下方に位置する部分２７ａは凹凸形状を成しており、レーザートリミングの際にレーザ光が散乱されるようになっている。
【００３４】
薄膜抵抗体３７の両端には、ＴｉＷ膜からなるバリアメタル３８が備えられており、バリアメタル３８の上には薄膜抵抗体用電極としてのＡｌ薄膜層３９が備えられている。
【００３５】
そして、薄膜抵抗体３７を含むシリコン基板２１の上面全面を覆うように、層間絶縁膜としてのシリコン酸化膜４０が形成されており、このシリコン酸化膜４０に形成されたビアホール４０ａを介して配線パターンを成す２ｎｄＡｌ膜としてのＡｌ薄膜層４１が形成されている。さらに、Ａｌ薄膜膜４１を含むシリコン基板２１の上面全面がＰ−ＳｉＮ膜からなる保護膜４２で覆われている。
【００３６】
このように構成されたＭＯＳＦＥＴの集積回路は、薄膜抵抗体３７の抵抗値を調整するためにレーザートリミング処理される。このとき、上述したように、薄膜抵抗体３７の下方のＬＯＣＯＳ膜２７が凹凸形状となっているため、レーザ光を散乱させることができる。このため、レーザ光の干渉等を低減することができ、薄膜抵抗体３７の溶断が良好に行われる。
【００３７】
次に、図１に示したＭＯＳＦＥＴの集積回路の製造方法について図２〜図１２に基づいて説明する。
【００３８】
〔図２に示す工程〕
高不純物濃度のｐ型基板２１ａ上にシリコン酸化膜２１ｂを介して高不純物濃度のｎ型層２１ｃ及び低不純物濃度のｎ型層２１ｄが積層されたＳＯＩ構造のシリコン基板２１を用意する。
【００３９】
そして、各素子の境界部分にシリコン酸化膜２１ｂまで達するトレンチを形成したのち、トレンチの側壁にシリコン酸化膜２２ａを形成すると共に、シリコン酸化膜２２ａの間を他結晶シリコン層２２ｂで埋めて素子分離を行う。
【００４０】
次に、選択的にイオン注入を行い、ＭＯＳＦＥＴ形成領域２３におけるｎ型層２１ｄの表層部にｐ型ウェル層２３ａを形成する。そして、ＬＯＣＯＳ酸化によりトレンチ上にＬＯＣＯＳ酸化膜２７を形成する。このとき、薄膜抵抗体形成領域においては、薄膜抵抗体３７（図１参照）のレーザートリミングの加工性を向上させる構造として、ＬＯＣＯＳ膜２７が凹凸形状となるようにしている。
【００４１】
さらに、ｐ型ウェル層２３ａ上にゲート酸化膜２６を形成したのち、ポリシリコンを堆積する。そして、ポリシリコンをパターニングしてゲート電極２８を形成する。この後、ゲート電極２８をマスクとしてイオン注入を行い熱処理を行うことでソース領域２５ａ、ドレイン領域２５ｂを形成する。
【００４２】
その後、シリコン基板２１の表面全面に層間絶縁膜となるＢＰＳＧ膜２９をＣＶＤ法等により形成し、リフロー処理を行う。
【００４３】
〔図３に示す工程〕
ＢＰＳＧ膜２９にコンタクトホール２９ａを形成したのち、９００〜９５０℃程度のリフロー処理を施し、コンタクトホール２９ａのエッジ部がなだらかになるようにする。
【００４４】
〔図４に示す工程〕
バリアメタルとしてのＴｉＮ膜３０を１００ｎｍ程度の膜厚で形成する。そして、スパッタによりＡｌＳｉＣｕ膜を０．４５μｍ程度の膜厚で成膜したのち、１ｓｔＡｌ膜３１をＥＣＲ（Ｅｌｅｃｔｏｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ）ドライエッチングにてパターニングする。
【００４５】
〔図５に示す工程〕
まず、Ｐ−ＳｉＮ膜３３を０．１μｍの厚さで形成したのち、ＣＶＤ法によりＴＥＯＳ膜３４を０．２μｍ程度の厚さで形成する。さらに、ＳＯＧを塗布したのち、ベーク及びエッチバック処理にてＳＯＧ３５でシリコン基板２１の表面の凹凸部分を埋め、平坦化する。また、ＣＶＤ法によりＴＥＯＳ膜３６を０．３μｍ程度の膜厚で成膜する。
【００４６】
〔図６に示す工程〕
そして、スパッタによりＣｒＳｉ膜を１５ｎｍ程度の膜厚で成膜したのち、ＣｒＳｉ膜をパターニングして薄膜抵抗体３７を形成する。
【００４７】
さらに、薄膜抵抗体３７上を含むシリコン基板２１の上面全面にＴｉＷ膜からなるバリアメタル３８を１０００Å程度の膜厚で成膜する。
【００４８】
〔図７に示す工程〕
薄膜抵抗体用の電極となるＡｌ膜３９を２０００Å程度の膜厚で成膜する。そして、フォトリソグラフィ工程を実施するために、フォトレジスト４５をパターニングして薄膜抵抗体３７の両端に残す。
【００４９】
〔図８に示す工程〕
フォトレジスト４５をマスクとしてウェットエッチングを行い、Ａｌ薄膜層３９をパターニングする。
【００５０】
〔図９に示す工程〕
フォトレジスト４５をマスクとしてウェットエッチングを行いバリアメタル３８をパターニングする。このウェットエッチングには、Ｈ2 Ｏ2 ／ＮＨ4 ＯＨ系溶液をエッチング液として使用しているため、過酸化水素のみの場合に比べて高エッチレートが実現でき、フォトレジスト４５が浮いてしまうのを防止できる。
【００５１】
このとき、ＴｉＷは次の反応により錯イオンとなって溶解するものと考えられる。
【００５２】
【化１】
Ｔｉ＋６ＮＨ4 +＋４ｅ-→［Ｔｉ（ＮＨ3）6］2+＋３Ｈ2
【００５３】
【化２】
Ｗ＋８ＯＨ-→［ＷＯ4］2-＋４Ｈ2Ｏ＋６ｅ-
ここで、ＷよりＴｉの反応の方が活性であると考えられ、その結果、上述したように薄膜抵抗体３７及びＴＥＯＳ膜３６の上にＴｉを含まないＷ膜（１０Å程度）がＴｉＷのエッチング残りである残渣３８ａとして最終的に残るものと推定される。
【００５４】
次に、酸素プラズマ処理にて残渣３８ａを充分に酸化し、酸化物を形成する。この酸素プラズマ処理によると、残渣３８ａの酸化時にフォトレジスト４５が焦げつくことはない。
【００５５】
〔図１０に示す工程〕
そして、フォトレジスト４５と共に酸化させた残渣３８ａを有機系アミン等のレジスト剥離液で除去する。このとき、酸化させた残渣３８ａは、レジスト剥離液に溶解し、フォトレジスト４５と共に完全に除去される。
【００５６】
すなわち、タングステン残渣３８ａが酸化されることにより、ＯＨ-基との親和性ができ、次の化学式に示すようにアルカリ性溶液に溶解しやすくなり、除去できるようになるのである。
【００５７】
【化３】
ＷＯ3＋２ＯＨ−→［ＷＯ4］2-＋Ｈ2Ｏ
〔図１１に示す工程〕
シリコン基板２１の表面全面をシリコン酸化膜（ＳｉＯ2 ）４０で覆う。
【００５８】
〔図１２に示す工程〕
シリコン酸化膜４０にビアホール４０ａを形成したのち、このビアホール４０ａを介して２ｎｄＡｌ膜としてのＡｌＳｉ膜（配線パターン）４１をパターニングする。
【００５９】
このとき、上述したようにバリアメタル３８を除去したときに発生する残渣３８ａを完全に除去しているため、残渣３８ａの影響によってＡｌＳｉ膜４１同士がショートすることはない。
【００６０】
さらに、ＡｌＳｉ膜４１を含むシリコン基板２１の上面全面をＰ−ＳｉＮ膜からなる保護膜４２で覆ったのち、リフロー処理を施す。これにより、図１に示したＭＯＳＦＥＴの集積回路が完成する。
【００６１】
このように、タングステンを含むバリアメタル（ＴｉＷ）３８をウェットエッチングしたときに発生する残渣３８ａを酸化してタングステン酸化物を生成し、アルカリ性溶液で除去するようにしている。従って、ウェットエッチングのみでは除去が困難であった残渣３８ａを完全に除去することができ、残渣３８ａによる配線パターンのショートを防止することができる。
【００６２】
（第２実施形態）
本実施形態では、第１実施形態とバリアメタル３８のパターニング方法が異なる場合を示す。図１３〜図１６に本実施形態におけるＭＯＳＦＥＴの集積回路の製造工程を示す。なお、これらの図は、第１実施形態で説明した製造工程と異なる部分のみを示したものであるため、同様の工程の部分は第１実施形態を参照して説明する。
【００６３】
まず、図２〜図５に示す工程を施す。そして、図１３〜図１６に示す工程を施す。
【００６４】
〔図１３に示す工程〕
まず、スパッタによりＣｒＳｉ膜３７を１５ｎｍ程度の膜厚で成膜したのち、さらにこのＣｒＳｉ膜からなる薄膜抵抗体３７上にＴｉＷからなるバリアメタル３８を１０００Å程度の膜厚で成膜する。
【００６５】
そして、フォトレジスト５１を堆積して、所望の領域にのみフォトレジスト５１を残す。
【００６６】
そして、バリアメタル３８をパターニングする。このとき、薄膜抵抗体３７の上にＴｉＷの残渣３８ａが残る。
【００６７】
その後、酸化プラズマ処理によって残渣３８ａを酸化させる。
【００６８】
〔図１４に示す工程〕
そして、フォトレジスト５１と共に酸化させた残渣３８ａを有機系アミン等のレジスト剥離液で除去する。このとき、酸化させた残渣３８ａは、レジスト剥離液に溶解し、フォトレジスト５１と共に完全に除去される。
【００６９】
この後、薄膜抵抗体３７をＣＦ4及び酸素を用いたケミカルドライエッチングによりパターニングする。このとき、バリアメタル３８をパターニングしたときに形成される残渣３８ａが完全に除去された状態になっているため、薄膜抵抗体３７のパターニングを安定して行うことができる。
【００７０】
〔図１５に示す工程〕
次に、薄膜抵抗体用の電極となるＡｌ薄膜層３９を２０００Å程度の膜厚で成膜する。そして、フォトリソグラフィ工程を実施するために、フォトレジスト５５をパターニングし、薄膜抵抗体３７の両端にフォトレジスト５５を残す。
【００７１】
この後、フォトレジスト５５をマスクとしてドライエッチングを行い、Ａｌ薄膜層３９をパターニングする。
【００７２】
〔図１６に示す工程〕
そして、フォトレジスト５５をマスクとしてウェットエッチングを行い、バリアメタル３８をパターニングする。このウェットエッチングには、Ｈ2 Ｏ2 ／ＮＨ4 ＯＨ系溶液をエッチング液として使用している。また、この際にも、ＣｒＳｉ膜からなる薄膜抵抗体３７上にＴｉＷの残渣が残る。従って、上述と同様に酸化プラズマ処理、アルカリ性溶液による処理により残渣を除去する。
【００７３】
この後、図１１〜図１２に示す工程を経てＭＯＳＦＥＴの集積回路が完成する。
【００７４】
このように、バリアメタル３８のパターニングの際に発生する残渣３８ａを除去することにより、薄膜抵抗体３７のパターニングが安定に行えるようにすることができる。
【００７５】
（他の実施形態）
なお、上記第１、第２実施形態では残渣３８ａをフォトレジスト４５、５１と共に除去するようにしているが、これはフォトレジスト４５、５１を剥離するにに使用する有機系アミン溶液によって酸化した残渣３８ａが溶解するためであり、必ずしも酸化した残渣３８ａをフォトレジスト４５、５１と同時に除去しなければならないわけではなく、他のアルカリ性溶液、例えば残渣酸化後に再度Ｈ2Ｏ2／ＮＨ4ＯＨ系溶液により除去してもよい。但し、上述のようにフォトレジスト４５、５１と同時に酸化した残渣３８ａを除去することにより、製造工程の簡略化を図ることができる。また、タングステン残渣を酸化する方法も、Ｏ2プラズマ処理に限らず、ベーキングやオゾンプラズマ処理など、他の酸化処理が利用可能である。
【００７６】
また、上記第１、第２実施形態では、薄膜抵抗体３７の電極部のバリアメタル３８としてのチタンタングステンのパターニングに本発明を適用した例を示したが、チタンタングステン合金以外にも適用できる。例えば、タングステン膜、シリコンを含有したタングステンであるタングステンシリサイド膜、モリブデンタングステン膜、タンタルタングステン膜など、タングステンを含む材料のエッチング等に対して適用可能である。
【００７７】
タングステンあるいはその合金は各種半導体装置の配線などにも広く用いられており、これらのエッチング時にも応用することができる。例えば、タングステンやタングステンシリサイドはＭＯＳＦＥＴ素子やＴＦＴ素子のゲート電極に、単独あるいはポリシリコンとの積層構造（ポリサイド構造あるいはポリメタル構造）で用いられている。また、特にタングステンは最近ではサブミクロンレベルの微細なコンタクトホールやビアホールの埋め込み金属としても、広く用いられるようになっている。さらに、コンタクトホールやビアホールを埋め込んだ後、基板全面に成膜されたタングステンを直接加工して配線として用いる場合もある。また、上述のチタンタングステンは、バリアメタルとして薄膜抵抗体のみならず半導体素子の電極部に用いられることも、アルミニウムや金等と積層構造にして配線として用いられることもある。
【００７８】
上述の第１、第２実施形態では下層側の薄膜抵抗体３７への影響を考え、バリアメタル３８としてのチタンタングステンの加工はウェットエッチングにて行うようにしていたが、そのような制約のない構造におけるタングステンやタングステン合金の加工はドライエッチングで行なうのが一般的である。例えばタングステンはＳＦ6 ／Ｎ2 やＣＦ4 ／Ｏ2 等のガスで、タングステンシリサイドはＳＦ6 ／Ｃｌ2 やＳＦ6 ／ＨＢr 等のガスで、チタンタングステンはＣＦ4 ／Ｏ2 やＳＦ6 ／Ａr 等のガスでエッチングされる。
【００７９】
しかしながら、例えばチタンタングステンをドライエッチングで加工する場合、ドライエッチング装置のエッチング室や排気配管内にチタンが付着しやすく、パーティクル発生の原因になるという問題もあり、処理能力に優るウェットエッチングで加工することが望まれている。その場合、下地のシリコンやシリコン酸化膜、シリコン窒化膜、ガラス等に対してエッチング選択性がとれるように、上述と同様、過酸化水素水や過酸化水素とアンモニアと水の混合液でパターニングすることになるが、この場合もエッチング後に粒状または被膜状のエッチング残渣が発生し、これが原因となって電極間、配線間のリーク、あるいはポリサイド、ポリメタル構造のゲート、配線では下地のポリシリコンの加工精度の悪化を引き起こしてしまうことが懸念される。
【００８０】
従って、これらデバイス構造においても上述した本願発明の残渣除去技術を応用して、すなわち発生したタングステン残渣を酸化してタングステン酸化物に一旦変換し、アルカリ性溶液にて溶解除去するようにすれば、こうした残渣に起因した問題は効果的に防止できる。
【００８１】
また、本発明は残渣除去技術のみならず、タングステンを含む配線材料をパターニングする際のパターニング技術に応用することも可能である。例えば、薄膜のタングステンを電極材料として堆積した後、その配線として不要な部分を選択的に酸化してアルカリ性溶液にて除去するようにすればよい。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用して形成したＭＯＳＦＥＴ部とＣｒＳｉ抵抗部との集積回路を示す図である。
【図２】図１に示す集積回路の製造工程を示す図である。
【図３】図２に続く集積回路の製造工程を示す図である。
【図４】図３に続く集積回路の製造工程を示す図である。
【図５】図４に続く集積回路の製造工程を示す図である。
【図６】図５に続く集積回路の製造工程を示す図である。
【図７】図６に続く集積回路の製造工程を示す図である。
【図８】図７に続く集積回路の製造工程を示す図である。
【図９】図８に続く集積回路の製造工程を示す図である。
【図１０】図９に続く集積回路の製造工程を示す図である。
【図１１】図１０に続く集積回路の製造工程を示す図である。
【図１２】図１１に続く集積回路の製造工程を示す図である。
【図１３】第２実施形態によるＭＯＳＦＥＴ部とＣｒＳｉ抵抗部との集積回路の製造工程を示す図である。
【図１４】図１３に続く集積回路の製造工程を示す図である。
【図１５】図１４に続く集積回路の製造工程を示す図である。
【図１６】図１５に続く集積回路の製造工程を示す図である。
【図１７】従来におけるバリアメタルをパターニングしたときの様子を説明するための図である。
【図１８】従来におけるバリアメタルをパターニングしたときの様子を説明するための図である。
【図１９】従来におけるバリアメタルをパターニングしたときの様子を説明するための図である。
【符号の説明】
２１…シリコン基板、３６…シリコン酸化膜、３７…薄膜抵抗体、
３８…バリアメタル、３８ａ…残渣、３９…Ａｌ薄膜層、
４０…シリコン酸化膜、４１…ＡｌＳｉ膜、４２…保護膜。

Claims (7)

  1. 薄膜抵抗体（３７）、タングステンを含むバリアメタル（３８）及び電極材料（３９）を順に基板（２１）に配置し、パターニングした前記電極材料（３９）に基づいて前記バリアメタル（３８）をウェットエッチングにてパターニングして、前記薄膜抵抗体（３７）を確定すると共に、該薄膜抵抗体（３７）の電極取出し位置にバリアメタルを配置するようになした半導体装置の製造方法において、
    前記バリアメタル（３８）のパターニング時に発生した該バリアメタルの残渣（３８ａ）を酸素プラズマ雰囲気にて酸化したのち、該酸化後の残渣をアルカリ性溶液を用いて溶解することにより除去する工程を備えていることを特徴とする半導体装置の製造方法。
  2. 半導体素子が形成された半導体基板（２１）上に絶縁膜（３４、３６）を介して形成する薄膜抵抗体（３７）を備えた半導体装置の製造方法において、
    前記半導体基板（２１）上の所定領域に、前記絶縁膜（３４、３６）を介して前記薄膜抵抗体（３７）を構成する金属薄膜を形成すると共に、該金属薄膜上にタングステンを含むバリアメタル（３８）を形成する工程と、前記バリアメタル（３８）をウェットエッチングによってパターニングする工程と、前記バリアメタル（３８）のパターニングによって発生した該バリアメタル（３８）の残渣（３８ａ）を酸素プラズマ雰囲気にて酸化したのち、該酸化後の残渣をアルカリ性溶液を用いて溶解することにより除去する工程と、前記金属薄膜をパターニングして前記薄膜抵抗体（３７）の形状を画定する工程と、を備えていることを特徴とする半導体装置の製造方法。
  3. 半導体素子が形成された半導体基板（２１）上に絶縁膜（３４、３６）を介して形成する薄膜抵抗体（３７）を備えた半導体装置の製造方法において、
    前記半導体基板（２１）上の所定領域に、前記絶縁膜（３４、３６）を介して前記薄膜抵抗体（３７）をパターニングする工程と、
    前記薄膜抵抗体（３７）上にタングステンを含むバリアメタル（３８）を形成する工程と、
    前記バリアメタル（３８）をウェットエッチングによってパターニングする工程と、
    前記バリアメタル（３８）のパターニングによって発生した該バリアメタル（３８）の残渣（３８ａ）を酸素プラズマ雰囲気にて酸化したのち、該酸化後の残渣をアルカリ性溶液を用いて溶解することにより除去する工程と、を備えていることを特徴とする半導体装置の製造方法。
  4. 前記バリアメタル（３８）のパターニングマスクとしてのレジスト（４５、５１）を該バリアメタル（３８）の上に配置する工程を有し、
    前記残渣（３８ａ）を除去する工程は、前記レジスト（４５、５１）を除去する際に同時に前記残渣を除去することを特徴とする請求項２または３に記載の半導体装置の製造方法。
  5. 前記残渣（３８ａ）を除去する工程では、エッチング液として有機系アミンを用いることを特徴とする請求項２ないし４のいずれか１つに記載の半導体装置の製造方法。
  6. 半導体素子が形成された半導体基板（２１）上に絶縁膜（３４、３６）を介して形成する薄膜抵抗体（３７）を備えた半導体装置の製造方法において、
    前記半導体基板（２１）上に、前記絶縁膜（３４、３６）を介して前記薄膜抵抗体（３７）を構成する金属薄膜を形成する工程と、
    前記薄膜抵抗体（３７）上にタングステンを含むバリアメタル（３８）を形成する工程と、
    前記バリアメタル（３８）上の所定領域にレジスト（４５）を堆積したのち、該レジスト（４５）をマスクとして前記バリアメタル（３８）をパターニングする工程と、
    前記バリアメタル（３８）のパターニングによって発生した該バリアメタル（３８）の残渣（３８ａ）を酸素プラズマ雰囲気にて酸化したのち、該酸化後の残渣をアルカリ性溶液を用いて溶解することにより前記レジスト（４５）と共に除去する工程と、
    前記金属薄膜をパターニングして前記薄膜抵抗体（３７）を形成する工程と、
    前記バリアメタル（３８）の上に導電性薄膜（３９）を堆積し、パターニングする工程と、前記導電性薄膜（３９）及び前記薄膜抵抗体（３７）の上を含む前記半導体基板（２１）上に絶縁膜（４０）を形成する工程と、
    前記絶縁膜に前記導電性薄膜（３９）に通ずるコンタクトホール（４０ａ）を形成する工程と、
    前記コンタクトホール（４０ａ）を介して前記導電性薄膜（３９）に接続される配線パターンを形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
  7. 半導体素子が形成された半導体基板（２１）上に絶縁膜（３４、３６）を介して形成する薄膜抵抗体（３７）を備えた半導体装置の製造方法において、
    前記半導体基板（２１）上の所定領域に、前記絶縁膜（３４、３６）を介して金属薄膜を形成したのち、該金属薄膜をパターニングして前記薄膜抵抗体（３７）を形成する工程と、
    前記薄膜抵抗体（３７）上にタングステンを含むバリアメタル（３８）を形成する工程と、
    前記バリアメタル（３８）の上に導電性薄膜（３９）を形成する工程と、
    前記導電性薄膜（３９）上の所定領域にフォトレジスト（５１）を堆積したのち、該フォトレジスト（５１）をマスクとして前記導電性薄膜（３９）をパターニングする工程と、
    前記フォトレジスト（５１）をマスクとしたウェットエッチングにより、前記バリアメタル（３８）をパターニングする工程と、
    前記バリアメタル（３８）のパターニングによって発生した該バリアメタル（３８）の残渣（３８ａ）を酸素プラズマ雰囲気にて酸化したのち、該酸化後の残渣をアルカリ性溶液を用いて溶解することにより除去する工程と、
    前記フォトレジスト（５１）を除去する工程と、
    前記導電性薄膜（３９）及び前記薄膜抵抗体（３７）の上を含む前記半導体基板（２１）上に絶縁膜（４０）を形成する工程と、
    前記絶縁膜に前記導電性薄膜（３９）に通ずるコンタクトホール（４０ａ）を形成する工程と、
    前記コンタクトホール（４０ａ）を介して前記導電性薄膜（３９）に接続される配線パターンを形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
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