JP2953340B2 - 配線形成法 - Google Patents
配線形成法Info
- Publication number
- JP2953340B2 JP2953340B2 JP7096121A JP9612195A JP2953340B2 JP 2953340 B2 JP2953340 B2 JP 2953340B2 JP 7096121 A JP7096121 A JP 7096121A JP 9612195 A JP9612195 A JP 9612195A JP 2953340 B2 JP2953340 B2 JP 2953340B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- alloy
- heat treatment
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015572 biosynthetic process Effects 0.000 title claims description 12
- 238000000034 method Methods 0.000 title description 21
- 229910000838 Al alloy Inorganic materials 0.000 claims description 38
- 238000010438 heat treatment Methods 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 14
- 229910010282 TiON Inorganic materials 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等の微細配線
形成に好適な配線形成法に関し、特に段差被覆性改善の
ための加熱処理を施したＳｉ含有Ａｌ合金層の上にＴｉ
層を形成した後熱処理を行なうことにより加熱処理で生
じたＳｉノジュールを消滅させるようにしたものであ
る。
形成に好適な配線形成法に関し、特に段差被覆性改善の
ための加熱処理を施したＳｉ含有Ａｌ合金層の上にＴｉ
層を形成した後熱処理を行なうことにより加熱処理で生
じたＳｉノジュールを消滅させるようにしたものであ
る。
【０００２】
【従来の技術】従来、ＬＳＩ等の配線形成法としては、
図８〜１０に示すものが知られている（例えば、特開平
５−１９０５５１号公報参照）。
図８〜１０に示すものが知られている（例えば、特開平
５−１９０５５１号公報参照）。
【０００３】図８の工程では、半導体基板１の表面を覆
う絶縁膜２の上にＳｉ含有Ａｌ合金（例えばＡｌ−Ｓｉ
−Ｃｕ合金）層３をスパッタ法により形成した後、Ｔｉ
層４及びＴｉＮ層５を順次にスパッタ法により形成す
る。ここで、Ｔｉ層４は、ＴｉＮ層５を反応性スパッタ
法で形成する際にＡｌ合金層３の表面の窒化を防ぐこと
で上層配線との接触抵抗の増大を回避するもの、ＴｉＮ
層５は、ホトリソグラフィ処理の際に光の反射を防止す
るものである。
う絶縁膜２の上にＳｉ含有Ａｌ合金（例えばＡｌ−Ｓｉ
−Ｃｕ合金）層３をスパッタ法により形成した後、Ｔｉ
層４及びＴｉＮ層５を順次にスパッタ法により形成す
る。ここで、Ｔｉ層４は、ＴｉＮ層５を反応性スパッタ
法で形成する際にＡｌ合金層３の表面の窒化を防ぐこと
で上層配線との接触抵抗の増大を回避するもの、ＴｉＮ
層５は、ホトリソグラフィ処理の際に光の反射を防止す
るものである。
【０００４】次に、図９の工程では、ホトリソグラフィ
処理により所望の配線パターンに従ってマスク用のレジ
スト層６Ａ，６Ｂを形成する。
処理により所望の配線パターンに従ってマスク用のレジ
スト層６Ａ，６Ｂを形成する。
【０００５】この後、図１０の工程では、レジスト層６
Ａ，６Ｂをマスクとし且つＣｌ2 ＋ＢＣｌ3 等をエッチ
ングガスとするドライエッチング処理によりＴｉＮ層
５、Ｔｉ層４及びＡｌ合金層３の積層をパターニングし
て配線層８Ａ，８Ｂを形成する。配線層８Ａは、ＴｉＮ
層５の残存部５Ａ、Ｔｉ層４の残存部４Ａ及びＡｌ合金
層３の残存部３Ａからなり、配線層８Ｂは、ＴｉＮ層５
の残存部５Ｂ、Ｔｉ層４の残存部４Ｂ及びＡｌ合金層３
の残存部３Ｂからなる。この後、レジスト層６Ａ，６Ｂ
を除去する。
Ａ，６Ｂをマスクとし且つＣｌ2 ＋ＢＣｌ3 等をエッチ
ングガスとするドライエッチング処理によりＴｉＮ層
５、Ｔｉ層４及びＡｌ合金層３の積層をパターニングし
て配線層８Ａ，８Ｂを形成する。配線層８Ａは、ＴｉＮ
層５の残存部５Ａ、Ｔｉ層４の残存部４Ａ及びＡｌ合金
層３の残存部３Ａからなり、配線層８Ｂは、ＴｉＮ層５
の残存部５Ｂ、Ｔｉ層４の残存部４Ｂ及びＡｌ合金層３
の残存部３Ｂからなる。この後、レジスト層６Ａ，６Ｂ
を除去する。
【０００６】
【発明が解決しようとする課題】上記した従来技術によ
ると、絶縁膜２に設けた接続孔（図示せず）でＡｌ合金
層１８の段差被覆性を改善するためにＡｌ合金層３をス
パッタ法で形成中に加熱するいわゆる加熱スパッタ処理
又はＡｌ合金層３の形成後に加熱するいわゆるリフロー
処理（例えば３５０〜４５０℃の熱処理）を施した場
合、Ａｌ合金層３中のＳｉ粒が図８に示すようにＡｌ合
金層３内に粒径の大きなＳｉノジュール（過剰Ｓｉの
塊）３ａとして成長する。
ると、絶縁膜２に設けた接続孔（図示せず）でＡｌ合金
層１８の段差被覆性を改善するためにＡｌ合金層３をス
パッタ法で形成中に加熱するいわゆる加熱スパッタ処理
又はＡｌ合金層３の形成後に加熱するいわゆるリフロー
処理（例えば３５０〜４５０℃の熱処理）を施した場
合、Ａｌ合金層３中のＳｉ粒が図８に示すようにＡｌ合
金層３内に粒径の大きなＳｉノジュール（過剰Ｓｉの
塊）３ａとして成長する。
【０００７】このようにＳｉノジュール３ａが形成され
ると、配線抵抗が増大する。また、図１０のパターニン
グ工程では、Ａｌ合金層３に比べてＳｉノジュール３ａ
のエッチング速度が遅いため、エッチング時間を長くす
る必要がある。エッチング時間が短いと、Ｓｉノジュー
ル３ａの一部が残存して配線層８Ａ及び８Ｂ間を短絡す
ることがある。
ると、配線抵抗が増大する。また、図１０のパターニン
グ工程では、Ａｌ合金層３に比べてＳｉノジュール３ａ
のエッチング速度が遅いため、エッチング時間を長くす
る必要がある。エッチング時間が短いと、Ｓｉノジュー
ル３ａの一部が残存して配線層８Ａ及び８Ｂ間を短絡す
ることがある。
【０００８】この発明の目的は、上記したようなＳｉノ
ジュールを消滅させることができる新規な配線形成法を
提供することにある。
ジュールを消滅させることができる新規な配線形成法を
提供することにある。
【０００９】
【課題を解決するための手段】この発明に係る配線形成
法は、基板の表面に被接続部を覆って形成された絶縁膜
に該被接続部に対応する接続孔を形成する工程と、前記
絶縁膜及び前記接続孔を覆って第１のＴｉ層とＴｉＮ又
はＴｉＯＮからなるバリア層とを順次に形成する工程
と、 前記絶縁膜及び前記接続孔を覆って前記バリア層の
上にＳｉ含有Ａｌ合金層を形成する工程と、 前記Ａｌ合
金層の形成中又は形成後に該Ａｌ合金層に前記接続孔で
の段差被覆性を改善すべく加熱処理を施す工程と、前記
加熱処理を施した後、前記Ａｌ合金層の上に第２のＴｉ
層を形成する工程と、前記第２のＴｉ層に前記Ａｌ合金
層中の過剰Ｓｉを吸収させるべく熱処理を行なう工程
と、前記第２のＴｉ層の上にＴｉＮ又はＴｉＯＮからな
る反射防止層を形成する工程と、前記反射防止層の上に
ホトリソグラフィ処理により所望の配線パターンに従っ
てマスク層を形成する工程と、前記マスク層を用いる選
択エッチング処理により前記反射防止層、前記第２のＴ
ｉ層、前記Ａｌ合金層、前記バリア層及び前記第１のＴ
ｉ層の積層をパターニングして前記接続孔を介して前記
被接続部につながる配線層を形成する工程とを含むもの
である。
法は、基板の表面に被接続部を覆って形成された絶縁膜
に該被接続部に対応する接続孔を形成する工程と、前記
絶縁膜及び前記接続孔を覆って第１のＴｉ層とＴｉＮ又
はＴｉＯＮからなるバリア層とを順次に形成する工程
と、 前記絶縁膜及び前記接続孔を覆って前記バリア層の
上にＳｉ含有Ａｌ合金層を形成する工程と、 前記Ａｌ合
金層の形成中又は形成後に該Ａｌ合金層に前記接続孔で
の段差被覆性を改善すべく加熱処理を施す工程と、前記
加熱処理を施した後、前記Ａｌ合金層の上に第２のＴｉ
層を形成する工程と、前記第２のＴｉ層に前記Ａｌ合金
層中の過剰Ｓｉを吸収させるべく熱処理を行なう工程
と、前記第２のＴｉ層の上にＴｉＮ又はＴｉＯＮからな
る反射防止層を形成する工程と、前記反射防止層の上に
ホトリソグラフィ処理により所望の配線パターンに従っ
てマスク層を形成する工程と、前記マスク層を用いる選
択エッチング処理により前記反射防止層、前記第２のＴ
ｉ層、前記Ａｌ合金層、前記バリア層及び前記第１のＴ
ｉ層の積層をパターニングして前記接続孔を介して前記
被接続部につながる配線層を形成する工程とを含むもの
である。
【００１０】
【作用】この発明の方法によれば、Ｔｉ層を形成した後
熱処理を行なうことによりＡｌ合金層中の過剰ＳｉをＴ
ｉ層で吸収するようにしたので、Ａｌ合金層中に加熱処
理で生じたＳｉノジュールを消滅させることができる。
熱処理を行なうことによりＡｌ合金層中の過剰ＳｉをＴ
ｉ層で吸収するようにしたので、Ａｌ合金層中に加熱処
理で生じたＳｉノジュールを消滅させることができる。
【００１１】
【実施例】図１〜６は、この発明の一実施例に係る配線
形成法を示すもので、各々の図に対応する工程（１）〜
（６）を順次に説明する。
形成法を示すもので、各々の図に対応する工程（１）〜
（６）を順次に説明する。
【００１２】（１）シリコンからなる半導体基板１０の
表面にＣＶＤ（ケミカル・ベーパー・デポジション）法
によりＢＰＳＧ（ボロン・リンケイ酸ガラス）からなる
絶縁膜１２を形成する。そして、絶縁膜１２には、周知
のホトリソグラフィ及びエッチング処理により基板表面
の不純物ドープ領域等の被接続部に達する接続孔１２ａ
を形成する。
表面にＣＶＤ（ケミカル・ベーパー・デポジション）法
によりＢＰＳＧ（ボロン・リンケイ酸ガラス）からなる
絶縁膜１２を形成する。そして、絶縁膜１２には、周知
のホトリソグラフィ及びエッチング処理により基板表面
の不純物ドープ領域等の被接続部に達する接続孔１２ａ
を形成する。
【００１３】絶縁膜１２の表面には接続孔１２ａを覆っ
てＴｉ層１４、ＴｉＯＮ層１６を順次に形成する。一例
として、複数のスパッタ装置を結合したクラスタ化装置
を用いてスパッタ法により層１４，１６を順次に形成し
た。スパッタ開始前のスパッタ装置内の圧力は、１０-8
Ｔｏｒｒ以下とした。層１４，１６の厚さはそれぞれ２
０ｎｍ，１００ｎｍとした。層１４は、接触抵抗を低減
するもの、層１６は、バリア層である。
てＴｉ層１４、ＴｉＯＮ層１６を順次に形成する。一例
として、複数のスパッタ装置を結合したクラスタ化装置
を用いてスパッタ法により層１４，１６を順次に形成し
た。スパッタ開始前のスパッタ装置内の圧力は、１０-8
Ｔｏｒｒ以下とした。層１４，１６の厚さはそれぞれ２
０ｎｍ，１００ｎｍとした。層１４は、接触抵抗を低減
するもの、層１６は、バリア層である。
【００１４】（２）次に、ＴｉＯＮ層１６の上に接続孔
１２ａを覆ってＳｉ含有Ａｌ合金層１８を形成する。一
例として、工程（１）のクラスタ化装置内の真空を破ら
ずに別の処理室内でスパッタ法により４００ｎｍの厚さ
のＡｌ−Ｓｉ−Ｃｕ合金層を層１８として形成した。こ
の場合、接続孔１２ａでは、層１８の段差被覆性が十分
でない。
１２ａを覆ってＳｉ含有Ａｌ合金層１８を形成する。一
例として、工程（１）のクラスタ化装置内の真空を破ら
ずに別の処理室内でスパッタ法により４００ｎｍの厚さ
のＡｌ−Ｓｉ−Ｃｕ合金層を層１８として形成した。こ
の場合、接続孔１２ａでは、層１８の段差被覆性が十分
でない。
【００１５】（３）次に、Ａｌ合金層１８の段差被覆性
を改善すべく層１８にリフロー処理を施す。この処理
は、一例として、工程（２）のクラスタ化装置内の真空
を破らず別の処理室内でスパッタ処理後に層１８を３５
０〜４５０℃に加熱して実施した。他の例としては、こ
のような加熱をスパッタ処理中に行なうようにしてもよ
い。加熱処理の結果として、Ａｌ合金層１８は、接続孔
１２ａでの段差被覆性が向上すると共に、内部にＳｉノ
ジュールが形成される。
を改善すべく層１８にリフロー処理を施す。この処理
は、一例として、工程（２）のクラスタ化装置内の真空
を破らず別の処理室内でスパッタ処理後に層１８を３５
０〜４５０℃に加熱して実施した。他の例としては、こ
のような加熱をスパッタ処理中に行なうようにしてもよ
い。加熱処理の結果として、Ａｌ合金層１８は、接続孔
１２ａでの段差被覆性が向上すると共に、内部にＳｉノ
ジュールが形成される。
【００１６】（４）次に、Ａｌ合金層１８の上に接続孔
１２ａを覆ってＴｉ層２０を形成する。一例として、工
程（３）のクラスタ化装置内の真空を破らず別の処理室
内でスパッタ法により７ｎｍの厚さに層２０を形成し
た。層２０は、層１８中の過剰Ｓｉを吸収すると共に層
１８の表面の窒化を防ぐためのものである。
１２ａを覆ってＴｉ層２０を形成する。一例として、工
程（３）のクラスタ化装置内の真空を破らず別の処理室
内でスパッタ法により７ｎｍの厚さに層２０を形成し
た。層２０は、層１８中の過剰Ｓｉを吸収すると共に層
１８の表面の窒化を防ぐためのものである。
【００１７】次に、Ａｌ合金層１８中の過剰Ｓｉを図４
の矢印Ａで示すようにＴｉ層２０に吸収するための熱処
理を行なう。一例として、層２０を形成した処理室の真
空を破ることなく同じ処理室内で４７０℃、１２０秒の
熱処理を行なった。
の矢印Ａで示すようにＴｉ層２０に吸収するための熱処
理を行なう。一例として、層２０を形成した処理室の真
空を破ることなく同じ処理室内で４７０℃、１２０秒の
熱処理を行なった。
【００１８】（５）次に、Ｔｉ層２０の表面には接続孔
１２ａを覆ってＴｉＮ層２２を形成する。一例として、
工程（４）のクラスタ化装置内の真空を破ることなく別
の処理室内で反応性スパッタ法により４０ｎｍの厚さに
層２２を形成した。このとき、Ａｌ合金層１８の表面
は、Ｔｉ層２０で覆われているため窒化されない。従っ
て、上層配線との接触抵抗の増大を回避することができ
る。
１２ａを覆ってＴｉＮ層２２を形成する。一例として、
工程（４）のクラスタ化装置内の真空を破ることなく別
の処理室内で反応性スパッタ法により４０ｎｍの厚さに
層２２を形成した。このとき、Ａｌ合金層１８の表面
は、Ｔｉ層２０で覆われているため窒化されない。従っ
て、上層配線との接触抵抗の増大を回避することができ
る。
【００１９】基板上面に周知のホトリソグラフィ処理に
より所望の配線パターンに従ってレジスト層２４Ａ，２
４Ｂを形成する。一例として、層２４Ａ，２４Ｂの厚さ
は、１．６５μｍとした。
より所望の配線パターンに従ってレジスト層２４Ａ，２
４Ｂを形成する。一例として、層２４Ａ，２４Ｂの厚さ
は、１．６５μｍとした。
【００２０】（６）この後、レジスト層２４Ａ，２４Ｂ
をマスクとする選択的ドライエッチング処理により層１
４，１６，１８，２０，２２の積層をパターニングして
配線層２６Ａ，２６Ｂを形成する。層２６Ａは、層１
４，１６，１８，２０，２２の各々の残存部１４Ａ，１
６Ａ，１８Ａ，２０Ａ，２２Ａからなり、層２６Ｂは、
層１４，１６，１８，２０，２２の各々の残存部１４
Ｂ，１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂからなる。ドライ
エッチング条件の一例を示すと、次の表１の通りであ
る。
をマスクとする選択的ドライエッチング処理により層１
４，１６，１８，２０，２２の積層をパターニングして
配線層２６Ａ，２６Ｂを形成する。層２６Ａは、層１
４，１６，１８，２０，２２の各々の残存部１４Ａ，１
６Ａ，１８Ａ，２０Ａ，２２Ａからなり、層２６Ｂは、
層１４，１６，１８，２０，２２の各々の残存部１４
Ｂ，１６Ｂ，１８Ｂ，２０Ｂ，２２Ｂからなる。ドライ
エッチング条件の一例を示すと、次の表１の通りであ
る。
【００２１】
【表１】 ここで、「メインエッチング」は、Ａｌ合金層１８まで
のエッチングであり、「ＴｉＯＮエッチング」は、Ｔｉ
ＯＮ層１６及びＴｉ層１４のエッチングである。これら
のエッチングは、同じエッチング室で連続的に行なわれ
る。エッチングの後、レジスト層２４Ａ，２４Ｂを除去
する。
のエッチングであり、「ＴｉＯＮエッチング」は、Ｔｉ
ＯＮ層１６及びＴｉ層１４のエッチングである。これら
のエッチングは、同じエッチング室で連続的に行なわれ
る。エッチングの後、レジスト層２４Ａ，２４Ｂを除去
する。
【００２２】図７は、Ｔｉ層２０の形成後に熱処理を行
なった場合（本発明）とＴｉ層２０の形成後に熱処理を
行なわなかった場合（比較例）とについて配線パターン
の間隔（スペースという）とショート（短絡）回避率と
の関係を示すものである。本発明及び比較例において、
処理工程は、Ｔｉ層２０の形成後の熱処理の有無を除い
て図１〜６について前述したのと同様であり、図６の配
線パターニング工程でのエッチング時間は、本発明方法
で配線層２６Ａ及び２６Ｂの間に導電材が残らない時間
とした。また、ショート回避率は、所定数のサンプルの
うち何％が図１０の３ａのようなショート発生を回避し
たか示すもので、線Ｐ及びＱはそれぞれ本発明及び比較
例におけるショート回避率のスペース依存性を示す。
なった場合（本発明）とＴｉ層２０の形成後に熱処理を
行なわなかった場合（比較例）とについて配線パターン
の間隔（スペースという）とショート（短絡）回避率と
の関係を示すものである。本発明及び比較例において、
処理工程は、Ｔｉ層２０の形成後の熱処理の有無を除い
て図１〜６について前述したのと同様であり、図６の配
線パターニング工程でのエッチング時間は、本発明方法
で配線層２６Ａ及び２６Ｂの間に導電材が残らない時間
とした。また、ショート回避率は、所定数のサンプルの
うち何％が図１０の３ａのようなショート発生を回避し
たか示すもので、線Ｐ及びＱはそれぞれ本発明及び比較
例におけるショート回避率のスペース依存性を示す。
【００２３】図７によれば、本発明の場合、比較例の場
合にはショートが５０％も発生する０．５μｍのスペー
スであってもショート発生を１００％なくせることがわ
かる。
合にはショートが５０％も発生する０．５μｍのスペー
スであってもショート発生を１００％なくせることがわ
かる。
【００２４】上記実施例においては、ＴｉＯＮ層１６の
代りにＴｉＮ層を用いてもよい。また、ＴｉＮ層２２の
代りにＴｉＯＮ層を用いてもよい。さらに、Ｔｉ層２０
の厚さは、５〜２０ｎｍ程度でよく、他の層１６，１
８，２２の厚さも、上記したものに限らず、適宜選定可
能である。
代りにＴｉＮ層を用いてもよい。また、ＴｉＮ層２２の
代りにＴｉＯＮ層を用いてもよい。さらに、Ｔｉ層２０
の厚さは、５〜２０ｎｍ程度でよく、他の層１６，１
８，２２の厚さも、上記したものに限らず、適宜選定可
能である。
【００２５】Ｔｉ層２０の形成後の熱処理について、温
度は４５０〜５００℃程度でよく、時間も１２０秒に限
定されない。
度は４５０〜５００℃程度でよく、時間も１２０秒に限
定されない。
【００２６】上記実施例では、ＴｉＮ層２２の形成前に
Ｔｉ層２０にＡｌ合金層１８中の過剰Ｓｉを吸収させる
ための熱処理を行なったが、この熱処理は、ＴｉＮ層２
２をスパッタ室で形成した後同じスパッタ室内で行なっ
たり、配線層２６Ａ，２６Ｂを形成した後他の熱処理装
置で行なったりしてもよい。
Ｔｉ層２０にＡｌ合金層１８中の過剰Ｓｉを吸収させる
ための熱処理を行なったが、この熱処理は、ＴｉＮ層２
２をスパッタ室で形成した後同じスパッタ室内で行なっ
たり、配線層２６Ａ，２６Ｂを形成した後他の熱処理装
置で行なったりしてもよい。
【００２７】
【発明の効果】以上のように、この発明によれば、段差
被覆性改善のための加熱処理を施したＳｉ含有Ａｌ合金
層の上にＴｉ層を形成した後熱処理を行なうことにより
Ｓｉ含有Ａｌ合金層中のＳｉノジュールを消滅させるよ
うにしたので、配線抵抗の増大を抑制できる効果が得ら
れる。また、Ｓｉ含有Ａｌ合金層の下にＴｉＯＮ／Ｔｉ
（Ｔｉが下層）積層を敷いた状態で段差被覆性改善のた
めの加熱処理を行なった後、Ｓｉ含有Ａ１合金層の上に
Ｔｉ層を形成した状態でＳｉノジュール消滅のための熱
処理を行なうようにしたので、加熱処理ではＳｉ含有Ａ
ｌ合金層で接続孔を埋込む際の埋込み性が良好になると
共に熱処理ではＳｉノジュール消滅のための条件設定が
容易になる効果が得られる。その上、配線パターニング
前にＳｉノジュール消滅のための熱処理を行なったとき
は配線パターニング時のエッチング時間を短縮できる効
果が得られるものである。
被覆性改善のための加熱処理を施したＳｉ含有Ａｌ合金
層の上にＴｉ層を形成した後熱処理を行なうことにより
Ｓｉ含有Ａｌ合金層中のＳｉノジュールを消滅させるよ
うにしたので、配線抵抗の増大を抑制できる効果が得ら
れる。また、Ｓｉ含有Ａｌ合金層の下にＴｉＯＮ／Ｔｉ
（Ｔｉが下層）積層を敷いた状態で段差被覆性改善のた
めの加熱処理を行なった後、Ｓｉ含有Ａ１合金層の上に
Ｔｉ層を形成した状態でＳｉノジュール消滅のための熱
処理を行なうようにしたので、加熱処理ではＳｉ含有Ａ
ｌ合金層で接続孔を埋込む際の埋込み性が良好になると
共に熱処理ではＳｉノジュール消滅のための条件設定が
容易になる効果が得られる。その上、配線パターニング
前にＳｉノジュール消滅のための熱処理を行なったとき
は配線パターニング時のエッチング時間を短縮できる効
果が得られるものである。
【図１】 この発明の一実施例に係る配線形成法におけ
るＴｉＯＮ／Ｔｉ被着工程を示す基板断面図である。
るＴｉＯＮ／Ｔｉ被着工程を示す基板断面図である。
【図２】 図１の工程に続くＡｌ合金被着工程を示す基
板断面図である。
板断面図である。
【図３】 図２の工程に続くＡｌ合金リフロー工程を示
す基板断面図である。
す基板断面図である。
【図４】 図３の工程に続くＴｉ被着及び熱処理工程を
示す基板断面図である。
示す基板断面図である。
【図５】 図４の工程に続くＴｉＮ被着及びレジスト層
形成工程を示す基板断面図である。
形成工程を示す基板断面図である。
【図６】 図５の工程に続く配線パターニング工程を示
す基板断面図である。
す基板断面図である。
【図７】 Ｔｉ層２０の形成後に熱処理を行なった場合
（本発明）とＴｉ層２０の形成後に熱処理を行なわなか
った場合（比較例）とについて配線パターンの間隔（ス
ペース）とショート回避率との関係を示すグラフであ
る。
（本発明）とＴｉ層２０の形成後に熱処理を行なわなか
った場合（比較例）とについて配線パターンの間隔（ス
ペース）とショート回避率との関係を示すグラフであ
る。
【図８】 従来の配線形成法における配線材被着及び熱
処理工程工程を示す基板断面図である。
処理工程工程を示す基板断面図である。
【図９】 図８の工程に続くレジスト層形成工程を示す
基板断面図である。
基板断面図である。
【図１０】 図９の工程に続く配線パターニング工程を
示す基板断面図である。
示す基板断面図である。
１０：半導体基板、１２：絶縁膜、１４：Ｔｉ層、１
６：ＴｉＯＮ層、１８：Ａｌ合金層、２０：Ｔｉ層、２
２：ＴｉＮ層、２４Ａ，２４Ｂ：レジスト層、２６Ａ，
２６Ｂ：配線層。
６：ＴｉＯＮ層、１８：Ａｌ合金層、２０：Ｔｉ層、２
２：ＴｉＮ層、２４Ａ，２４Ｂ：レジスト層、２６Ａ，
２６Ｂ：配線層。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/285 301 H01L 21/3205 H01L 21/768
Claims (1)
- 【請求項１】基板の表面に被接続部を覆って形成された
絶縁膜に該被接続部に対応する接続孔を形成する工程
と、 前記絶縁膜及び前記接続孔を覆って第１のＴｉ層とＴｉ
Ｎ又はＴｉＯＮからなるバリア層とを順次に形成する工
程と、 前記絶縁膜及び前記接続孔を覆って前記バリア層の上に
Ｓｉ含有Ａｌ合金層を形成する工程と、 前記Ａｌ合金層 の形成中又は形成後に該Ａｌ合金層に前
記接続孔での段差被覆性を改善すべく加熱処理を施す工
程と、 前記加熱処理を施した後、前記Ａｌ合金層の上に第２の
Ｔｉ層を形成する工程と、 前記第２のＴｉ層に前記Ａｌ合金層中の過剰Ｓｉを吸収
させるべく熱処理を行なう工程と、 前記第２のＴｉ層の上にＴｉＮ又はＴｉＯＮからなる反
射防止層を形成する工程と、 前記反射防止層の上にホトリソグラフィ処理により所望
の配線パターンに従ってマスク層を形成する工程と、 前記マスク層を用いる選択エッチング処理により前記反
射防止層、前記第２のＴｉ層、前記Ａｌ合金層、前記バ
リア層及び前記第１のＴｉ層の積層をパターニングして
前記接続孔を介して前記被接続部につながる配線層を形
成する工程とを含む配線形成法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096121A JP2953340B2 (ja) | 1995-03-29 | 1995-03-29 | 配線形成法 |
| US08/624,873 US5750439A (en) | 1995-03-29 | 1996-03-27 | Method of making aluminum alloy wiring with less silicon nodule |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096121A JP2953340B2 (ja) | 1995-03-29 | 1995-03-29 | 配線形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274100A JPH08274100A (ja) | 1996-10-18 |
| JP2953340B2 true JP2953340B2 (ja) | 1999-09-27 |
Family
ID=14156556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096121A Expired - Fee Related JP2953340B2 (ja) | 1995-03-29 | 1995-03-29 | 配線形成法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5750439A (ja) |
| JP (1) | JP2953340B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895266A (en) * | 1996-02-26 | 1999-04-20 | Applied Materials, Inc. | Titanium nitride barrier layers |
| US6107195A (en) * | 1997-06-18 | 2000-08-22 | Tokyo Electron Limited | Method for depositing a low-resistivity titanium-oxynitride (TiON) film that provides for good texture of a subsequently deposited conductor layer |
| US5946589A (en) * | 1997-10-09 | 1999-08-31 | Chartered Semiconductor Manufacturing, Ltd. | Elimination of void formation in aluminum based interconnect structures |
| US6555465B2 (en) * | 1997-12-05 | 2003-04-29 | Yamaha Corp. | Multi-layer wiring structure of integrated circuit and manufacture of multi-layer wiring |
| TW365692B (en) * | 1998-02-20 | 1999-08-01 | United Microelectronics Corp | Method of manufacture of fabricating metal layers |
| US6316356B1 (en) | 1998-03-10 | 2001-11-13 | Micron Technology, Inc. | Thermal processing of metal alloys for an improved CMP process in integrated circuit fabrication |
| US5994219A (en) * | 1998-06-04 | 1999-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Add one process step to control the SI distribution of Alsicu to improved metal residue process window |
| US6211075B1 (en) | 1999-02-05 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Method of improving metal stack reliability |
| JP4534058B2 (ja) * | 2000-06-09 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体製造方法および半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239553A (ja) * | 1986-04-10 | 1987-10-20 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02222148A (ja) * | 1989-02-22 | 1990-09-04 | Yamaha Corp | 半導体装置 |
| US4970176A (en) * | 1989-09-29 | 1990-11-13 | Motorola, Inc. | Multiple step metallization process |
| US5238874A (en) * | 1989-11-09 | 1993-08-24 | Nec Corporation | Fabrication method for laminated films comprising Al-Si-Co alloy film and refractory metal silioide copper film |
| US5231053A (en) * | 1990-12-27 | 1993-07-27 | Intel Corporation | Process of forming a tri-layer titanium coating for an aluminum layer of a semiconductor device |
| DE4200809C2 (de) * | 1991-03-20 | 1996-12-12 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement |
| US5305519A (en) * | 1991-10-24 | 1994-04-26 | Kawasaki Steel Corporation | Multilevel interconnect structure and method of manufacturing the same |
| JP2946978B2 (ja) * | 1991-11-29 | 1999-09-13 | ソニー株式会社 | 配線形成方法 |
| JP2861583B2 (ja) * | 1992-01-17 | 1999-02-24 | ヤマハ株式会社 | 半導体装置の製法 |
| US5378660A (en) * | 1993-02-12 | 1995-01-03 | Applied Materials, Inc. | Barrier layers and aluminum contacts |
| JPH06252138A (ja) * | 1993-02-26 | 1994-09-09 | Sony Corp | 半導体装置 |
| US5356836A (en) * | 1993-08-19 | 1994-10-18 | Industrial Technology Research Institute | Aluminum plug process |
| US5360995A (en) * | 1993-09-14 | 1994-11-01 | Texas Instruments Incorporated | Buffered capped interconnect for a semiconductor device |
| US5470790A (en) * | 1994-10-17 | 1995-11-28 | Intel Corporation | Via hole profile and method of fabrication |
-
1995
- 1995-03-29 JP JP7096121A patent/JP2953340B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-27 US US08/624,873 patent/US5750439A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274100A (ja) | 1996-10-18 |
| US5750439A (en) | 1998-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5804505A (en) | Method of producing semiconductor device having buried contact structure | |
| US4267012A (en) | Process for patterning metal connections on a semiconductor structure by using a tungsten-titanium etch resistant layer | |
| JPH01252763A (ja) | 金属珪化物形成方法 | |
| JP2003504693A (ja) | フォーミングガスプラズマを用いたフォトレジスト除去プロセス | |
| JP2953340B2 (ja) | 配線形成法 | |
| US6051492A (en) | Method of manufacturing a wiring layer in semiconductor device | |
| US6103639A (en) | Method of reducing pin holes in a nitride passivation layer | |
| JPH0770595B2 (ja) | 半導体素子の金属コンタクト形成方法 | |
| JP3281158B2 (ja) | 半導体装置の製造方法 | |
| JPH07135188A (ja) | 半導体装置の製造方法 | |
| JP2892337B2 (ja) | 半導体素子の金属配線製造方法 | |
| JPH0917869A (ja) | 半導体素子の金属配線間絶縁膜の製造方法 | |
| US6096645A (en) | Method of making IC devices having stable CVD titanium nitride films | |
| JPH08274099A (ja) | 配線形成法 | |
| JP3239460B2 (ja) | 接続孔の形成方法 | |
| JP2003133255A (ja) | 障壁金属層の積層方法 | |
| US7488681B2 (en) | Method for fabricating Al metal line | |
| JP3064575B2 (ja) | 多層配線形成法 | |
| JPH10163430A (ja) | 半導体装置およびその製造方法 | |
| JP3208608B2 (ja) | 配線形成方法 | |
| KR100248620B1 (ko) | 반도체장치의 배선 형성 방법 | |
| KR100464394B1 (ko) | 실리사이드층을이용한반도체장치의금속배선형성방법 | |
| KR100252843B1 (ko) | 반도체 소자의 확산방지막 및 그 형성방법 | |
| JPH1022379A (ja) | 半導体装置の製造方法 | |
| JP3641488B2 (ja) | 多層配線構造の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |