JP2661651B2

JP2661651B2 - 半導体記憶装置

Info

Publication number: JP2661651B2
Application number: JP1034837A
Authority: JP
Inventors: 英敬上原; 三平宮本; 直之川口
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-02-14
Filing date: 1989-02-14
Publication date: 1997-10-08
Anticipated expiration: 2012-10-08
Also published as: JPH02214092A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ダイナミックRAM（ランダム・アクセス・
メモリ）等の半導体記憶装置に関するものである。

（従来の技術）従来、この様な分野の技術としては、例えば第２図及
び第３のようなものがあった。以下、その構成を図を用
いて説明する。

第２図は、従来のダイナミックRAM（以下、DRAMとい
う）におけるワード線選択駆動回路の一構成例を示すブ
ロック図である。

このワード線選択駆動回路は、ワード線選択回路10、
ワード線活性化回路20、及びワード線ドライバ30により
構成されている。ワード線選択回路10は、ロウアドレス
ストローブ信号RASにより活性化され外部アドレス信号
であるロウアドレス（行アドレス）Ａを内部アドレス信
号である出力アドレス群AOに変換するアドレスバッファ
群11と、出力アドレス群AOをプリデコードしてプリデコ
ードアドレス群PDを出力するプリデコーダ群12と、プリ
デコードアドレス群PDをデコードしてワード線選択信号
ADを出力するデコーダ13とで、構成されている。ワード
線活性化回路20は、ロウアドレスストローブ信号RASを
所定時間遅延させる遅延回路21と、遅延回路21の出力を
入力して例えば電源電位Vcc以上のレベルのワード線活
性化信号S22を出力する信号配設回路22とで、構成され
ている。ここで、遅延回路21は、例えば複数のインバー
タを縦続接続した回路、あるいは抵抗およびコンデンサ
からなる回路等で、構成されている。

ワード線ドライバ30は、スレッショルド電圧Vtを有し
ゲートが電源電位Vccに接続されたカットオフ用のＮチ
ャンネル型MOSトランジスタ（以下、NMOSという）31
と、ワード線35を駆動するNMOS32とを備え、そのNMOS31
のドレインがワード線選択信号ADに、そのソースがNMOS
32のゲートにそれぞれ接続されている。NMOS32のドレイ
ンはワード線活性化信号S22に、そのソースはワード線3
5にそれぞれ接続されている。

第３図は第２図のタイミングチャートであり、この図
を参照しつつ第２図の動作を説明する。

回路動作状態に入り、時刻t1時にロウアドレスストロ
ーブ信号RASが“H"レベルになると、アドレスバッファ
群11はロウアドレスＡを取り込み、出力アドレス群AOを
出力する。この出力アドレス群AOは、プリデコーダ群12
でプリデコードされ、そのプリデコードアドレス群PDが
デコーダ13でデコードされ、１本のワード線35を駆動す
るための“H"レベル（例えば、電源電位Vcc）のワード
線選択信号ADがそのデコーダ13から出力される。このワ
ード線選択信号ADにより、オン状態のNMOS31を通してNM
OS32のゲートが（Vcc−Vt）電位となり、そのNMOS32が
オン状態となる。

一方、時刻t1時にロウアドレスストローブ信号RASが
“H"レベルになると、それが遅延回路21で時間Ｔだけ遅
延され、その出力が信号発生回路22に入力される。信号
発生回路22は、遅延回路21の出力を入力し、時刻t2時に
例えばVccレベル以上のワード線活性化信号S22を出力
し、NMOS32のドレイン電位を引上げる。すると、NMOS32
のセルフブーストにより、そのNMOS32のゲート電位がVc
cレベル以上に上昇してNMOS31がオフ状態となり、NMOS3
2のソース側のワード線35がVccレベル以上となって、ワ
ード線35が活性化される。

ワード線35が活性化されると、それに接続された図示
しないメモリセルアレイ中のロウ方向のメモリセルが選
択され、その後、図示しないコラム（列）デコーダによ
ってビット線が選択され、メモリセルアレイ中のメモリ
セルが選択されてそれに対するデータの読出しまたは書
込みが行われる。

（発明が解決しようとする課題）しかしながら、従来の半導体記憶装置では、次のよう
な課題があった。

（ａ）第２図の回路で最も重要なことは、ワード線選
択信号ADとワード線活性化信号S22との相互タイミング
である。ワード線選択信号ADは、ロウアドレスＡの入力
から、出力アドレス群AO、プリデコードアドレス群PD、
そしてワード線選択信号ADとデコードされるが、このワ
ード線選択信号ADの選択が遅く、NMOS32のゲート電位が
十分に充電される前に、そのNMOS32にワード線活性化信
号S22が入力されると、ワード線35の昇圧が十分にされ
ずに、誤動作してしまう。そのため、ワード線活性化信
号S22の出力がワード線選択信号ADの出力と同時、もし
くはその出力後になるように、遅延時間Ｔを決めなけれ
ばならない。

ところが、２つの独立したワード線選択回路10とワー
ド線活性化回路20との相互タイミングを調整する場合、
デバイスパラメータ、電圧、温度等の変化により、２つ
の回路10,20内の動作速度が変化してタイミングにずれ
が生じ、ワード線ドライバ30が誤動作してワード線35が
十分昇圧されない危険性がある。また、ワード線選択回
路10内で考えても、ロウアドレスＡに対する各々のワー
ド線選択信号ADの出力速度に差が生じる。即ち、各々の
ワード線選択信号ADにおいて、それに対する出力アドレ
ス負荷やプリデコードアドレス負荷等の負荷が等しいこ
とはまずなく、ワード線選択信号ADによる速度差が生じ
る。そのため、遅延時間Ｔの設定が非常に困難であっ
た。

（ｂ）前記（ａ）におけるデバイスパラメータ、電
圧、温度等の変化と、ワード線選択信号ADによる速度差
とを考慮すれば、ワード線選択信号AD出力とワード線活
性化信号S22出力とのタイミングにある程度の余裕を持
たせ、さらにワード線選択信号AD中の最も遅い選択信号
にワード線活性化信号S22の出力タイミングを合わせれ
ば、前記（ａ）の問題の解決が可能である。しかし、タ
イミングに余裕を持たせるために遅延時間Ｔをあまり長
くすると、最悪条件でのワード線35の活性化が遅れてア
クセス時間が遅くなるという問題が生じる。

本発明は前記従来技術が持っていた課題として、ワー
ド線活性化の速度を低下させずに、ワード線選択信号と
ワード線活性化信号とのタイミングを最適値に設定する
ことが困難である点について解決した半導体記憶装置を
提供するものである。

（課題を解決するための手段）前記課題を解決するために、本発明のうちの第１の発
明は、半導体記憶装置において、所定の情報が記憶され
たメモリセルと、前記メモリセルに電気的に接続された
ワード線と、外部アドレス信号に応答して内部アドレス
信号を出力するアドレスバッファと、前記内部アドレス
信号に応答してプリデコードアドレス信号を出力する複
数のプリデコーダと、前記プリデコードアドレス信号に
応答してワード線選択信号を出力するデコーダと、前記
ワード線選択信号に応答してワード線活性化信号を前記
ワード線に転送するワード線活性化信号転送回路と、複
数の前記プリデコーダが出力するプリデコードアドレス
信号の全てを受信して検出信号を出力する検出回路と、
前記検出信号に応答して前記ワード線活性化信号を出力
するワード線活性化信号出力回路とを、備えている。

第２の発明の半導体記憶装置では、所定の情報が記憶
されたメモリセルおよび該メモリセルに電気的に接続さ
れたワード線を各々含む第１および第２のメモリセルア
レイと、外部アドレス信号に応答して内部アドレス信号
を出力するアドレスバッファと、前記内部アドレス信号
に応答して第１のプリデコードアドレス信号を出力する
第１のプリデコーダと、前記内部アドレス信号に応答し
て第２のプリデコードアドレス信号を出力する第２のプ
リデコーダと、前記第１のプリデコードアドレス信号に
応答して前記第１および第２のメモリセルアレイのいず
れかを選択する回路と、前記第２のプリデコードアドレ
ス信号に応答してワード線選択信号を出力するデコーダ
と、前記ワード線選択信号に応答してワード線活性化信
号を前記ワード線に転送するワード線活性化信号転送回
路と、前記第１のプリデコードアドレス信号および前記
第２のプリデコードアドレス信号を受信して検出信号を
出力する検出回路と、前記検出信号に応答して前記ワー
ド線活性化信号を出力するワード線活性化信号出力回路
とを、備えている。

（作用）第１および第２の発明によれば、デバイスパラメー
タ、電圧、温度等の変化の存在により、プリデコーダの
出力のうちのどの信号が最も遅れるのか、予め予測でき
ないので、検出回路が、アクセス時において複数のプリ
デコーダ（第１および第２のプリデコーダ）から出力さ
れるプリデコードアドレス信号の全てを受信し、例えば
その信号中の最も遅いプリデコードアドレス信号を検出
する。この検出信号は、ワード線活性化信号出力回路に
与えられる。ワード線活性化信号出力回路は、入力され
た検出信号より、ワード線活性化信号を生成し、ワード
線活性化信号転送回路に供給する。すると、ワード線活
性化信号転送回路は、ワード線選択信号に応答してワー
ド線活性化信号をロスタイムなく確実にワード線に転送
し、該ワード線を駆動する。従って、前記課題を解決で
きるのである。

（実施例）第１図は本発明の第１の実施例を示すもので、DRAMに
おけるワード線選択駆動回路の構成ブロック図である。

このワード線選択駆動回路は、外部アドレス信号であ
るロウアドレスＡから１本のワード線65を駆動するため
のワード線選択信号ADを選択するワード線選択回路40
と、ワード線活性化信号S52を出力するワード線活性化
回路50と、ワード線選択信号ADによりオン，オフ制御さ
れワード線活性化信号S52によりワード線65を駆動する
ワード線ドライバ（ワード線活性化信号転送回路）60と
で、構成されている。

ワード線選択回路40は、ロウアドレスストローブ信号
RASで活性化されてロウアドレスＡを取り込む各ｍ個の
アドレスバッファ41−11〜〜41−1m,…,41−n1〜41−nm
からなるｎ個のアドレスバッファ群41−１〜41−ｎと、
各アドレスバッファ群41−１〜41−ｎから出力されるｎ
組の出力アドレス群AO1〜AOnをそれぞれプリデコードし
て少なくとも４本以上が１組となるｎ組のプリデコード
アドレス群PD1〜PDnを出力するｎ個のプリデコーダ42−
１〜42−ｎと、各プリデコードアドレス群PD1−PDnをデ
コードとしてワード線選択信号ADを出力するデコーダ43
とで、構成されている。

ワード線活性化回路50は、ｎ組のプリデコードアドレ
ス群PD1〜PDnの中で最も遅いプリデコードアドレスを検
出して例えば“H"レベルの検出信号WOを出力する検出回
路51と、検出信号WOを入力して例えばVccレベル以上の
ワード線活性化信号S52を発生する信号発生回路（ワー
ド線活性化信号出力回路）52とで、構成されている。信
号発生回路52は、例えばトランジスタおよびキャパシタ
を用いたブーストラップ回路等で構成される。

ワード線ドライバ60は、第２図と同様に、ゲートが電
源電位Vccに、ドレインがワード線選択信号ADに接続さ
れたカットオフ用のNMOS61と、ゲートがNMOS61のソース
に、ドレインがワード線活性化信号S52に、ソースがワ
ード線65にそれぞれ接続されたNMOS62とで、構成されて
いる。ワード線65は、図示しないメモリセルアレイに接
続されている。

第４図は、第１図の検出回路51の一構成例を示す回路
図である。

この検出回路51は、ｎ個のプリデコードアドレス検出
回路70−１〜70−αと、その出力NO1〜NOαに接続され
たα入力のNANDゲート80と、そのNANDゲート80の出力を
反転して検出信号WOを出力するインバータ85とで、構成
されている。各プリデコードアドレス検出回路70−１〜
70−ｎは、プリデコードアドレス群PD1（＝PD1−１〜PD
1−ｌ）,PD2（＝PD2−１〜PD2−ｌ）〜PD（ｎ−１）
（＝PD（ｎ−１）−１〜PD（ｎ−１）−ｌ）,PDn（＝PD
n−１〜PDn−ｌ）をそれぞれ入力する２個ｎ組のNORゲ
ート71−１〜72−1,…,71−ｎ〜72−ｎと、それらの出
力を入力するα個の２入力NORゲート73−１〜73−αと
で、構成されている。NANDゲート80は、複数個のＰチャ
ネル型MOSトランジスタ（以下、PMOSという）81,82…及
びNMOS83,84…で構成されている。

第５図は第１図のタイミングチャートであり、この図
を参照しつつ第１図および第４図の動作を説明する。

第１図において、図示しないメモリセルアレイに対す
るアクセス時にロウアドレスストローブ信号RASが“H"
レベルになると、各アドレスバッファ群41−１〜41−ｎ
はロウアドレスＡを取り込み、出力アドレス群AO1〜AOn
を出力する。この出力アドレス群AO1〜AOnは時刻t11時
に、プリデコーダ42−１〜42−ｎにより、ワード線選択
信号ADをデコードするためのプリデコードアドレス群PD
1〜PDnにデコードされた後、デコーダ43および検出回路
51へ供給される。デコーダ43は、プリデコードアドレス
群PD1〜PDnをデコードし、１本のワード線65を活性化す
るためのワード線選択信号ADを出力してワード線ドライ
バ60へ供給する。ワード線ドライバ60内では、例えばVc
cレベルのワード線選択信号ADにより、オン状態のNMOS6
1のソース、つまりNMOS62のゲートが（Vcc−Vt）電位
（但し、VtはNMOS61のスレッショルド電圧）まで上昇
し、そのNMOS62がオン状態になる。

一方、検出回路51はプリデコードアドレス群PD1〜PDn
の中で最も遅いプリデコードアドレスを検出し、その検
出信号WOを信号発生回路52へ出力する。ここで、検出回
路51の動作を第４図を参照しつつ説明する。

第４図において、ロウアドレスストローブ信号RASが
“L"状態のリセット時の場合、プリデコードアドレスPD
1（＝PD1−１〜PD1−ｌ），…,PDn（＝PDn−１〜PDn−
ｌ）は“L"に固定されている。ロウアドレスストローブ
信号RASが“H"状態のアクティブ時、ロウアドレスＡに
より、プリデコードアドレスPD1（＝PD1−１〜PD1−
ｌ），…,PDn（＝PDn−１〜PDn−ｌ）の中からそれぞれ
１アドレスだけが“L"→“H"になる。即ち、ｌ、つまり
１つのプリデコードアドレス群は例えば４本以上のプリ
デコードアドレスにより構成され、そのうち１アドレス
だけが“L"から“L"になる。プリデコードアドレスの
“L",“H"が決まると、NORゲート71−1,72−１〜71−n,
72−ｎおよびNORゲート73−１〜73−αにより、そのNOR
ゲート73−１〜73−αの出力NO1〜NOαが“H"になる。
出力NO1〜NOαが全て“H"になると、NANDゲート80およ
びインバータ85により、そのインバータ85から出力され
る検出信号WOが“H"になり、デコーダ43がワード線選択
信号ADのデコード状態に入っていることを信号発生回路
52へ伝送する。信号発生回路52は、第５図の時刻t12時
において、検出信号WOを入力して例えばVccレベル以上
のワード線活性化信号S52を出力する。このように、ワ
ード線選択信号ADがデコードされ、その後にワード線活
性化信号S52が出力されると、ワード線ドライバ60内のN
MOS62のドレイン電位が例えばVccレベル以上に上昇し、
そのNMOS62のゲート電位がVccレベル以上に上昇してNMO
S61がオフ状態となる。そのため、NMOS62のソース側に
接続された１本のワード線65がVccレベル以上に活性化
される。

ここで、例えばワード線選択信号ADの負荷（出力アド
レス群AO1〜AOn、プリデコードアドレス群PD1〜PDnの負
荷を含む）の違いにより、アドレスの速度差が生じるこ
とが考えられる。ところが、この検出回路51はいかなる
ロウアドレスＡに対しても、最も遅いプリデコードアド
レスの“H"出力後に、検出信号WOを信号発生回路52へ伝
送するように構成されている。そのため、ワード線選択
信号ADがデコードされる前にワード線活性化信号S52が
出力されることがなく、それによって誤動作を防止でき
る。

また、第３図および第５図のタイミングチャートから
明らかなように、従来の回路では、遅延回路21を設けて
その遅延時間Ｔによりタイミング調整を行い、しかも誤
動作防止のためにタイミングに余裕をとっているので、
その遅延時間Ｔが長い。これに対して本実施例では、従
来のような遅延回路21に代えて検出回路51を設けている
ので、ロウアドレストローブ信号RASの立会がり時（t1
1）からワード線活性化信号S52の立上がり時（t12）ま
での遅延時間Taが短く、しかもその遅延時間Taもワード
線活性化回路50により的確に設定される。さらに、デバ
イスパラメータ、電圧、温度等の変化に対しても、遅延
時間Taが短い分、ずれを少なくできるため、温度等の特
性が良好で、ワード線活性の高速化が期待できる。

その他、本実施例では、ワード線活性化回路50、つま
りタイミング回路を単純化でき、さらにその回路の共通
化やタイミングの共通化が図れるという利点がある。

第６図は本発明の第２の実施例を示すもので、DRAMに
おけるワード線選択駆動回路の構成図である。

このワード線選択駆動回路は、ｌ（例えば、≧４）ブ
ロックに分割されたメモリセルアレイ90−１〜90−ｌに
適用されるもので、説明を簡単にするために、第１図中
の要素と共通の要素には共通の符号が付されている。但
し、第１図の回路が単一のメモリセルアレイに適用され
るものであるのに対し、この第６図の回路は分割された
複数のメモリセルアレイ90−１〜90−ｌに適用されるも
のであるため、アドレスバッファ群41−１〜41−ｎ等の
数は同一の符号が付されているが、分割動作型構造に適
合するようにその数を適宜変更することも可能である。

このワード線選択駆動回路は、ロウアドレスＡを入力
して出力アドレス群AO1〜AOnを出力するｎ個のアドレス
バッファ群41−１〜41−ｎと、出力アドレス群AO1〜AO
（ｎ−１）をプリデコードしてプリデコードアドレス群
PD1〜PD（ｎ−１）を出力する（ｎ−１）個のプリデコ
ーダ42−１〜42−（ｎ−１）と、メモリセルアレイの分
割リード／ライト動作を可能にするために出力アドレス
群AOnをプリデコードしてプリデコードアドレス群PDnを
出力するプリデコーダ42−ｎと、プリデコードアドレス
群PD1〜PD（ｎ−１）をデコードしてワード線選択信号A
Dを出力するデコーダ43とを備え、それらによってワー
ド線選択回路が構成されている。

ワード線活性化回路は、各プリデコードアドレス群PD
1〜PDnを入力して検出信号WOをそれぞれ出力するｌ個の
検出回路51−１〜51−ｌと、各検出信号WOからそれぞれ
ワード線活性化信号S52を出力するｌ個の信号発生回路
（ワード線活性化信号出力回路）52−１〜52−ｌとで構
成されている。ｎ個のプリデコードアドレス群PD1〜PDn
のうち、ｎ番目のアドレス群PDnは、前述したように、
例えば４本以上のプリデコードアドレスにより構成さ
れ、そのうち１アドレスだけがアクティブ時に“L"から
“H"になる。PD1〜PD（ｎ−１）も同様である。そして
ｎ番目のプリデコードアドレス群PDnの各１本が検出回
路51−１〜51−ｌにそれぞれ接続されている。

デコーダ43および信号発生回路52−１〜52−ｌに接続
されたｌ個のワード線ドライバ（ワード線活性化信号転
送回路）60−１〜60−ｌは、各ワード線65−１〜65−ｌ
を介してメモリセルアレイ90−１〜90−ｌにそれぞれ接
続されている。

以上の構成において、ロウアドレスストローブ信号RA
Sが“H"状態のアクティブ時、プリデコーダ62−ｎから
出力されるプリデコードアドレスPDnのうち、“L"から
“H"になる１アドレスにより、ｌブロックに分割された
メモリセルアレイ90−１〜90−ｌから、アクセスの対象
となる１つのメモリセルアレイが選択される。各メモリ
セルアレイ90−１〜90−ｌ毎に設けられた検出回路51−
１は、プリデコーダ42−１〜42−（ｎ−１）によりプリ
デコードされたプリデコードアドレス群PD1〜PD（ｎ−
１）中の“L"から“H"になったアドレスと、プリデコー
ドアドレス群PDnの中の“L"から“H"になった１アドレ
スとから、最も遅いアドレスを検出し、その検出信号WO
を信号発生回路52−１〜52−ｌへ伝送する。すると、信
号発生回路52−１〜52−ｌおよびワード線ドライバ60−
１〜60−ｌにより、ワード線65−１〜65−ｌ中の１本が
活性化され、前記第１の実施例と同様の利点が得られ
る。

DRAM等の半導体記憶装置のように、消費電流等の低減
対策としてメモリセルアレイの分割動作をさせる際に、
この第２の実施例を用いると、メモリセルアレイ90−１
〜90−ｌ中のどのブロックが選択されても、誤動作な
く、かつ高速にワード線65−１〜65−ｌを活性化でき
る。

なお、本発明は図示の実施例に限定されず、例えば検
出回路51,51−１〜51−ｌを第４図以外の回路で構成し
たり、ワード線ドライバ60,60−１〜60−ｌをPMOS等の
他のトランジスタ構成にしたり、あるいは本発明をスタ
ティックRAM等の他の半導体記憶装置に適用する等、種
々の変形が可能である。

（発明の効果）以上詳細に説明したように、第１および第２の発明に
よれば、検出回路を設け、複数のプリデコーダ（第１お
よび第２のプリデコーダ）が出力するプリデコードアド
レス信号の全てを受信して検出信号を出力するようにし
ている。そのため、デバイスパラメータ、電圧、温度等
の変化の存在により、プリデコーダの出力のうちのどの
信号が最も遅れるのか、予め予測することなく、ワード
線選択信号とワード線活性化信号とのタイミングのずれ
による誤動作を的確に防止できると共に、タイミング合
わせのための余分な遅延時間も必要ないので、ワード線
を高速に活性化できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すDRAMにおけるワー
ド線選択駆動回路の構成図、第２図は従来のDRAMにおけ
るワード線選択駆動回路の構成図、第３図は第２図のタ
イミングチャート、第４図は第１図の検出回路、第５図
は第１図のタイミングチャート、第６図は本発明の第２
の実施例を示すDRAMにおけるワード線選択駆動回路の構
成図である。 40……ワード線選択回路、41−１〜41−ｎ……アドレス
バッファ群、42−１〜42−ｎ……プリデコーダ、43……
ワード線、50……ワード線活性化回路、51,51−１〜51
−ｌ……検出回路、52,52−１〜52−ｌ……信号発生回
路、60,60−１〜60〜ｌ……ワード線ドライバ、65,65−
１〜65−ｌ……ワード線、90−１〜90−ｌ……メモリセ
ルアレイ、Ａ……ロウアドレス、AO1〜AOn……出力アド
レス群、AD……ワード線選択信号、PD1〜PDn……プリデ
コードアドレス群、S52……ワード線活性化信号、WO…
…検出信号。

Claims

(57)【特許請求の範囲】

【請求項１】所定の情報が記憶されたメモリセルと、前記メモリセルに電気的に接続されたワード線と、外部アドレス信号に応答して内部アドレス信号を出力す
るアドレスバッファと、前記内部アドレス信号に応答してプリデコードアドレス
信号を出力する複数のプリデコーダと、前記プリデコードアドレス信号に応答してワード線選択
信号を出力するデコーダと、前記ワード線選択信号に応答してワード線活性化信号を
前記ワード線に転送するワード線活性化信号転送回路
と、複数の前記プリデコーダが出力するプリデコードアドレ
ス信号の全てを受信して検出信号を出力する検出回路
と、前記検出信号に応答して前記ワード線活性化信号を出力
するワード線活性化信号出力回路とを備えたことを特徴
とする半導体記憶装置。
【請求項２】所定の情報が記憶されたメモリセルおよび
該メモリセルに電気的に接続されたワード線を各々含む
第１および第２のメモリセルアレイと、外部アドレス信号に応答して内部アドレス信号を出力す
るアドレスバッファと、前記内部アドレス信号に応答して第１のプリデコードア
ドレス信号を出力する第１のプリデコーダと、前記内部アドレス信号に応答して第２のプリデコードア
ドレス信号を出力する第２のプリデコーダと、前記第１のプリデコードアドレス信号に応答して前記第
１および第２のメモリセルアレイのいずれかを選択する
回路と、前記第２のプリデコードアドレス信号に応答してワード
線選択信号を出力するデコーダと、前記ワード線選択信号に応答してワード線活性化信号を
前記ワード線に転送するワード線活性化信号転送回路
と、前記第１のプリデコードアドレス信号および前記第２の
プリデコードアドレス信号を受信して検出信号を出力す
る検出回路と、前記検出信号に応答して前記ワード線活性化信号を出力
するワード線活性化信号出力回路とを備えたことを特徴
とする半導体記憶装置。