KR20190070158A - 어드레스 디코더 및 이를 포함하는 반도체 메모리 장치 - Google Patents

어드레스 디코더 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 어드레스 디코더 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 컬럼 어드레스를 디코딩하기 위한 디코딩 회로에 관한 기술이다. 이러한 본 발명은 컬럼 어드레스를 디코딩하여 복수의 프리 디코딩신호를 하나 이상의 어드레스 그룹으로 나누어 출력하고, 복수의 프리 디코딩신호 중 제 1프리 디코딩신호 그룹의 반전신호인 제 2프리 디코딩신호 그룹을 출력하는 프리 디코더 및 복수의 프리 디코딩신호를 디코딩하여 컬럼 선택신호를 출력하고, 제 1프리 디코딩신호 그룹과 제 2프리 디코딩신호 그룹에 의해 모스 트랜지스터의 동작이 제어되는 컬럼 디코더를 포함한다.

Description

어드레스 디코더 및 이를 포함하는 반도체 메모리 장치{Address decoder and semiconductor memory device including the same}
본 발명은 어드레스 디코더 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 컬럼 어드레스를 디코딩하기 위한 디코딩 회로에 관한 기술이다.
일반적으로, 반도체 메모리 장치는 외부에서 입력되는 어드레스에 의해 워드라인 및 비트라인을 선택하고, 선택된 워드라인 및 비트라인 간에 접속된 메모리 셀에 액세스하여 리드 또는 라이트 동작을 수행하게 된다.
또한, 반도체 메모리 장치는 메모리 어레이, 로오 디코더, 컬럼 디코더, 감지 증폭기 및 다수개의 입출력선 쌍들을 구비한다. 메모리 어레이는 다수의 메모리 셀 들을 구비하고, 메모리 셀 들에 다수의 워드라인들과 다수의 비트라인 쌍들이 연결된다.
여기서, 로오 디코더는 외부로부터 입력되는 로오 어드레스를 디코딩하여 다수의 워드라인들 중 일부를 선택한다. 컬럼 디코더는 외부로부터 입력되는 컬럼 어드레스를 디코딩하여 다수의 컬럼 선택 선들 중 일부를 선택한다.
특히, 저 전원 전압을 이용하는 반도체 메모리 장치의 로오 디코더와 컬럼 디코더에 구비되는 모스 트랜지스터들의 게이트 폭은 매우 작다. 이 때문에, 로오 디코더와 컬럼 디코더의 대기 상태에서 모스 트랜지스터의 소스와 드레인 간에 약간의 전압 차만 발생해도 누설 전류가 발생하게 된다.
여기서, 모스 트랜지스터에서 발생하는 누설 전류는 그 양이 매우 적기 때문에 로오 디코더와 컬럼 디코더의 수가 적을 때는 반도체 메모리 장치의 전력 소모에 큰 영향을 미치지 않는다. 그러나, 반도체 메모리 장치의 메모리 집적도가 점차 증가함에 따라 로오 디코더와 컬럼 디코더의 수도 비례하여 증가하고 있다. 특히, 로오 디코더와 컬럼 디코더의 수가 증가하게 되면 누설 전류의 양도 증가하게 되므로 반도체 메모리 장치의 전체적인 전력 소모가 증가하게 된다.
최근에는 반도체 메모리 장치를 이용하는 시스템들이 점차 소형화 및 저전력화되고 있는 추세이다. 따라서, 전력 소모가 많은 반도체 메모리 장치는 소형 시스템이나 휴대용 시스템에는 사용할 수가 없으므로 그 상업성은 매우 저하된다. 특히, 휴대 단말기 등과 같이 소비전력이 제품 경쟁력의 중요한 요소로 작용하는 제품에 있어서는 누설전류는 제품의 경쟁력과 직결된다.
본 발명은 디코딩 회로에서 모스 트랜지스터의 게이트 입력을 분리하여 게이트 누설 전류를 감소시킬 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 어드레스 디코더는, 컬럼 어드레스를 디코딩하여 복수의 프리 디코딩신호를 하나 이상의 어드레스 그룹으로 나누어 출력하고, 복수의 프리 디코딩신호 중 제 1프리 디코딩신호 그룹의 반전신호인 제 2프리 디코딩신호 그룹을 출력하는 프리 디코더; 및 복수의 프리 디코딩신호를 디코딩하여 컬럼 선택신호를 출력하고, 제 1프리 디코딩신호 그룹과 제 2프리 디코딩신호 그룹에 의해 모스 트랜지스터의 동작이 제어되는 컬럼 디코더를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 컬럼 어드레스를 디코딩하여 컬럼 선택신호를 출력하고, 컬럼 어드레스를 디코딩 한 복수의 프리 디코딩신호 중, 제 1프리 디코딩신호 그룹과 제 1프리 디코딩신호의 반전신호인 제 2프리 디코딩신호 그룹에 의해 각 모스 트랜지스터의 동작이 서로 다른 전압 레벨로 제어되는 어드레스 디코더; 및 컬럼 선택신호에 의해 선택된 셀 데이터를 액세스하는 셀 어레이를 포함하는 것을 특징으로 한다.
본 발명은 디코딩 회로에서 모스 트랜지스터의 게이트 입력을 분리하여 게이트 누설 전류를 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도.
도 2는 도 1의 프리 디코더에 관한 상세 구성도.
도 3은 도 2의 컬럼 디코더에 관한 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 어드레스 디코더 DEC와, 셀 어레이(300)를 포함한다. 여기서, 어드레스 디코더 DEC는 프리 디코더(100), 컬럼 디코더(200)를 포함한다.
어드레스 디코더 DEC는 특정 메모리 셀에 액세스하기 위하여, 외부에서 입력되는 컬럼 어드레스 AYT<3:9>를 디코딩하여 컬럼 선택신호 CYI를 생성한다.
프리 디코더(100)는 컬럼 어드레스 AYT<3:9>를 디코딩하여 프리 디코딩신호 LAY345<0:7>, LAYB345<0:7>, LAY67<0:3>, LAY89<0:3>를 출력한다. 프리 디코더(100)는 입력되는 컬럼 어드레스 AYT<3:9>를 하나 이상의 어드레스 그룹으로 나누어 각각 디코딩한다. 즉, 프리 디코더(100)는 컬럼 어드레스 AYT<3:9>를 복수의 어드레스 그룹 AYT<3:5>, AYT<6:7>, AYT<8:9>로 구분하여 디코딩한다.
그리고, 프리 디코더(100)는 다수의 어드레스 그룹에 각각 대응하는 프리 디코딩신호 LAY345<0:7>, LAYB345<0:7>, LAY67<0:3>, LAY89<0:3>를 출력한다. 여기서, 프리 디코딩신호 LAY345<0:7>, LAYB345<0:7>는 컬럼 디코더(200)의 각 모스 트랜지스터들을 구동하기 위한 신호이다. 그리고, 프리 디코딩신호 LAY67<0:3>, LAY89<0:3>는 컬럼 디코더(200)의 동작을 선택적으로 활성화시키기 위한 인에이블 신호이다.
또한, 컬럼 디코더(200)는 프리 디코딩신호 LAY345<0:7>, LAYB345<0:7>, LAY67<0:3>, LAY89<0:3>를 디코딩하여 컬럼 선택신호 CYI<0:7>를 출력한다. 컬럼 디코더(200)는 프리 디코딩신호 LAY345<0:7>, LAYB345<0:7>, LAY67<0:3>, LAY89<0:3>를 하나 이상의 그룹으로 나누어 각각 디코딩하고 다수의 컬럼 선택신호 CYI<0:7>로 출력한다.
라이트 동작시 컬럼 선택신호 CYI<0:7>가 활성화되면 입출력라인에 실린 데이터가 비트라인으로 전달된다. 센스앰프(미도시)는 비트라인에 데이터가 전달되면 비트라인에 실린 데이터를 증폭하여 셀 어레이(300)에 전달한다. 셀 어레이(300)는 컬럼 디코더(200)에서 출력된 컬럼 선택신호 CYI<0:7>에 의해 선택된 셀데이터를 액세스한다.
본 발명의 실시예에서 컬럼 어드레스 AYT<3:9>는 7비트, 프리 디코딩신호 LAY345<0:7>는 8비트, 프리 디코딩신호 LAY67<0:3>, LAY89<0:3>는 각각 4비트, 컬럼 선택신호 CYI<0:7>가 8비트로 이루어진 것을 설명하였지만, 이는 설명의 편의를 위한 것으로, 본 발명의 실시예에서 각 어드레스 및 신호의 비트 수는 충분히 변경이 가능하다.
도 2는 도 1의 프리 디코더(100)에 관한 상세 구성도이다.
프리 디코더(100)는 다수의 컬럼 어드레스 AYT<3:9>를 복수의 그룹으로 나누어 각각 디코딩하기 위하여 각 그룹에 대응되는 복수의 디코더(110, 120, 130)를 포함한다. 여기서, 복수의 디코더(110, 120, 130)는 전원전압 VDD2을 소스 전압으로 사용하여 각각 구동된다.
여기서, 제 1디코더(110)는 컬럼 어드레스 그룹 AYT<3:5>을 디코딩하여 프리 디코딩신호 그룹 LAY345<0:7>과 프리 디코딩신호 그룹 LAYB345<0:7>을 출력한다. 여기서, 제 1디코더(110)는 프리 디코딩신호 그룹 LAY345<0:7>를 반전하여 프리 디코딩신호 그룹 LAYB345<0:7>을 생성한다.
본 발명의 실시예에서는 컬럼 디코더(200)에서 모스 트랜지스터의 각 게이트 단자에 입력되는 신호를 분리하기 위하여 프리 디코딩신호 그룹 LAY345<0:7>의 반전신호인 프리 디코딩신호 그룹 LAYB345<0:7>을 생성한다.
그리고, 제 2디코더(120)는 컬럼 어드레스 그룹 AYT<6:7>을 디코딩하여 프리 디코딩신호 그룹 LAY67<0:3>을 출력한다. 또한, 제 3디코더(130)는 컬럼 어드레스 그룹 AYT<8:9>을 디코딩하여 프리 디코딩신호 그룹 LAY89<0:3>을 출력한다.
도 3은 도 2의 컬럼 디코더(200)에 관한 상세 회로도이다.
컬럼 디코더(200)는 복수의 컬럼 선택신호 생성부(210, 220)와 인에이블 제어부(230)를 포함한다.
여기서, 복수의 컬럼 선택신호 생성부(210, 220) 각각은 프리 디코딩신호 그룹 LAY345<0:7>, LAYB345<0:7>을 디코딩하여 컬럼 선택신호 CYI<0:7>를 출력한다. 그리고, 인에이블 제어부(230)는 프리 디코딩신호 그룹 LAY67<0:3>, LAY89<0:3>에 대응하여 각 컬럼 선택신호 생성부(210, 220)의 인에이블 상태를 선택적으로 제어한다.
복수의 컬럼 선택신호 생성부(210, 220)는 입력되는 신호와 출력되는 신호만 다르고 상세 구성은 모두 동일하게 구성될 수 있으므로, 본 발명의 실시예에서는 설명의 편의를 위해 이들 중 대표적으로 첫 번째 컬럼 선택신호 생성부(210)와 마지막 컬럼 선택신호 생성부(220)의 구성을 일 예로 도시하기로 한다.
컬럼 선택신호 생성부(210)는 첫 번째 프리 디코딩신호 LAY345<0>, LAYB345<0>을 구동하여 첫 번째 컬럼 선택신호 CYI<0>를 출력한다. 그리고, 컬럼 선택신호 생성부(220)는 마지막 프리 디코딩신호 LAY345<7>, LAYB345<7>을 구동하여 마지막 컬럼 선택신호 CYI<7>를 출력한다.
컬럼 선택신호 생성부(210)는 구동부(211)와 출력 구동부(212)를 포함한다.
구동부(211)는 프리 디코딩신호 LAY345<0>를 내부전압 VPERI 레벨로 구동하여 출력한다. 여기서, 내부전압 VPERI은 '주변회로 전압(페리전압)'을 나타내는 것으로 반도체 장치의 내부에서 생성되는 전압일 수 있다. 내부전압 VPERI는 전원전압 VDD2 보다 일정 레벨 높은 전압으로 설정될 수 있다.
본 발명의 실시예에서는 구동부(211)의 내부전압 VPERI이 '페리전압' 레벨로 설정되는 것을 일 예로 설명하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니며 내부전압이 코어전압(VCORE), 내부 전원전압(VDDI) 등으로 설정될 수도 있다.
구동부(211)는 내부전압 VPERI 인가단과 인에이블 제어부(230)의 출력단 사이에 직렬 연결된 PMOS 트랜지스터 P1(풀업 구동소자)와 NMOS 트랜지스터 N1(풀다운 구동소자)를 포함한다. 여기서, PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1는 공통 게이트 단자를 통해 프리 디코딩신호 LAY345<0>가 인가된다. 그리고, PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1는 공통 드레인 단자가 출력 구동부(212)에 연결된다.
또한, PMOS 트랜지스터 P1는 벌크 단자를 통해 비트라인 이퀄라이징 전압 VBLEQ이 인가되고, NMOS 트랜지스터 N1는 접지전압 VSS이 인가된다. 비트라인 이퀄라이징 전압 VBLEQ은 비트라인을 균등화시키기 위한 전압 레벨을 의미하며 전원전압 VDD 보다 높은 레벨로 설정될 수 있다.
그리고, 출력 구동부(212)는 전원전압 VDD2 인가단과 접지전압 VSS 인가단 사이에 직렬 연결된 PMOS 트랜지스터 P2(풀업 구동소자)와 NMOS 트랜지스터 N2(풀다운 구동소자)를 포함한다. 여기서, PMOS 트랜지스터 P2는 게이트 단자를 통해 구동부(211)의 출력이 인가된다. 그리고, NMOS 트랜지스터 N2는 게이트 단자를 통해 프리 디코딩신호 LAYB345<0>가 인가된다.
그리고, PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2는 공통 드레인 단자를 통해 컬럼 선택신호 CYI<0>가 출력된다. 또한, PMOS 트랜지스터 P2는 벌크 단자를 통해 비트라인 이퀄라이징 전압 VBLEQ이 인가되고, NMOS 트랜지스터 N2는 접지전압 VSS이 인가된다.
한편, 컬럼 선택신호 생성부(220)는 구동부(221)와 출력 구동부(222)를 포함한다.
구동부(221)는 프리 디코딩신호 LAY345<7>를 내부전압 VPERI 레벨로 구동하여 출력한다. 구동부(221)는 내부전압 VPERI 인가단과 인에이블 제어부(230)의 출력단 사이에 직렬 연결된 PMOS 트랜지스터 P3(풀업 구동소자)와 NMOS 트랜지스터 N3(풀다운 구동소자)를 포함한다.
여기서, PMOS 트랜지스터 P3와 NMOS 트랜지스터 N3는 공통 게이트 단자를 통해 프리 디코딩신호 LAY345<7>가 인가된다. 그리고, PMOS 트랜지스터 P3와 NMOS 트랜지스터 N3는 공통 드레인 단자가 출력 구동부(222)에 연결된다. 또한, PMOS 트랜지스터 P3는 벌크 단자를 통해 비트라인 이퀄라이징 전압 VBLEQ이 인가되고, NMOS 트랜지스터 N3는 접지전압 VSS이 인가된다.
그리고, 출력 구동부(222)는 전원전압 VDD2 인가단과 접지전압 VSS 인가단 사이에 직렬 연결된 PMOS 트랜지스터 P4(풀업 구동소자)와 NMOS 트랜지스터 N4(풀다운 구동소자)를 포함한다. 여기서, PMOS 트랜지스터 P4는 게이트 단자를 통해 구동부(221)의 출력이 인가된다. 그리고, NMOS 트랜지스터 N4는 게이트 단자를 통해 프리 디코딩신호 LAYB345<7>가 인가된다.
그리고, PMOS 트랜지스터 P4와 NMOS 트랜지스터 N4는 공통 드레인 단자를 통해 컬럼 선택신호 CYI<7>가 출력된다. 또한, PMOS 트랜지스터 P4는 벌크 단자를 통해 비트라인 이퀄라이징 전압 VBLEQ이 인가되고, NMOS 트랜지스터 N4는 접지전압 VSS이 인가된다.
또한, 인에이블 제어부(230)는 프리 디코딩신호 그룹 LAY67<0:3>, LAY89<0:3>을 논리조합하여 각 구동부(211, 221)에 출력한다. 이러한 인에이블 제어부(230)는 프리 디코딩신호 LAY67<J>와 프리 디코딩신호 LAY89<K>를 낸드연산하는 낸드게이트 ND1를 포함한다. 여기서, 프리 디코딩신호 LAY67<J>와 프리 디코딩신호 LAY89<K>는 입력되는 신호의 조합이 달라질 수 있으므로 이를 각각 'J'와 'K'로 표기하기로 한다.
인에이블 제어부(230)는 프리 디코딩신호 LAY67<J>와 프리 디코딩신호 LAY89<K>가 모두 하이 레벨로 활성화되는 경우 각 구동부(211,221)의 NMOS 트랜지스터 N1, N3 소스에 로우 전압 레벨을 인가한다.
이러한 구성을 갖는 컬럼 디코더(200)의 동작을 설명하면 다음과 같다.
컬럼 디코더(200)의 컬럼 선택신호 생성부(210)와 컬럼 선택신호 생성부(220)는 그 구성 및 동작이 동일하므로, 본 발명의 실시예에서는 컬럼 선택신호 생성부(210)의 동작을 일 예로 설명하기로 한다.
만약, 셀 어레이(300)의 리드 또는 라이트 동작이 실행되는 경우 프리 디코딩신호 LAY345<0>가 하이 레벨이 된다. 프리 디코딩신호 LAY345<0>가 하이 레벨로 인가되는 경우 PMOS 트랜지스터 P1가 턴 오프 되고 NMOS 트랜지스터 N1가 턴 온 된다. NMOS 트랜지스터 N1가 턴 온 되면 구동부(211)의 출력이 로우 레벨이 된다.
이때, 프리 디코딩신호 LAYB345<0>가 로우 레벨이 되어 NMOS 트랜지스터 N2는 턴 오프 된다. 그리고, 구동부(211)의 출력이 로우 레벨인 경우 PMOS 트랜지스터 P2가 턴 온 되어 컬럼 선택신호 CYI<0>가 하이 레벨로 출력된다.
한편, 반도체 메모리 장치의 셀 어레이(300)가 리드 또는 라이트 동작을 수행하지 않는 경우 프리 디코딩신호 LAY345<0>가 로우 레벨이 된다.
프리 디코딩신호 LAY345<0>가 로우 레벨로 인가되는 경우 PMOS 트랜지스터 P1가 턴 온 되고 NMOS 트랜지스터 N1가 턴 오프된다. PMOS 트랜지스터 P1가 턴 온되면 구동부(211)의 출력이 하이 레벨이 된다.
구동부(211)의 출력이 하이 레벨인 경우 PMOS 트랜지스터 P2는 턴 오프 된다. 그리고, 프리 디코딩신호 LAYB345<0>는 프리 디코딩신호 LAY345<0>의 반전 신호이므로, 프리 디코딩신호 LAYB345<0>가 하이 레벨이 되면 NMOS 트랜지스터 N2가 턴 온 된다. 그러면, 컬럼 선택신호 CYI<0>가 로우 레벨로 출력된다.
컬럼 선택신호 CYI<0>가 로우 레벨로 출력되는 경우 NMOS 트랜지스터 N2를 통해 접지단자로 누설 전류가 발생할 수 있다. 더욱이, 이러한 출력 구동부(212)가 메모리 장치의 용량에 따라 수천 개 이상 존재할 수 있으므로, 모스 트랜지스터의 오프 상태에서의 누설 전류는 메모리 장치의 전체 동작 전류의 상당한 비중을 차지한다.
특히, PMOS 트랜지스터 P2의 오프 누설 전류를 감소시키기 위해 네가티브 게이트 바이어스(NGB; Negative Gate Bias)를 사용한다. 네가티브 게이트 바이어스를 사용하는 경우 PMOS 트랜지스터 P2의 게이트 단자에 입력되는 전압 레벨이 소스 전압 레벨보다 높아서 오프 누설 전류를 줄일 수 있다.
하지만, PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2의 게이트 단자가 공통으로 연결된 상태인 경우 NMOS 트랜지스터 N2의 게이트 단자에 입력되는 전압 레벨이 증가하게 된다. 이러한 경우 NMOS 트랜지스터 N2의 게이트 누설 전류가 증가하게 된다. 트랜지스터의 오프 상태에서 누설 전류를 단속하지 못하게 되면 전체적인 전류 소모가 증가하여 동작 특성이 열화된다.
이에 따라, 본 발명의 실시예는 PMOS 트랜지스터 P2의 게이트 단자에 입력되는 신호와 NMOS 트랜지스터 N2의 게이트 단자에 입력되는 신호를 분리한다. 즉, 본 발명의 실시예에서는 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2의 게이트 단자가 공통으로 연결되는 것이 아니며, NMOS 트랜지스터 N2는 게이트 단자를 통해 통해 프리 디코딩신호 LAY345<0>의 반전신호인 프리 디코딩신호 LAYB345<0>가 인가된다.
이러한 경우 PMOS 트랜지스터 P2의 게이트 단자에는 내부전압(VPERI)-VT이 인가되어, 전원전압 VDD2 보다 높은 전압 레벨이 인가되어 NGB를 유지하게 된다. 그리고, NMOS 트랜지스터 N2의 게이트 단자에는 내부전압 VPERI 보다 낮은 전원전압 VDD2 레벨이 인가된다. 이에 따라, NMOS 트랜지스터 N2를 통해 발생할 수 있는 누설전류를 줄여 컬럼 선택신호 CYI<0>가 안정적으로 출력될 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 컬럼 어드레스를 디코딩하여 복수의 프리 디코딩신호를 하나 이상의 어드레스 그룹으로 나누어 출력하고, 상기 복수의 프리 디코딩신호 중 제 1프리 디코딩신호 그룹의 반전신호인 제 2프리 디코딩신호 그룹을 출력하는 프리 디코더; 및
    상기 복수의 프리 디코딩신호를 디코딩하여 컬럼 선택신호를 출력하고, 상기 제 1프리 디코딩신호 그룹과 상기 제 2프리 디코딩신호 그룹에 의해 모스 트랜지스터의 동작이 제어되는 컬럼 디코더를 포함하는 것을 특징으로 하는 어드레스 디코더.
  2. 제 1항에 있어서, 상기 프리 디코더는
    상기 복수의 프리 디코딩신호 중 제 3프리 디코딩신호 그룹과 제 4프리 디코딩신호 그룹에 의해 상기 컬럼 디코더의 동작을 선택적으로 활성화시키는 것을 특징으로 하는 어드레스 디코더.
  3. 제 1항에 있어서, 상기 프리 디코더는
    제 1컬럼 어드레스 그룹을 디코딩하여 상기 제 1프리 디코딩신호 그룹을 출력하고, 상기 제 1프리 디코딩신호 그룹을 반전하여 상기 제 2프리 디코딩신호 그룹을 출력하는 제 1디코더를 포함하는 것을 특징으로 하는 어드레스 디코더.
  4. 제 3항에 있어서, 상기 프리 디코더는
    제 2컬럼 어드레스 그룹을 디코딩하여 제 3프리 디코딩신호 그룹을 출력하는 제 2디코더;
    제 3컬럼 어드레스 그룹을 디코딩하여 제 4프리 디코딩신호 그룹을 출력하는 제 3디코더는 더 포함하는 것을 특징으로 하는 어드레스 디코더.
  5. 제 1항에 있어서, 상기 프리 디코더는
    전원전압을 소스전압으로 사용하여 구동되는 것을 특징으로 하는 어드레스 디코더.
  6. 제 1항에 있어서, 상기 컬럼 디코더는
    상기 제 1프리 디코딩신호 그룹과 상기 제 2프리 디코딩신호 그룹에 대응하여 복수의 컬럼 선택신호를 출력하는 복수의 컬럼 선택신호 생성부; 및
    제 3프리 디코딩신호 그룹과 제 4프리 디코딩신호 그룹에 대응하여 상기 복수의 컬럼 선택신호 생성부의 활성화 상태를 선택적으로 제어하는 인에이블 제어부를 포함하는 것을 특징으로 하는 어드레스 디코더.
  7. 제 6항에 있어서, 상기 복수의 컬럼 선택신호 생성부 각각은
    상기 제 1프리 디코딩신호 그룹을 내부전압의 레벨로 구동하는 구동부; 및
    상기 제 2프리 디코딩신호 그룹에 대응하여 상기 컬럼 선택신호를 제어하고, 각 모스 트랜지스터의 게이트 단자를 상기 내부전압 또는 전원전압의 레벨로 구동하는 출력 구동부를 포함하는 것을 특징으로 하는 어드레스 디코더.
  8. 제 7항에 있어서,
    상기 내부전압은 상기 전원전압 보다 높은 전압 레벨인 것을 특징으로 하는 어드레스 디코더.
  9. 제 7항에 있어서, 상기 구동부는
    상기 내부전압의 인가단과 상기 인에이블 제어부의 출력단 사이에 직렬 연결된 제 1풀업 구동소자와 제 1풀다운 구동소자를 포함하고,
    상기 제 1풀업 구동소자와 상기 제 1풀다운 구동소자는 공통 게이트 단자를 통해 상기 제 1프리 디코딩신호 그룹이 인가되고, 공통 드레인 단자가 상기 출력 구동부에 연결되는 것을 특징으로 하는 어드레스 디코더.
  10. 제 9항에 있어서,
    상기 제 1풀업 구동소자는 벌크 단자를 통해 전원전압 보다 높은 비트라인 이퀄라이징 전압이 인가되는 것을 특징으로 하는 어드레스 디코더.
  11. 제 9항에 있어서,
    상기 제 1풀다운 구동소자는 벌크 단자를 통해 접지전압이 인가되는 것을 특징으로 하는 어드레스 디코더.
  12. 제 7항에 있어서, 상기 출력 구동부는
    상기 전원전압의 인가단과 상기 컬럼 선택신호의 출력단 사이에 연결되어 게이트 단자를 통해 상기 구동부의 출력이 인가되는 제 2풀업 구동소자; 및
    상기 컬럼 선택신호의 출력단과 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 2프리 디코딩신호 그룹이 인가되는 제 2풀다운 구동소자를 포함하는 것을 특징으로 하는 어드레스 디코더.
  13. 제 12항에 있어서,
    상기 제 2풀업 구동소자는 벌크 단자를 통해 전원전압 보다 높은 비트라인 이퀄라이징 전압이 인가되는 것을 특징으로 하는 어드레스 디코더.
  14. 제 12항에 있어서,
    상기 제 2풀다운 구동소자는 벌크 단자를 통해 접지전압이 인가되는 것을 특징으로 하는 어드레스 디코더.
  15. 제 12항에 있어서, 상기 출력 구동부는
    상기 제 1프리 디코딩신호 그룹에 대응하여 상기 제 2풀업 구동소자의 게이트 단자에 인가되는 전압이 상기 내부전압의 레벨로 제어되고,
    상기 전원전압을 소스전압으로 하는 제 2프리 디코딩신호 그룹이 상기 제 2풀다운 구동소자의 게이트 단자에 인가되는 것을 특징으로 하는 어드레스 디코더.
  16. 제 6항에 있어서, 상기 인에이블 제어부는
    상기 제 3프리 디코딩신호 그룹과 상기 제 4프리 디코딩신호 그룹이 모두 활성화된 경우 로우 전압 레벨의 신호를 출력하는 것을 특징으로 하는 어드레스 디코더.
  17. 컬럼 어드레스를 디코딩하여 컬럼 선택신호를 출력하고, 상기 컬럼 어드레스를 디코딩 한 복수의 프리 디코딩신호 중, 제 1프리 디코딩신호 그룹과 상기 제 1프리 디코딩신호의 반전신호인 상기 제 2프리 디코딩신호 그룹에 의해 각 모스 트랜지스터의 동작이 서로 다른 전압 레벨로 제어되는 어드레스 디코더; 및
    상기 컬럼 선택신호에 의해 선택된 셀 데이터를 액세스하는 셀 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서, 상기 어드레스 디코더는
    상기 컬럼 어드레스를 디코딩하여 상기 복수의 프리 디코딩신호를 하나 이상의 어드레스 그룹으로 나누어 출력하고, 상기 제 1프리 디코딩신호와 상기 제 2프리 디코딩신호 그룹을 출력하는 프리 디코더; 및
    상기 복수의 프리 디코딩신호를 디코딩하여 상기 컬럼 선택신호를 출력하고, 상기 제 1프리 디코딩신호 그룹과 상기 제 2프리 디코딩신호 그룹에 의해 상기 각 모스 트랜지스터의 동작이 제어되는 컬럼 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18항에 있어서, 상기 컬럼 디코더는
    상기 제 1프리 디코딩신호 그룹과 상기 제 2프리 디코딩신호 그룹에 대응하여 복수의 컬럼 선택신호를 출력하는 복수의 컬럼 선택신호 생성부; 및
    제 3프리 디코딩신호 그룹과 제 4프리 디코딩신호 그룹에 대응하여 상기 복수의 컬럼 선택신호 생성부의 활성화 상태를 선택적으로 제어하는 인에이블 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19항에 있어서, 상기 복수의 컬럼 선택신호 생성부 각각은
    상기 제 1프리 디코딩신호 그룹을 내부전압의 레벨로 구동하는 구동부; 및
    상기 제 2프리 디코딩신호 그룹에 대응하여 상기 컬럼 선택신호를 제어하고, 각 모스 트랜지스터의 게이트 단자를 상기 내부전압 또는 상기 내부전압보다 낮은 전원전압의 레벨로 구동하는 출력 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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