JP4510808B2 - 振幅レベル制御回路 - Google Patents
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Description
前記第1の電流と第2の電流との比がステップダウン比(逓減比)であることが好ましい。
振幅レベル制御回路が更に、基準電流を発生する手段を備えることが適切である。
共振器1はこの実施形態においてはピアス型2ピン共振器であるが、この共振器1は、2つのキャパシタCAとCB間にはめ込まれた水晶3により形成される。各キャパシタは、水晶共振器から遠い端子で電圧ノードVSSに接続される。
PMOSトランジスタM3のソースは、電源VDDに結合され、そしてPMOSトランジスタM3のドレーンは、NMOSトランジスタM1のドレーンに結合されている。
2つの直列のスタック形NMOSトランジスタM5、M6、M7、M8が、ピアス共振器1の入力及び出力に結合され、これら2つの直列のスタック形NMOSトランジスタM5、M6、M7、M8は、NMOSトランジスタM7及びM6のゲートが共振器1の出力Bに結合され且つNMOSトランジスタM8及びM5のゲートが共振器1の入力Aに結合されるように交差結合されたゲートを有する。更に、NMOSトランジスタM7及びM5のドレーンが、PMOSトランジスタM4のゲートに結合されている。NMOSトランジスタM7のソースは、NMOSトランジスタM8のドレーンに結合され、NMOSトランジスタM8のソースは、イネーブル・スイッチNMOSトランジスタM11を介して電圧源VSSに結合されている。NMOSトランジスタM5のソースは、NMOSトランジスタM6のドレーンに結合され、そしてNMOSトランジスタM6のソースは、イネーブル・スイッチNMOSトランジスタM10を介して電圧源VSSに結合されている。
I(BIASini)=
(I(RBIAS)×第1電流ミラー比)/(1−第1電流ミラー比×第2電流ミラー)
この方程式は、デバイスM1,M2,M3,M4,M5,M6,M7,M8の全てが飽和領域で動作され、一方イネーブル・デバイスM9−M11が線形領域で動作される結果として導出可能である。その上、同一のチャネル長さが、デバイスM1,M2,M5,M6,M7及びM8と3つのイネーブル・デバイスM9−M11とに対して選定される。発振が無い状態では、NMOSデバイス・スタックの電流の流れは、次式のとおりである。
(1) IM5=IM7=IM2×R2 IM7=IM3×R2
ここで、R2は、次の関連のデバイス幅同士の比により設定され、
R2=WM5/WM1=WM7/WM1=WM10/WM9=WM11/WM9
である。
同様に、PMOSデバイスM3及びM4が等しい長さであり、それにより、デバイスM4の電流の流れに対するデバイスM3の電流の流れは、次式のとおりである。
(2) IM3=IM4×R1
ここで、R1=WM3/WM4 である。
(3) IM4=IRBIAS+IM7+IM5
(1)をIM7及びIM5に代入すると次式が与えられる。
(4) IM4=IRBIAS+IM3×2×R2
(2)を+IM4に代入すると次式が与えられる。
(5) IM3/R1=IRBIAS+IM3×2×R2
この式は、次のように解くことができる。
(6)IM3=IBIAS=IRBIAS×R1/(1−2×R1×R2)
従って、一例として、バイアス抵抗RBIASが、37.6μAのDCバイアス電流IBIASを発生するよう選定され、そして第1の電流ミラーが、8のステップアップ比を有するよう構成され、更に第2の電流ミラーが、1/10のステップダウン比を有するよう構成される場合、増幅器のバイアス・スタートアップ電流は、次のとおりであろう。
2つの直列のスタック形NMOSトランジスタM5,M6,M7,M8のゲートがピアス共振器1の入力A及び出力Bに結合されているので、共振器1の発振振幅が増大するにつれ、発振信号の正及び負の半分が、それら2つ直列のスタック形NMOSトランジスタM5,M6,M7,M8と相互作用して、出力電流を低減し、そして、各半波中に、反対の位相信号により制御されるトランジスタ・ゲートは、それらの直列のスタック形NMOSトランジスタがゼロ交差する所に近い遷移領域にあるときを除いて、最終の発振振幅がより高いバイアス電流に対して確立されなかった場合、発振器バイアス電流IBIASが一例として、スタートアップ電流の1/5まで低減されることができるように上記の直列のスタック・トランジスタをオフにするであろう。これは、ゼロ交差する所の近くの遷移領域の持続時間が、電流がスタック形フィードバック・デバイスM5,M6及びM7,M8に流れるとき発振振幅がより高くなるにつれ一層短くなる結果である。
(7) IBIAS_min=IRBIAS×R1
これは、一例として、37.6μA×8=301μAになる。
1)M3,M1,M2及びM9
2a)M4,M5,M6及びM10;並びに等価スタック
2b)M4,M7,M8及びM11。
VGS_M3=VDS_M3=Vth_N+Vdsat_Mi
デバイスM3は、そのドレーン対ソース電圧がその飽和電圧より大きくなければならないこと、即ち、Vds_M3>Vdsat_M3であることを要求する飽和状態で動作される。上記の条件は、
同様に、デバイスM4に関して次のことに注目することができる。
VGS_M4=VDS_M4=Vth_P+Vdsat_M4
直列のスタック形スタックM5及びM6は、飽和状態、従って、Vds_Mf<Vdsat_Mfで動作される単一のデバイスMfとみなすことができる。上記条件は、
一例として、スレッショルド電圧は、Vth=Vth_N≒−Vth_P≒0.6Vであり、そして飽和電圧は、Vdsat_N≒−Vdsat_P≒0.25Vである。従って、最小供給電圧は、次のとおりである。
VDDmin=Vth+2×Vdsat=0.6V+2×0.25V=1.1V
上記の計算において、イネーブル・デバイスM9,M10及びM11に跨る電圧降下は、無視した。これらのデバイスは、線形領域において、Vds<0.05Vの低いドレーン・ソース間電圧(drain to source voltage)で動作され、そして最小供給電圧を取るに足らない小さい量だけ増大する。
Claims (7)
- 発振器(1)のための振幅レベル制御回路(2)であって、
第1の出力端子と第2の出力端子を有し、当該第1の出力端子からは、発振器(1)を駆動するための第1の電流が流出し、当該第2の出力端子からは、基準電流が流出する、第1電流ミラー回路(M3,M4)と、
出力端子であって、当該出力端子から、第2の電流が流出する出力端子を有し、スタック形トランジスタ装置(M5〜M8)のデバイス幅を設定することによって、直流電流条件において、前記第2の電流が前記第1の電流の所定の比であるようにするスタック形トランジスタ装置(M5〜M8)と、
前記発振器(1)に結合される増幅器回路(M1〜M3)と、
を備え、
前記第2の電流が、基準電流に加えられて、フィードバック電流を形成し、
電流ミラー(M3,M4)、スタック型トランジスタ装置(M5〜M8)、及び、増幅器回路(M1〜M3)のデバイス幅を設定することによって、直流電流条件において、前記第1の電流が、前記基準電流、前記フィードバック電流と第1の電流との比、及び前記第1の電流と第2の電流との比により決定され、
前記発振器(1)の発振が増大するにつれ前記第2の電流を低減するように、前記スタック形トランジスタ装置が前記発振器に結合され、前記スタック型トランジスタ装置(M5〜M8)の、前記第1の電流ミラー(M3,M4)への結合により前記第1の電流を低減する、
前記発振器(1)のための振幅レベル制御回路(2)。 - 前記第1の電流が、直流電流条件において、前記基準電流と前記第1の電流と前記フィードバック電流との比との積を、1から前記第1の電流とフィードバック電流との比と前記第2の電流と第1の電流との比との積を差し引いた値で除算した値により決定される請求項1記載の発振器のための振幅レベル制御回路(2)。
- 前記フィードバック電流と第1の電流との比がステップアップ比である請求項1又は2記載の発振器のための振幅レベル制御回路(2)。
- 前記第2の電流と第1の電流との比がステップダウン比である請求項1又は2記載の発
振器のための振幅レベル制御回路(2)。 - 前記基準電流を発生する手段を更に備える請求項1又は2記載の発振器のための振幅レベル制御回路(2)。
- 前記発振器(1)がピアス水晶発振器を含む請求項1又は2記載の発振器のための振幅レベル制御回路(2)。
- 請求項1又は2記載の振幅レベル制御回路(2)と、
発振器(1)と、を備え、
前記振幅レベル制御回路が、前記発振器(1)の発振を制御するよう構成されている、発振回路(10)。
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