KR101059720B1 - 발진기용 진폭 레벨 제어 회로 - Google Patents

발진기용 진폭 레벨 제어 회로 Download PDF

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Abstract

발진기용 진폭 레벨 제어 회로는 발진기를 구동하기 위한 제 1 전류를 생성하기 위하여 배열된 제 1 수단, 및 직류 조건들에서 제 2 전류가 제 1 전류의 미리 결정된 비율이 되게 배열되도록 제 2 전류를 생성하기 위하여 배열된 제 2 수단을 포함하고, 제 2 전류는 기준 전류에 부가되어 피드백 전류를 형성하도록 배열되어, 직류 조건들에서 제 1 전류가 기준 전류, 피드백 전류와 제 1 전류의 비율 및 제 1 전류와 제 2 전류의 비율에 의해 결정되며, 제 2 수단은 발진기의 발진들이 증가함에 따라 제 2 전류를 감소시키도록 추가로 배열되어, 제 1 전류를 감소시킨다.
발진기, 진폭 레벨 제어 회로, 제 1 전류, 제 2 전류, 기준 전류

Description

발진기용 진폭 레벨 제어 회로{Amplitude level control circuit for an oscillator}
본 발명은 발진기의 발진 진폭들을 제어하기 위한 진폭 레벨 제어 회로에 관한 것이다.
진폭 레벨 제어 회로들은 수정 발진 동안 수정 발진기들의 발진 진폭을 제어하기 위하여 흔히 사용된다. 그러나 발진기에 대한 적절한 시작 조건들이 부합되는 것을 보장하기 위하여, 많은 발진기 회로는 처음에 높은 이득을 사용하도록 설계된다.
발진 회로의 발진 진폭은 발진기가 최종 발진에 접근할 때 이득을 낮추도록 바이어스 전류 진폭을 낮춤으로써 바람직하게 제한되고, 그렇지 않으면 발진 진폭은 발진 레벨이 구동 증폭기의 비선형적으로 큰 신호에 의해 제한될 때까지 증가할 것이다. 다른 수단의 부재시 진폭을 제한하는 손실 메커니즘들은 주파수 에러 등을 유도하는 경향이 있다. 게다가, 과도한 발진 진폭들은 과도한 수정 구동 레벨들이 발생하게 하고, 이는 긴 기간 주파수 드리프트(long-term frequency drift)를 유발할 수 있다.
US 6,194,973에 기술된 하나의 해결책은 발진 진폭들이 증가함에 따라 구동 증폭기의 이득이 감소되도록 발진기 전류를 제어하기 위하여 발진 검출기를 사용한다.
이 해결책이 발진 시작시 초기 고이득을 생성되게 하고 이에 따라 발진 진폭들이 증가함에 따라 상기 고이득이 감소되게 하지만, 이 해결책은 초기(즉, 시작) 전류가 쉽게 결정되지 못하게 하고, 결과적으로 초기 전류는 너무 커서 발진들이 중단될 수 있다.
이런 상황을 개선하는 것이 바람직하다.
본 발명의 제 1 측면에 따라, 발진기를 구동하기 위한 제 1 전류를 생성하도록 배열된 교차 결합된 게이트들을 가지는 제 1 수단, 및 직류 조건들에서 제 2 전류가 제 1 전류의 미리 결정된 비율이 되게 배열되도록 제 2 전류를 생성하기 위한 두개의 직렬 적층된 트랜지스터 장치를 포함하는 발진기용 진폭 레벨 제어 회로가 제공되며, 여기서 제 2 전류는 기준 전류에 부가되어 피드백 전류를 형성하도록 배열되어, 직류 조건들에서 제 1 전류가 기준 전류, 피드백 전류와 제 1 전류의 비율 및 제 1 전류와 제 2 전류의 비율에 의해 결정되며, 두개의 직렬 적층된 트랜지스터 장치는 발진 신호가 발진 신호의 제로 크로싱(zero crossing) 부근의 전이 영역에 있을 때를 제외하고, 발진기에 의해 생성된 발진 신호의 양 및 음의 절반들(positive and negative halves)에 의해 스위치오프되도록 배열됨으로써 발진기의 발진들이 증가함에 따라 제 2 전류를 감소시키도록 추가로 배열되어, 제 1 전류를 감소시킨다.
이것은 일단 발진 진폭들이 형성되면 시작 이득 이하로 발진기 이득을 감소시킴으로써 전력 소비를 감소시키면서, 초기 시작 전류가 쉽게 결정되게 하는 장점을 제공한다.
바람직하게, 제 1 전류는 직류 조건에서, (기준 전류 × 제 1 전류와 상기 피드백 전류의 비율) / (1 - 제 1 전류와 피드백 전류의 비율 × 제 2 전류와 제 1 전류의 비율)에 의해 결정된다.
바람직하게 피드백 전류와 제 1 전류의 비율은 승압 비율이다.
바람직하게 제 1 전류와 제 2 전류의 비율은 감압 비율이다.
적당한 진폭 레벨 제어 회로는 기준 전류를 생성하는 수단을 더 포함한다.
본 발명의 실시예는 예로써, 도면들을 참조하여 기술될 것이다.
도 1은 본 발명의 실시예에 따른 진폭 레벨 제어 회로의 개략 회로도.
도 2 및 3은 본 발명의 실시예에 다른 진폭 레벨 제어 회로를 사용하여 발진기의 전력 증가를 발생시키는 파형들을 도시하는 도면.
도 1은 공진기(1), 공진기(1)의 진폭을 제어하는 진폭 레벨 제어 회로(2) 및 바이어스 회로(5)를 가진 발진기 회로(10)를 도시한다.
이 실시예에서 피어스(Pierce) 타입 2개의 핀 공진기인 공진기(1)는 두개의 캐패시터들(CA, CB) 사이에 내장된 수정(3)에 의해 형성된다. 각각의 캐패시터는 수정 공진기로부터 전압 노드(VSS)로 멀리 떨어진 단자들에 접속된다.
공진기(1)의 입력(A) 및 출력(B)에는 잘 제어된 방식으로 발진을 시작하기 위하여 충분한 이득을 가지고 시작시 공진기(1)를 구동하기 위하여 잘 정의된 전류를 생성하도록 배열된 진폭 레벨 제어 회로(2)가 결합된다. 그러나 일단 공진기(1)가 발진하기 시작하면 진폭 레벨 제어 회로는 원하는 값의 발진 진폭을 유지하는 레벨로 진폭 이득을 감소시키도록 배열되어 소실, 결정 피로도 또는 발진기를 구동시키는 것과 관련된 다른 문제들을 방지한다.
진폭 레벨 제어 회로(2)는 하기된 바와 같이 바이어스 회로(5)에 결합된다. 바이어스 회로(5)는 전압 소스(VDD)에 결합된 드레인을 가지며 다이오드 구조(즉, 소스는 게이트에 결합됨)에 배치된 PMOS 트랜지스터(M4)를 포함한다. 게다가, PMOS 트랜지스터(M4)의 소스는 바이어스 저항기(RBIAS)에 결합되고, 여기서 바이어스 저항기(RBIAS)는 인에이블 스위치 NMOS 트랜지스터(M12)를 통하여 전압 소스(VSS)에 결합된다.
PMOS 트랜지스터(M4)의 게이트에는 저역 통과 필터(4)를 통하여 미러 구조의 다른 PMOS 트랜지스터(M3)의 게이트가 결합된다. 저역 통과 필터(4)는 PMOS 트랜지스터들(M4 및 M3)의 게이트들, 및 캐패시터(CLP) 사이에 직렬로 연결된 저항기(RLP)를 포함한다. 캐패시터(CLP)는 PMOS 트랜지스터(M3)의 게이트와 저항기(RLP) 사이에 결합된 한 단자와, 전압 소스(VDD)에 결합된 다른 한 단자를 갖는다.
저역 통과 필터(4)는 하기된 바와 같이 피드백 루프의 저주파 기생 발진을 방지하기 위하여 진폭 레벨 제어 회로 피드백 루프에 도미넌트 폴(dominant pole) 주파수를 도입한다.
PMOS 트랜지스터들(M4 및 M3)은 제 1 전류 미러로서 동작하도록 구성되고, 전류 미러는 예를들어 8의 승압 비율을 가진다.
PMOS 트랜지스터(M3)의 소스는 전력 공급기(VDD)에 결합되고 PMOS 트랜지스터(M3)의 드레인은 NMOS 트랜지스터(M1)의 드레인에 결합된다.
NMOS 트랜지스터(M1)의 드레인은 피어스 공진기(1)의 출력(B)에 또한 접속되고, 피어스 공진기(1)의 입력(A)은 NMOS 트랜지스터들(M1 및 M2)의 게이트에 접속되며, NMOS 트랜지스터(M1)의 소스는 NMOS 트랜지스터(M2)의 드레인에 결합되고, NMOS 트랜지스터(M2)의 소스는 그 게이트가 인에이블 신호에 결합된 스위치 NMOS 트랜지스터(M9)의 드레인에 결합된다. 스위치 NMOS 트랜지스터(M9)의 소스는 VSS에 결합된다.
PMOS 트랜지스터(M3) 및 NMOS 트랜지스터들(M1 및 M2)는 피어스 공진기(1)에 대한 증폭기로서 작동한다. PMOS 트랜지스터(M3) 및 NMOS 트랜지스터들(M1 및 M2)에 의해 형성된 증폭기는 NMOS 트랜지스터들(M1 및 M2)의 게이트와 NMOS 트랜지스터(M1)의 소스 사이에 결합된 피드백 저항기(RFDB)에 의해 활성 또는 전이 지역에 수용된다.
증폭기는 인에이블 스위치 NMOS 트랜지스터(M9)를 통하여 활성화 또는 비활 성화될 수 있다.
피어스 공진기(1)의 입력 및 출력에는 NMOS 트랜지스터들(M7 및 M6)의 게이트들이 공진기(1) 출력(B)에 결합되고 NMOS 트랜지스터들(M8 및 M5)의 게이트들이 공진기(1) 입력(A)에 결합되도록 교차 결합된 게이트들을 가지 2개의 직렬 적층된 NMOS 트랜지스터들(M5, M6, M7, M8)이 결합된다. 게다가, NMOS 트랜지스터들(M7 및 M5)의 드레인은 PMOS 트랜지스터(M4)의 게이트에 결합된다. NMOS 트랜지스터(M7)의 소스는 NMOS 트랜지스터(M8)의 드레인에 결합되고, NMOS 트랜지스터(M8)의 소스는 인에이블 스위치 NMOS 트랜지스터(M11)를 통해 전압 소스(VSS)에 결합된다. NMOS 트랜지스터(M5)의 소스는 NMOS 트랜지스터(M6)의 드레인에 결합되고 NMOS 트랜지스터(M6)의 소스는 인에이블 스위치 NMOS 트랜지스터(M10)를 통하여 전압 소스(VSS)에 결합된다.
2개의 직렬 적층된 NMOS 트랜지스터들(M5, M6, M7, M8)은 NMOS 트랜지스터들(M1 및 M2)과 함께 제 2 전류 미러를 형성하기 위하여 배열된다. 제 2 전류 미러는 예를 들어 1/10인 전류 감압 비율을 가지도록 배열된다.
본 발명의 목적을 위하여 2개의 직렬 적층된 NMOS 트랜지스터들(M5, M6, M7, M8)은 단일 적층으로 대체될 수 있지만, 2개의 직렬 적층 트랜지스터들의 사용은 예를 들어, 캐패시터들(CA 및 CB)간의 차로 인해 발생할 수 있는 공진기(1) 입력(A) 및 출력(B)에서 진폭 차가 있는 경우조차 발진 진폭이 증가함에 따라 피드백 전류의 감소를 보장한다.
발진기 회로(10)는 VDD로부터 다이오드 구성 PMOS 트랜지스터(M4), 저항기(RBIAS) 및 인에이블 스위치 트랜지스터(M12)를 통하여 VSS로 흐르는 저항기(RBIAS)에 의해 생성된 기준 전류(IRBIAS)를 유발시키는 인에이블 스위치 트랜지스터들(M12, M11, M10)을 인에이블함으로써 활성화된다.
게다가, 일단 발진기 회로(10)가 인에이블되면, 피드백 저항기(RFDB)는 NMOS 트랜지스터(M1 및 M2)의 평균 게이트 전압이 평균 드레인 전압으로 설정되는 것을 보장하여, 다이오드 접속 MOS 장치들로서 작동하는 것을 보장한다. 따라서, PMOS 트랜지스터들(M4 및 M3)에 의해 형성된 전류 미러 배열은 발진기 증폭기(즉, PMOS 트랜지스터 M3 및 NMOS 트랜지스터들 M1 및 M2)에서 형성하는 연관된 바이어스 전류를 발생시킨다. 증폭기 전류(IBIAS)는 제 1 전류 미러의 승압 비율에 의존한다. 이것은 증폭기가 의도된 동작 포인트에 유지되는 것을 보장한다. 따라서, 발진기 시작시 발견된 바와같이 발진의 부재시, 장치들(M1 및 M2)은 다이오드 접속 MOS 장치로 작동하고 각각 대응하는 NMOS 장치 스택들(M7 및 M8; M5 및 M5)의 전류 흐름을 제어하고, 여기서 직렬 적층 NMOS 트랜지스터들을 통과하는 전류 흐름은 제 2 전류 미러의 감압 비율에 의해 결정된다.
직렬 적층 트랜지스터들의 출력이 PMOS 트랜지스터(M4)의 게이트에 결합될때, 직렬 적층 트랜지스터 출력 전류는 PMOS 트랜지스터(M3)가 PMOS 트랜지스터(M4)와 함께 전류 미러를 형성함으로써, 전류의 연관된 증가를 초래하여 PMOS 트랜지스터(M3)을 통과하여 흐르게 하도록 기준 전류(IRBIAS)에 부가된다. 이것은 PMOS 트랜지스터(M4) 및 바이어스 저항(RBIAS)에 의해 형성된 바이어스 회로(5)와 PMOS 트랜지스터(M3) 및 NMOS 트랜지스터들(M1 및 M2)에 의해 형성된 발진기 증폭기 사이에 양 피드백 루프를 형성하는 2개의 직렬 적층된 NMOS 트랜지스터들(M5, M6, M7, M8)을 초래한다.
결과적으로, 시작시 PMOS 트랜지스터(M3)에 의해 제공된 발진기 바이어스 전류(IBIAS)는 하기 식에 의해 기준 전류(IRBIAS)와 2개의 전류 미러들의 전류 비율들에 의해 결정된다 :
I(BIASini) = (I(RBIAS)×제 1 전류 미러 비율)/(1-제 1 전류 미러 비율×제 2 전류 미러).
이 식은 인에이블 장치들(M9-M11)이 선형 영역에서 동작되는 동안 장치들(M1, M2, M3, M4, M5, M6, M7, M8)이 모두 포화 영역에서 동작되는 결과로서 유도할 수 있다. 게다가 동일한 채널 길이들은 M1, M2, M5, M6, M7 및 M8 및 3개의 인에이블 장치들(M9-M11)들에 대하여 선택된다. 발진기의 부재시, NMOS 장치 적층부들의 전류 흐름은 다음과 같다 :
(1) IM5 = IM7 = IM2*R2IM7 = IM3*R2.
여기서 R1은 관련된 장치 폭들의 비율에 의해 설정되고 :
R2 = WM5/WM1 = WM7/WM1 = WM10/WM9 = WM11/WM9
WM1 = WM2;WM5 = WM6;WM7 = WM8을 주의하라.
PMOS 장치들(M3 및 M4)는 장치(M4)에서 전류의 흐름에 대해 장치(M3)의 전류 흐름이 하기와 같도록 동일한 길이이다 :
(2) IM3 = IM4*R1
여기서 R1 = WM3/WM4
발진의 부재시, 장치들(M1, M2, M3 및 M9)에 흐르는 DC 바이어스 전류는 다음과 같이 결정될 수 있다.
(3) IM4 = IRBIAS + IM7 + IM5
(1)로 IM7 및 IM5을 대체하면 다음 식이 주어진다 :
(4) IM4 = IRBIAS + IM3*2*R2
(2)로 IM4를 대체하면 다음 식이 주어진다 :
(5) IM3/R1 = IRBIAS + IM3*2*R2
이것은 다음과 같이 풀린다.
(6) IM3 = IBIAS = IRBIAS*R1/(1-2*R1*R2)
그러므로, 예를들어, 만약 바이어스 저항기(RBIAS)가 37.6㎂의 DC 바이어스 전류(IBIAS)를 생성하기 위하여 선택되고 제 1 전류 미러가 8의 승압 비율을 가지도록 배열되며 제 2 전류 미러가 1/10의 감압 비율을 가지도록 배열되면, 증폭기 바이어스 시작 전류는 하기와 같다.
37.6㎂×8(1-8/10) = 1.5mA
공진기(1)의 발진 진폭들이 증가함에 따라, 두개의 직렬 적층된 NMOS 트랜지스터들(M5, M6, M7, M8)의 게이트들이 피어스 공진기(1)의 입력(A) 및 출력(B)에 결합될 때, 발진 신호의 양 및 음의 절반들은 만약 최종 발진 진폭이 보다 높은 바이어스 전류를 위하여 형성되지 않았다면 발진기 바이어스 전류(IBIAS)가 예를들어 시작 전류의 1/5까지 감소될 수 있도록 트랜지스터 게이트들이 제로 크로싱 부근의 전이 영역내에 있을 때를 제외하고, 각각의 반 파(half wave) 동안 반대 위상 신호에 의해 제어되는 트랜지스터 게이트들이 직렬 적층부를 턴오프하기 때문에 출력 전류를 감소시키기 위하여 두개의 직렬 적층된 NMOS 트랜지스터들(M5, M6, M7, M8)과 상호작용한다. 이것은 전류가 적층된 피드백 장치들(M5, M6 및 M7, M8)에 흐를때, 쇼터 타워드 하이어 발진 진폭들(shorter towards higher oscillation amplitudes)이 제로 크로싱 부근의 전이 영역 동안의 결과이다.
만약 피드백이 무시할 수 있게 작다면, 유효 전류 비율(R2)은 영으로 접근하고; 따라서 나머지 바이어스 전류는 다음으로부터 결정된다;
(7) IBIAS _min = IRBIAS*R1
이 양은 예를 들어 37.6㎂×8 = 301㎂에 달한다.
전력 공급 전압(VDD)이 Vth+2*Vdsat보다 클 필요가 있기 때문에, 이것은 진폭 레벨 제어 레벨 회로(2)가 대략 1.0 내지 1.5V의 낮은 전력 공급 전압들에 적합하게 되는 추가의 장점을 가진다.
최소 동작 전압을 결정하기 위하여, 고려해야 할 2개의 다른 전류 브랜치들이 있다 :
1) M3, M1, M2 및 M9:
2a) M4, M5, M6 및 M10; 및 등가 적층부(stack)
2b) M4, M7, M8 및 M11.
직렬 적층 장치들(M1 및 M2)은 단일 장치(Mi)로서 고려될 수 있다. 그 DC 동작 조건들은 다음과 같다.
VGS _ M3 = VDS_ M3 =Vth _N + Vdsat _ Mi
장치(M3)는 드레인 대 소스 전압이 포화 전압 보다 커야하는 것 즉, Vds _ M3 > Vdsat_M3을 요구하는 상황에서 동작된다. 상기 조건들은 하기와 같이 충족된다.
VDD >= Vth _N + Vdsat _ Mi + |Vdsat _ M3|
유사하게 장치(M4)에 대하여 주의할 수 있다 :
VGS _ M4 = VDS_ M4 = Vth _P + Vdsat _ M4 .
직렬 적층된 장치들(M5 및 M6)은 포화시 동작되는 단일 장치(Mf)로서 고려될 수 있다 ; 따라서 Vds _ Mf < Vdsat _ Mf. 상기 조건들은 하기와 같으면 충족된다.
VDD >= Vth _P + |Vdsat _ M4 | + Vdsat _ Mf
예로서, 임계 전압들은 Vth = Vth _N ~= -Vth _P ~=0.6V이고 포화 전압들은 Vdsat _N ~= -Vdsat _P ~=0.25V. 따라서 최소 공급 전압은 다음과 같다 :
VDDmin = Vth + 2*Vdsat = 0.6V + 2*0.25V = 1.1V.
상기 계산에서 인에이블 장치들(M9, M10 및 M11) 양단 전압 강하는 무시된다. 이들 장치들은 Vds < 0.05V의 낮은 드레인 대 소스 전압으로 선형 영역에서 동작되고 중요하지 않은 작은 양만큼 최소 전력 공급 전압을 증가시킨다.
도 2는 통상적인 증폭기 바이어스 전류(IBIAS) 대 시간 그래프를 도시하고, 여기서, 진폭 레벨 제어 회로는 1.36mA의 시작 전류를 제공하도록 구성되었고 발진기 진폭들이 증가함에 따라 감소하도록 배열되었으며, 이 예에서 바이어스 전류 레벨들이 0.35mA로 하락한다.
도 3은 발진기의 노드(B)에서의 파형 및 시간의 함수로서 발진 진폭의 증가를 도시한다. 추가로, 평균값은 시간에 따라 감소되고, 이는 바이어스 전류가 감소함으로써 초래된다는 점에 주의될 수 있다.

Claims (7)

  1. 발진기(10)용 진폭 레벨 제어 회로(2)에 있어서,
    상기 발진기를 구동하기 위한 제 1 전류를 생성하도록 배열된 결합된 게이트들을 갖는 제 1 수단, 및
    제 2 전류를 생성하기 위한 2개의 직렬 적층된 트랜지스터 장치로서, 직류 조건들에서 제 2 전류가 상기 제 1 전류의 미리 결정된 비율이 되게 배열되도록 상기 2개의 직렬 적층된 트랜지스터 장치의 트랜지스터들이 교차 결합된(cross coupled), 상기 2개의 직렬 적층된 트랜지스터 장치를 포함하고,
    상기 제 2 전류는 피드백 전류를 형성하기 위해 기준 전류에 부가되도록 배열되어, 직류 조건들에서 상기 제 1 전류가 상기 기준 전류, 상기 피드백 전류와 상기 제 1 전류의 비율 및 상기 제 1 전류와 상기 제 2 전류의 비율에 의해 결정되고,
    상기 2개의 직렬 적층된 트랜지스터 장치는, 발진 신호가 상기 발진 신호의 제로 크로싱(zero crossing) 부근의 전이 영역에 있을 때를 제외하고, 상기 발진기(10)에 의해 생성된 발진 신호의 양 및 음의 절반들(positive and negative halves)에 의해 스위치 오프(switched off)되도록 배열되어 상기 발진기(10)의 발진들이 증가함에 따라 상기 제 2 전류를 감소시키도록 배열됨으로써, 상기 제 1 전류를 감소시키는 것을 특징으로 하는, 진폭 레벨 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전류는 상기 직류 조건에서, (상기 기준 전류 × 상기 제 1 전류와 상기 피드백 전류의 비율) / (1 - 상기 제 1 전류와 상기 피드백 전류의 비율 × 상기 제 2 전류와 제 1 전류의 비율)에 의해 결정되는, 진폭 레벨 제어 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 피드백 전류와 제 1 전류의 비율은 승압 비율(step-up ratio)인, 진폭 레벨 제어 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 전류와 제 1 전류의 비율은 감압 비율(step-down ratio)인, 진폭 레벨 제어 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 기준 전류를 생성하기 위한 수단을 더 포함하는, 진폭 레벨 제어 회로.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 발진기는 피어스 수정 발진기(Pierce crystal oscillator)를 포함하는, 진폭 레벨 제어 회로.
  7. 제 1 항 또는 제 2 항에 따른 진폭 레벨 제어 회로 및 발진기를 포함하는 발진 회로에 있어서,
    상기 진폭 레벨 제어 회로는 상기 발진기의 발진을 제어하기 위하여 배열되는, 발진 회로.
KR1020057016694A 2003-03-07 2004-02-24 발진기용 진폭 레벨 제어 회로 KR101059720B1 (ko)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5344955B2 (ja) * 2009-02-27 2013-11-20 シチズンホールディングス株式会社 固体振動子発振回路およびこれを用いた物理量センサ
JP5262901B2 (ja) * 2009-03-26 2013-08-14 セイコーエプソン株式会社 発振器
EP2341611B1 (fr) * 2009-12-22 2013-03-20 STMicroelectronics (Grenoble 2) SAS Oscillateur à quartz à démarrage rapide et faible consommation de courant
ITMI20111196A1 (it) * 2011-06-29 2012-12-30 St Microelectronics Srl Metodo di regolazione di un ritardo di timeout introdotto all'avvio di un sistema digitale per assicurare la prontezza di un oscillatore master a cristallo regolato in ampiezza e circuito che lo implementa
CN102368679B (zh) * 2011-11-24 2014-07-09 思瑞浦微电子科技（苏州）有限公司 用于振荡器稳定输出的峰值检测电路
CN102624335A (zh) * 2012-04-17 2012-08-01 钜泉光电科技(上海)股份有限公司 新型的晶体振荡器电路
CN103078631B (zh) * 2012-12-18 2017-06-23 上海集成电路研发中心有限公司 晶体振荡器
US9054637B1 (en) 2014-01-10 2015-06-09 Stmicroelectronics International N.V. Amplitude limiting circuit for a crystal oscillator
CN104133518A (zh) * 2014-07-18 2014-11-05 北京集创北方科技有限公司 一种抗干扰的电流镜像电路
US9461584B2 (en) 2014-12-19 2016-10-04 Stmicroelectronics International N.V. Compensation circuit and inverter stage for oscillator circuit
CN105955395B (zh) * 2016-06-16 2018-05-08 上海兆芯集成电路有限公司 自动功率控制***、方法与偏压电流控制电路
US11901865B2 (en) 2021-09-20 2024-02-13 Stmicroelectronics International N.V. Low power crystal oscillator
CN114337654A (zh) * 2021-11-30 2022-04-12 苏州领慧立芯科技有限公司 一种晶体振荡器电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003017462A1 (en) * 2001-08-13 2003-02-27 Em Microelectronic-Marin Sa Oscillator circuit with an inverter amplifier having reduced consumption

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH893373A4 (ko) 1973-06-20 1977-06-15
CH580358A5 (ko) * 1974-09-20 1976-09-30 Centre Electron Horloger
JPS5580126A (en) * 1978-12-12 1980-06-17 Seiko Epson Corp Constant-current circuit
US4360789A (en) * 1980-07-17 1982-11-23 Hughes Aircraft Company Very low current pierce oscillator
CH640693B (fr) 1980-07-21 Asulab Sa Circuit oscillateur c-mos.
JPH08227283A (ja) * 1995-02-21 1996-09-03 Seiko Epson Corp 液晶表示装置、その駆動方法及び表示システム
WO1998006171A1 (en) * 1996-08-07 1998-02-12 Philips Electronics N.V. Oscillator comprising a starting circuit
JP3201339B2 (ja) * 1998-04-07 2001-08-20 日本電気株式会社 発振回路
US6194973B1 (en) 1998-05-29 2001-02-27 Intel Corporation Oscillator with automatic gain control
DE19835198A1 (de) * 1998-08-04 2000-02-24 Zentr Mikroelekt Dresden Gmbh Verfahren zur Erzeugung einer Wechselspannung mit eienr quartzstabilisierten Frequenz und Pierce-Oszillatorverstärker zur Durchführung des Verfahrens
US6445258B1 (en) * 2001-04-10 2002-09-03 Zeevo, Inc. Oscillator circuit with signal buffering and start-up circuitry

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003017462A1 (en) * 2001-08-13 2003-02-27 Em Microelectronic-Marin Sa Oscillator circuit with an inverter amplifier having reduced consumption

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