KR100656445B1 - 반도체 메모리 장치의 어드레스 입력 회로 - Google Patents
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Abstract
본 발명은 어드레스 입력라인의 수를 감소시킨 반도체 메모리 장치의 어드레스 입력 회로를 제시한다.
본 발명의 반도체 메모리 장치의 어드레스 입력 회로는 내부 클럭을 분주하여 제 1 펄스를 생성하는 제 1 펄스 생성부, 상기 내부 클럭을 기준으로 하여 상기 제 1 펄스와 한 주기 만큼의 시간차를 갖는 제 2 펄스를 생성하는 제 2 펄스 생성부 및 커맨드의 입력에 응답하여 상기 제 2 펄스와 어드레스를 전달 받아 제 1 어드레스 스트로브를 생성하여 상기 제 1 어드레스 스트로브로부터 일부의 어드레스의 출력 동작을 수행하고 상기 제 1 펄스와 어드레스를 전달 받아 제 2 어드레스 스트로브를 생성하여 상기 제 2 어드레스 스트로브로부터 나머지 어드레스의 출력 동작을 수행하는 복수 개의 어드레스 래치부를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 어드레스 입력을 위해 시간차를 갖는 두 개의 어드레스 스트로브를 발생시켜 어드레스를 입력함으로써 어드레스 입력 동작시 보다 적은 입력라인을 사용하므로 반도체 메모리 장치의 면적 마진을 증가시키고 인접한 입력라인에 의한 노이즈를 방지하는 이점이 있다.
반도체 메모리 장치, 어드레스, 펄스
Description
도 1은 종래의 기술에 따른 반도체 메모리 장치의 어드레스 입력 회로의 구성도,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 어드레스 입력 회로의 동작을 설명하기 위한 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 어드레스 입력 회로의 구성도,
도 4a는 도 3에 도시한 제 1 펄스 생성부의 내부 구성도,
도 4b는 도 3에 도시한 제 2 펄스 생성부의 일 실시예에 의한 내부 구성도,
도 4c는 도 3에 도시한 제 2 펄스 생성부의 다른 실시예에 의한 내부 구성도,
도 5는 도 3에 도시한 커맨드 디코더의 내부 구성도,
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 어드레스 입력 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10/100 : 클럭 버퍼 20 : 펄스 발생기
30/400 : 어드레스 버퍼 32/410 : 어드레스 입력라인
40/510 : 커맨드 디코더 60 : 스트로브 발생기
200 : 제 1 펄스 생성부 210 : 제 1 클럭 분주기
220 : 제 1 펄스 발생기 300 : 제 2 펄스 생성부
310/310-1 : 인버터 320 : 제 2 클럭 분주기
330/330-1 : 제 2 펄스 발생기 500 : 어드레스 래치부
520 : 제 1 래치기 530 : 커맨드 래치기
540 : 제 2 래치기 550 : 제 1 스트로브 발생기
560 : 제 2 스트로브 발생기
본 발명은 반도체 메모리 장치의 어드레스 입력 회로에 관한 것으로, 보다 상세하게는 어드레스 입력라인의 수를 감소시킨 반도체 메모리 장치의 어드레스 입력 회로에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic RAM)은 외부로부터 클럭(clock)을 입력 받아 내부 클럭으로 변환시킨 뒤 각각의 어드레스 및 데이터를 상기 내부 클럭에 동기시켜 처리한다. 이 때 상기 SDRAM은 외부 어드레스의 개수 만큼의 어드레스 패드를 구비하여 상기 내부 클럭이 인에이블 될 때 복수 개의 어드레스에 대한 입력 동작을 수행함으로써 어드레스 입력을 고속으로 처리한다. 일반적인 SDRAM 및 DDR(Double Data Rate) SDRAM은 대개 10개의 어드레스 패드를 구비하여 10개의 외 부 어드레스가 입력되도록 하였다. 이 때 입력되는 어드레스 중 X-어드레스와 Y-어드레스는 커맨드(command)에 따라 구분된다.
이하, 종래의 기술에 따른 어드레스 입력 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 어드레스 입력 회로의 구성도이다.
도시한 어드레스 입력 회로는 외부 클럭(ext_clk)을 내부 클럭(int_clk)으로 변환하여 출력하는 클럭 버퍼(10), 상기 내부 클럭(int_clk)을 입력 받아 펄스를 발생시키는 펄스 발생기(20), 복수 개의 어드레스 입력라인(32)을 구비하여 칩 외부에서 전달되는 복수 개의 어드레스를 받아들여 일시 저장하고 상기 어드레스를 한 개씩 분리하여 전송하는 어드레스 버퍼(30), 상기 어드레스 버퍼(30)에서 출력되는 어드레스의 입력 동작을 지시하기 위한 커맨드(command)를 출력하는 커맨드 디코더(40), 상기 커맨드(command)의 입력에 따라 상기 펄스 발생기(20)에서 전달되는 펄스를 이용하여 상기 어드레스 버퍼(30)에서 전달되는 한 개의 어드레스를 래치시키는 복수 개의 어드레스 래치기(50) 및 상기 펄스 발생기(20)로부터 펄스를 입력 받아 상기 어드레스 래치기(50)에 래치된 어드레스의 출력 동작을 수행하기 위한 어드레스 스트로브를 발생시키는 스트로브 발생기(60)로 구성된다.
외부 어드레스의 수가 10개라 하면, 상기 어드레스 버퍼(30)는 10개의 어드레스 패드와 연결된 10개의 입력 라인(32)을 구비하여 상기 외부 어드레스를 일시 저장하고 상기 어드레스를 한 개씩 분리하여 상기 10개의 어드레스 래치기(50)에 각각 전송한다. 상기 클럭 버퍼(10)에서 상기 외부 클럭(ext_clk)이 상기 내부 클럭(int_clk)으로 변환되면 상기 펄스 발생기(20)는 상기 내부 클럭(int_clk)의 라이징 에지 타임에 동기되는 펄스를 발생시킨다. 이후 상기 펄스 발생기(20)는 상기 펄스를 상기 10개의 어드레스 래치기(50) 및 상기 스트로브 발생기(60)에 각각 전송한다. 상기 10개의 어드레스 래치기(50)는 상기 커맨드 디코더(40)로부터 전달되는 커맨드(command)의 입력에 대응하여 각각 상기 펄스와 상기 어드레스를 입력 받아 상기 펄스에 동기되는 어드레스를 래치시킨다. 상기 스트로브 발생기(60)에서 출력되는 어드레스 스트로브는 상기 어드레스 래치기(50)에 전달되어 상기 래치된 어드레스에 대한 출력 동작을 수행한다.
도 2는 종래의 기술에 따른 반도체 메모리 장치의 어드레스 입력 회로의 동작을 설명하기 위한 타이밍도이다.
도면을 통해 상기 내부 클럭(int_clk)의 라이징 에지 타임에 동기되는 펄스가 발생됨을 확인할 수 있다. 상기 외부 클럭(ext_clk)은 상기 내부 클럭(int_clk)과 같은 주기를 갖기 때문에 따로 도시하지는 않았다. 주기적으로 발생하는 상기 펄스 중 첫 번 째 펄스에 의해 상기 어드레스가 래치되며 상기 첫 번 째 펄스에 의해 발생하는 어드레스 스트로브에 의해 상기 어드레스가 읽혀진다. 이와 같은 동작이 복수 개의 어드레스 래치기에서 이루어짐으로써 복수 개의 어드레스에 대한 입력 동작이 수행된다.
상술한 바와 같은 어드레스 입력 동작은 반도체 메모리 장치가 소형화 될수 록 문제점이 발생한다. 10개의 어드레스가 입력된다고 하면 10개의 어드레스 패드와 어드레스 입력라인이 필요하게 되어 면적 마진이 감소하는 것이다. 또한 인접한 입력라인에 의해 노이즈가 발생하여 어드레스 입력 동작시 오동작이 발생할 여지가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 어드레스 입력을 위한 두 개의 어드레스 스트로브를 발생시켜 어드레스를 입력함으로써 보다 적은 입력라인을 구비하여 어드레스 입력 동작을 수행하도록 하는 반도체 메모리 장치의 어드레스 입력 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 어드레스 입력 회로는, 내부 클럭을 입력 받아 제 1 펄스를 생성하는 제 1 펄스 생성부; 상기 내부 클럭을 기준으로 하여 상기 제 1 펄스와 한 주기 만큼의 시간차를 갖는 제 2 펄스를 생성하는 제 2 펄스 생성부; 및 커맨드의 입력에 응답하여 상기 제 2 펄스와 어드레스를 전달 받아 제 1 어드레스 스트로브를 생성하여 상기 제 1 어드레스 스트로브로부터 일부의 어드레스의 출력 동작을 수행하고 상기 제 1 펄스와 어드레스를 전달 받아 제 2 어드레스 스트로브를 생성하여 상기 제 2 어드레스 스트로브로부터 나머지 어드레스의 출력 동작을 수행하는 복수 개의 어드레스 래치부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 어드레스 입력 회로의 구성도이다.
본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로는 도시한 바와 같이, 외부 클럭(ext_clk)을 내부 클럭(int_clk)으로 변환하여 출력하는 클럭 버퍼(100), 상기 내부 클럭(int_clk)을 입력 받아 제 1 펄스를 생성하는 제 1 펄스 생성부(200), 상기 내부 클럭을 기준으로 하여 상기 제 1 펄스와 한 주기 만큼의 시간차를 갖는 제 2 펄스를 생성하는 제 2 펄스 생성부(300), 복수 개의 어드레스 입력라인(410)을 구비하여 칩 외부에서 전달되는 복수 개의 어드레스를 받아들여 일시 저장하고 상기 어드레스를 한 개씩 분리하여 전송하는 어드레스 버퍼(400) 및 커맨드(command)의 입력에 응답하여 상기 제 2 펄스와 어드레스를 전달 받아 제 1 어드레스 스트로브를 생성하여 상기 제 1 어드레스 스트로브로부터 일부의 어드레스의 출력 동작을 수행하고 상기 제 1 펄스와 어드레스를 전달 받아 제 2 어드레스 스트로브를 생성하여 상기 제 2 어드레스 스트로브로부터 나머지 어드레스의 출력 동작을 수행하는 복수 개의 어드레스 래치부(500)로 구성된다.
상기 클럭 버퍼(100)는 상기 외부 클럭(ext_clk)을 상기 내부 클럭(int_clk)으로 변환하여 상기 제 1 펄스 생성부(200)와 상기 제 2 펄스 생성부(300)에 전달한다. 이후 상기 제 1 펄스 생성부(200)는 상기 내부 클럭(int_clk)으로부터 상기 제 1 펄스를 생성하여 상기 어드레스 래치부(500)에 전달한다. 또한 상기 제 2 펄 스 생성부(300)는 상기 내부 클럭(int_clk)으로부터 상기 제 2 펄스를 생성하여 상기 어드레스 래치부(500)에 전달한다. 이 때 상기 제 1 펄스는 상기 내부 클럭(int_clk)을 기준으로 상기 제 2 펄스에 비해 한 주기 늦게 발생하는 펄스이다. 상기 어드레스 버퍼(400)는 외부로부터 입력되는 어드레스의 반 개수 만큼의 어드레스 입력라인(410)을 가진다. 즉 외부로부터 입력되는 어드레스가 10개라 하면 상기 어드레스 버퍼(400)는 5개의 어드레스 입력라인(410)을 구비하여 상기 어드레스를 5개씩 두 번에 걸쳐 입력 받는다. 이후 상기 어드레스 버퍼(400)에 5개씩 입력되는 어드레스들은 상기 제 2 펄스에 의해 5개, 상기 제 1 펄스에 의해 5개가 래치된다. 이 경우 상기 어드레스 래치부(500)는 5개 구비되며, 상기 어드레스들은 두 번에 걸쳐 하나씩 상기 어드레스 래치부(500)에 보내진다.
상기 5개의 어드레스 래치부(500)는 어드레스의 입력 동작을 지시하는 커맨드(command)에 의해 먼저 입력되는 상기 5개의 어드레스를 상기 제 2 펄스를 이용하여 래치시키고 나중에 입력되는 상기 5개의 어드레스는 상기 제 1 펄스를 이용하여 래치시킨다. 따라서 상기 10개의 어드레스는 상기 내부 클럭(int_clk) 기준으로 5개씩 두 클럭에 걸쳐 래치된다.
도 4a는 도 3에 도시한 제 1 펄스 생성부의 내부 구성도이고, 도 4b는 도 3에 도시한 제 2 펄스 생성부의 일 실시예에 의한 내부 구성도이다.
상기 제 1 펄스 생성부(200)는 상기 내부 클럭(int_clk)의 주파수를 분주하는 제 1 클럭 분주기(210) 및 상기 제 1 클럭 분주기(210)로부터 분주된 제 1 분주 클럭의 라이징 에지 타임에 동기된 제 1 펄스를 생성하는 제 1 펄스 발생기(220)로 구성된다.
또한 상기 제 2 펄스 생성부(300)는 상기 내부 클럭(int_clk)의 위상을 반전시키는 인버터(310), 상기 인버터(310)로부터 출력되는 클럭의 주파수를 분주하는 제 2 클럭 분주기(320) 및 상기 제 2 클럭 분주기(320)로부터 분주된 제 2 분주 클럭의 라이징 에지 타임에 동기된 제 2 펄스를 생성하는 제 2 펄스 발생기(330)로 구성된다.
고속으로 동작하는 반도체 메모리 장치에 입력되는 외부 클럭(ext_clk)은 주기가 대단히 짧기 때문에 상기 반도체 메모리 장치의 내부에서 사용될 때 안정성이 떨어지는 단점이 있다. 즉 상기 외부 클럭(ext_clk)과 같은 주파수의 내부 클럭(int_clk)을 이용하여 상기 제 1 및 제 2 펄스를 발생시킬 경우 상기 제 1 및 제 2 펄스의 타이밍 마진이 적음으로 인해 오동작이 발생할 우려가 있다. 따라서 안정적인 펄스를 발생시키기 위해 상기 제 1 및 제 2 클럭 분주기(210, 320)를 구비하여 상기 내부 클럭(int_clk)의 주기를 늘려 주는 과정이 필요하다. 상기 제 1 펄스 발생기(220)는 상기 제 1 분주 클럭의 상승 에지 타임에 동기된 상기 제 1 펄스를 생성하여 출력한다.
상기 제 2 펄스 생성부(300)는 상기 제 1 펄스와 상기 제 2 펄스가 상기 내부 클럭(int_clk) 기준으로 한 주기 차이가 나도록 하기 위해 상기 내부 클럭(int_clk)의 위상을 반전시키는 상기 인버터(310)를 구비한다. 이후 상기 제 2 클럭 분주기(320)와 상기 제 2 펄스 발생기(330)를 통해 상기 제 1 펄스와 상기 내부 클럭(int_clk) 기준으로 한 주기 차이를 보이는 상기 제 2 펄스가 발생된다.
도 4c는 도 3에 도시한 제 2 펄스 생성부의 다른 실시예에 의한 내부 구성도이다.
상기 제 2 펄스 생성부(300-1)는 상기 제 1 펄스 생성부(200)의 상기 제 1 분주 클럭을 입력 받아 반전시켜 출력하는 인버터(310-1) 및 상기 인버터(310-1)에 의해 반전된 클럭의 라이징 에지 타임에 동기된 제 2 펄스를 생성하는 제 2 펄스 발생기(330-1)로 구성된다.
도 4c의 상기 제 2 펄스 생성부(300-1)에서 출력되는 상기 제 2 펄스는 도 4b의 상기 제 2 펄스 생성부(300)에서 출력되는 상기 제 2 펄스는 같은 신호이다. 그러나 도 4c에서는 클럭 분주기를 사용하지 않고 상기 제 2 펄스를 생성함으로써 보다 간단한 회로 구성을 통해 상기 제 2 펄스가 생성되는 예를 나타내었다.
도 5는 도 3에 도시한 어드레스 래치부의 내부 구성도이다.
상기 어드레스 래치부(500)는 어드레스의 입력 동작을 지시하기 위한 커맨드(command)를 출력하는 커맨드 디코더(510), 상기 커맨드(command)의 입력에 따라 상기 제 2 펄스를 이용하여 어드레스를 래치시키는 제 1 래치기(520), 상기 커맨드 디코더(510)로부터 전달되는 커맨드(command)를 상기 제 2 펄스를 이용하여 래치시키는 커맨드 래치기(530), 상기 커맨드 래치기(530)로부터 전달되는 신호의 입력에 따라 상기 제 1 펄스를 이용하여 어드레스를 래치시키는 제 2 래치기(540), 상기 제 2 펄스를 입력 받아 상기 제 1 래치기(520)에 래치된 어드레스를 출력하기 위한 제 1 어드레스 스트로브를 발생시키는 제 1 스트로브 발생기(550) 및 상기 제 1 펄스를 입력 받아 상기 제 2 래치기(540)에 래치된 어드레스를 출력하기 위한 제 2 어드레스 스트로브를 발생시키는 제 2 스트로브 발생기(560)로 구성된다.
외부 어드레스의 수가 10개라 하면, 상기 어드레스 래치부(500)는 5개가 구비된다. 어드레스의 입력을 지시하는 커맨드가 상기 어드레스 래치부(500)에 입력되면 상기 어드레스 래치부(500)는 상기 어드레스 버퍼(400)로부터 상기 외부 입력 어드레스를 하나씩 전달 받는다. 상기 외부 입력 어드레스가 10개이므로 상기 하나의 어드레스 래치부(500)에는 어드레스가 하나씩 두 번 입력될 것이다. 이후 상기 어드레스 래치부(500)의 상기 제 1 래치기(510)는 상기 제 2 펄스를 입력 받아 입력된 한 개의 어드레스를 래치시킨다. 상기 제 2 펄스를 입력 받아 상기 제 1 스트로브 발생기(550)에서 발생하게 되는 상기 제 1 어드레스 스트로브는 상기 제 1 래치기(510)에 전달되어 상기 래치된 어드레스에 대한 출력 동작을 수행한다. 상기 제 2 래치기(540)는 상기 커맨드(command)가 직접 입력되지 않는다. 상기 제 2 래치기(540)에서는 상기 제 2 펄스에 비해 상기 내부 클럭(int_clk) 기준으로 한 주기 늦게 발생하는 상기 제 1 펄스를 이용하여 어드레스를 래치시키기 때문에 상기 커맨드(command)가 전달되는 시기와 상기 제 1 펄스가 입력되는 시기가 맞지 않기 때문이다. 따라서 상기 제 2 펄스를 입력 받아 상기 제 2 펄스의 발생 주기만큼의 시간 동안 상기 커맨드(command)를 래치시키는 상기 커맨드 래치기(530)를 구비하여 상기 커맨드 래치기(530)로부터 상기 제 2 래치기(540)에 래치된 커맨드를 전달한다. 이후 상기 제 2 래치기(540)는 상기 제 1 펄스를 입력 받아 입력된 한 개의 어드레스를 래치시킨다. 상기 제 1 펄스를 입력 받아 상기 제 2 스트로브 발생기(560)에서 발생하게 되는 상기 제 2 어드레스 스트로브는 상기 제 2 래치기(540)에 전달되어 상기 래치된 어드레스에 대한 출력 동작을 수행한다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 어드레스 입력 회로의 동작을 설명하기 위한 타이밍도로서, 상기 제 1 및 제 2 클럭 분주기(210, 320)에 의해 상기 내부 클럭(int_clk)의 주파수가 2분의 1로 나누어 진 예를 나타내었다.
상기 내부 클럭(int_clk)은 상기 제 1 및 제 2 클럭 분주기(210, 320)에서 분주되어 도시한 바와 같이 2배의 주기를 가지는 상기 제 1 및 제 2 분주 클럭이 되었다. 이 때 상기 제 2 클럭 분주기(320)는 반전된 클럭을 분주하므로 상기 제 1 분주 클럭과 상기 제 2 분주 클럭은 180도의 위상차를 보인다. 이후 상기 제 1 분주 클럭이 상기 제 1 펄스 발생기(220)에 입력되면 상기 제 1 펄스 발생기(220)에서는 상기 제 1 펄스가 출력된다. 마찬가지로 상기 제 2 분주 클럭이 상기 제 2 펄스 발생기(330)에 입력되면 상기 제 2 펄스 발생기(330)에서는 상기 제 2 펄스가 출력된다. 이후 상기 제 2 펄스에 의해 어드레스가 래치되고 상기 제 1 어드레스 스트로브가 발생하여 상기 래치된 어드레스의 출력 동작이 수행된다. 또한 제 1 어드레스 스트로브에 상기 커맨드(command)가 전달되도록 하기 위해 상기 커맨드(command)를 래치시키는 과정이 필요한다. 이 때 상기 커맨드를 래치시키는 시간은 상기 제 2 펄스의 발생 주기로 맞춰진다. 상기 래치된 커맨드는 상기 제 2 래치기(540)에 전달되어 상기 제 1 펄스를 이용하여 어드레스를 래치시키고 상기 제 1 펄스에 의해 발생한 상기 제 2 어드레스 스트로브를 입력 받아 어드레스 출력 동작을 수행한다.
이와 같이, 예를 들어 10개의 외부 어드레스를 입력 받는 반도체 메모리의 어드레스 입력 회로에서 각각의 어드레스 스트로브를 생성하는 래치기가 두 개 구비되면 상기 제 1 어드레스 스트로브에 5개의 어드레스를 입력하고 상기 제 2 어드레스 스트로브에 5개의 어드레스를 입력함으로써 상기 10개의 외부 어드레스에 대한 입력 패드와 입력라인을 5개만 구비하여 어드레스 입력 동작을 수행할 수 있다. 상기 입력라인이 줄어들게 되면 상기 반도체 메모리 장치의 면적 마진이 증가하고 인접한 입력라인에 의한 노이즈 드의 발생을 방지할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 어드레스 입력 회로는 어드레스 입력을 위해 시간차를 갖는 두 개의 어드레스 스트로브를 발생시켜 어드레스를 입력함으로써 어드레스 입력 동작시 보다 적은 입력라인을 사용하므로 반도체 메모리 장치의 면적 마진을 증가시키고 인접한 입력라인에 의한 노이즈를 방지하는 효과가 있다.
Claims (10)
- 내부 클럭을 분주하여 제 1 펄스를 생성하는 제 1 펄스 생성부;상기 내부 클럭을 기준으로 하여 상기 제 1 펄스와 한 주기 만큼의 시간차를 갖는 제 2 펄스를 생성하는 제 2 펄스 생성부; 및커맨드의 입력에 응답하여 상기 제 2 펄스와 어드레스를 전달 받아 제 1 어드레스 스트로브를 생성하여 상기 제 1 어드레스 스트로브로부터 일부의 어드레스의 출력 동작을 수행하고 상기 제 1 펄스와 어드레스를 전달 받아 제 2 어드레스 스트로브를 생성하여 상기 제 2 어드레스 스트로브로부터 나머지 어드레스의 출력 동작을 수행하는 복수 개의 어드레스 래치부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로.
- 제 1 항에 있어서,외부 클럭을 상기 내부 클럭으로 변환하여 출력하는 클럭 버퍼를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로.
- 제 1 항에 있어서,복수 개의 어드레스 입력라인을 구비하여 칩 외부에서 전달되는 복수 개의 어드레스를 받아들여 일시 저장하고 상기 어드레스를 한 개씩 분리하여 전송하는 어드레스 버퍼를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드 레스 입력 회로.
- 제 3 항에 있어서,상기 어드레스 버퍼는,상기 외부에서 입력되는 어드레스의 수의 2분의 1만큼의 입력라인을 구비하고, 상기 어드레스를 두 번 입력 받는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로.
- 제 1 항에 있어서,상기 제 1 펄스 생성부는,상기 내부 클럭의 주파수를 분주하는 클럭 분주기; 및상기 클럭 분주기로부터 분주된 클럭의 라이징 에지 타임에 동기된 제 1 펄스를 생성하는 제 1 펄스 발생기;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로.
- 제 1 항에 있어서,상기 제 2 펄스 생성부는,상기 내부 클럭의 위상을 반전시키는 인버터;상기 인버터로부터 출력되는 클럭의 주파수를 분주하는 클럭 분주기; 및상기 클럭 분주기로부터 분주된 클럭의 라이징 에지 타임에 동기된 제 2 펄 스를 생성하는 제 2 펄스 발생기;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로.
- 제 5 항에 있어서,상기 제 2 펄스 생성부는,상기 클럭 분주기로부터 분주된 클럭을 입력 받아 반전시켜 출력하는 인버터; 및상기 인버터로부터 출력되는 클럭의 라이징 에지 타임에 동기된 제 2 펄스를 생성하는 제 2 펄스 발생기;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로.
- 제 1 항에 있어서,상기 어드레스 래치부는,어드레스의 입력 동작을 지시하기 위한 커맨드를 출력하는 커맨드 디코더;상기 커맨드의 입력에 따라 상기 제 2 펄스를 이용하여 어드레스를 래치시키는 제 1 래치기;상기 커맨드 디코더로부터 전달되는 커맨드를 상기 제 2 펄스를 이용하여 래치시키는 커맨드 래치기;상기 커맨드 래치기로부터 전달되는 신호의 입력에 따라 상기 제 1 펄스를 이용하여 어드레스를 래치시키는 제 2 래치기;상기 제 2 펄스를 입력 받아 상기 제 1 래치기에 래치된 어드레스를 출력하기 위한 제 1 어드레스 스트로브를 발생시키는 제 1 스트로브 발생기; 및상기 제 1 펄스를 입력 받아 상기 제 2 래치기에 래치된 어드레스를 출력하기 위한 제 2 어드레스 스트로브를 발생시키는 제 2 스트로브 발생기;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로.
- 제 1 항 또는 제 8 항에 있어서,상기 어드레스 래치부는 상기 외부로부터 입력되는 어드레스의 개수의 2분의 1 개수만큼 구비되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로.
- 제 8 항에 있어서,상기 제 1 어드레스 스트로브에 의해 상기 외부로부터 입력되는 어드레스 중 절반의 어드레스의 입력 동작이 수행되고 상기 제 2 어드레스 스트로브에 의해 상기 외부로부터 입력되는 어드레스 중 나머지 절반의 어드레스의 입력 동작이 수행되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 입력 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050115064A KR100656445B1 (ko) | 2005-11-29 | 2005-11-29 | 반도체 메모리 장치의 어드레스 입력 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020050115064A KR100656445B1 (ko) | 2005-11-29 | 2005-11-29 | 반도체 메모리 장치의 어드레스 입력 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100656445B1 true KR100656445B1 (ko) | 2006-12-11 |
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ID=37732957
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| KR1020050115064A KR100656445B1 (ko) | 2005-11-29 | 2005-11-29 | 반도체 메모리 장치의 어드레스 입력 회로 |
Country Status (1)
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| KR (1) | KR100656445B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855266B1 (ko) * | 2006-12-27 | 2008-09-01 | 주식회사 하이닉스반도체 | 내부 어드레스 생성 회로 및 내부 어드레스 생성 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0528760A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | 半導体メモリ |
| KR20000046821A (ko) * | 1998-12-31 | 2000-07-25 | 김영환 | 메모리의 리드/라이트 제어회로 |
| KR20050068578A (ko) * | 2003-12-30 | 2005-07-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 메인 로우 디코더 |
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2005
- 2005-11-29 KR KR1020050115064A patent/KR100656445B1/ko not_active IP Right Cessation
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