(第1の実施の形態)
以下、この発明に係る縦型ホール素子およびその製造方法についてその第1の実施の形態を示す。
この実施の形態に係る縦型ホール素子も、先の図27に例示した縦型ホール素子と同様、基板(ウェハ)表面に水平な磁界成分を検出するものであり、異なる位相(角度)を検出する2つのホール素子を1チップに集積化できるという特長をもつ。ただし、この実施の形態の縦型ホール素子では、図1に示すような構造とすることによって、磁気検出部における抵抗成分の対称性を高めてオフセット電圧ずれの発生を抑制し、同磁気検出部へ印加される磁気(磁界)強度についてもこれをより高い精度にて検出するようにしている。
はじめに、同図1を参照して、この実施の形態に係る縦型ホール素子の構造について詳述する。なお、この図1において、図1(a)はこのホール素子の平面図、図1(b)は図1(a)のL1−L1線に沿った断面図、図1(c)は図1(a)のL2−L2線に沿った断面図である。
同図1(a)〜(c)に示すように、このホール素子は、半導体基板内に、例えばP型のシリコンからなる半導体層11と、この上に酸化シリコン等からなる絶縁層12を介して例えばエピタキシャル成長にて形成される、例えばN型のシリコンからなる半導体領域13とを有して構成されている。このうち、半導体領域13には、当該ホール素子を他の素子と素子分離する態様で、上記絶縁層12に接続されるようなトレンチT3が形成されており、このトレンチT3には絶縁膜IL3が埋設されている。
また、半導体領域13の表面には、同領域の不純物濃度(N型)が選択的に高められるかたちでN+拡散層14aおよび14bが形成され、これらN+拡散層14aおよび14bとそこに配設される電極(配線)との間にオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成する各電極(配線)を介して、それらN+拡散層14aおよび14bと端子SおよびGとがそれぞれ電気的に接続されている。また、この半導体領域13の表面にはさらに、基板内部にまで至る例えばアルミニウム等からなる導体膜W1aおよびW1bが形成されている。これら導体膜W1aおよびW1bは、ホール電圧を検出するための配線の組として、それぞれ端子V1およびV2と電気的に接続されている。
また、上記絶縁膜IL3により囲繞される領域にあって、上記導体膜W1aおよびW1bの形成される領域と上記N+拡散層14aの形成される領域との間にはトレンチT2aおよびT2bが形成され、これらトレンチT2aおよびT2bには絶縁膜IL2aおよびIL2bが埋設されている。また、上記N+拡散層14aの形成される領域と上記N+拡散層14bの形成される領域との間にはトレンチT1が形成され、このトレンチT1には絶縁膜IL1が埋設されている。そしてこれにより、それらN+拡散層14aの形成される領域とN+拡散層14bの形成される領域とは、互いに上記絶縁膜IL1を隔てた位置関係になる。さらに、絶縁膜IL1によって上記半導体領域13の底面近傍が選択的に狭められ、そこに電流通路が形成されることとなる。
そして、このホール素子においては、上記N+拡散層14aの形成される領域、すなわち絶縁膜IL2aおよびIL2b、並びに絶縁膜IL1およびIL3により電気的に区画される領域が、いわば磁気検出部(ホールプレート)HPとなる。また、ホール電圧を検出するための配線の組たる上記導体膜W1aおよびW1bは、上記磁気検出部HP内をN+拡散層14aからその下方へ、あるいは逆にその下方からN+拡散層14aへと流れる電流に対して発生するホール電圧を検出し得るように、N+拡散層14aを挟むかたちで形成されている。
また、これら導体膜W1aおよびW1bは、上記半導体基板の内部で、上記磁気検出部HPとのコンタクトCTaおよびCTbをとっている。ここで、それらコンタクトCTaおよびCTbは、上記磁気検出部HPを区画する絶縁膜IL2aおよびIL2bの選択的に除去された一部に適宜の配線材料が埋設されるかたちで形成されるとともに、上記磁気検出部HPの中央部に対向するかたちの配置をとっている。このため、上記磁気検出部HPにおける抵抗成分は、その等価回路としてホイットストーンブリッジをなすような配置となる。すなわち、ここに流れる電流の方向(角度)についてもこれが、各抵抗で等しい方向となり、前述したホール電圧の発生する方向のばらつきも抑制され、ひいては磁気検出素子としてさらなる高感度化が図られるようになる。
さらに、上記半導体基板の内部には、上記導体膜W1aおよびW1bの各々を上記コンタクトCTaおよびCTbへと導くかたちで、上記半導体領域13よりも高いエッチング耐性を有する例えば酸化シリコンからなるエッチストッパ膜ESaおよびESbが残存している。これにより、当該ホール素子をより容易に製造することが可能になる。
このようなホール素子において、例えば上記端子Sと端子Gとの間に一定の駆動電流を流すと、その電流は、例えば半導体基板の表面に形成された上記N+拡散層14aから、上記絶縁膜IL1により選択的に狭められるかたちで半導体領域13の底面近傍に形成された電流通路を通じて上記N+拡散層14bへと、もしくはその逆に流れることとなる。すなわち、その駆動電流は、少なくとも上記磁気検出部HPにおいては、半導体基板(ウェハ)の表面に垂直な成分を主に含む電流となる。このため、上記駆動電流を流した状態において、半導体基板(ウェハ)の表面に水平な成分を含む磁界が当該ホール素子の磁気検出部HPに印加されたとすると、ホール効果によって、上記端子V1と端子V2との間にその磁界に対応するホール電圧が発生することとなる。そして、このホール素子においても、こうして発生したホール電圧をそれら端子V1およびV2を通じて検出し、先に示した周知の計算式「VH=(RHIB/d)cosθ」を用いて、検出の対象とする磁界成分、すなわち当該ホール素子に用いられる半導体基板(ウェハ)の表面に水平な磁界成分を算出することとしている。
次に、図2〜図4を参照して、上記縦型ホール素子の製造方法について詳述する。なお、これらの断面図は先の図1(c)の断面図に対応するものであり、同図1(c)に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
この製造に際しては、まず、図2(a)に示すように、例えばP型のシリコンからなる半導体層11と、例えば酸化シリコンからなる絶縁層12と、例えばN型のシリコンからなる半導体領域13とが順に積層されて構成されるSOI(Silicon On Insulator)基板を用意する。そして、図2(b)に示すように、例えばフォトリソグラフィを通じてパターニングされたマスクを用いたRIE(反応性イオンエッチング)等によって、上記トレンチT2aおよびT2bおよびT3を形成するとともに、これに適宜の酸化処理および平坦化処理を施して、上記絶縁膜IL2aおよびIL2bおよびIL3を形成する。なおこの際、上記酸化処理に代えて、CVD(化学気相成長)法等を用いるようにしてもよい。また、上記平坦化処理としては、例えばCMP(化学的機械的研磨)やエッチバック等の方法を採用することができる。
次に、図2(c)に示すように、例えばレジスト等からなる適宜のマスク材MK11を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングし、そのパターニングされたマスク材MK11をマスクとして、上記半導体基板(SOI基板)内への酸素(O2)のイオン注入を行う。そして、これに適宜の熱処理を施して、図3(a)に示すように、上記エッチストッパ膜ESaおよびESbを形成する。
次に、図3(b)に示すように、例えばレジスト等からなる適宜のマスク材MK12を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。そして、そのパターニングされたマスク材MK12をマスクとしての基板表面からのエッチング(例えばウェットエッチング)により、図3(c)に示すように、トレンチA11aおよびA11bを形成する。この際、上記エッチストッパ膜ESaおよびESbが上記半導体領域13よりも高いエッチング耐性を有しているため、上記エッチングは、いわゆるノッチ効果により、エッチストッパ膜ESaおよびESbに沿うかたちで図の横方向に進むことになり、やがて上記磁気検出部HPを区画する絶縁膜IL2aおよびIL2bに到達することとなる。さらに、このエッチングが進むと、図4(a)に示すように、上記絶縁膜IL2aおよびIL2bの、上記磁気検出部HPの中央部に対向する一部が、選択的にエッチング除去されることとなる。このように、上記エッチングは、エッチストッパ膜ESaおよびESbにエッチング経路を案内されるかたちで進行する。そのため、所望とする箇所の上記絶縁膜IL2aおよびIL2bの一部が的確にエッチング除去されることとなる。なお、エッチストッパ膜ESaおよびESbは、当該エッチング後においてもエッチング除去されない程度に十分厚く形成されることが望ましい。
次いで、例えばスパッタリング等によりアルミニウム等からなる配線材料を成膜するとともに、これに対しCMPやエッチバック等の平坦化処理を施して、図4(b)に示すように、上記トレンチA11aおよびA11bに上記導体膜W1aおよびW1bを埋設する。こうして、先の図1に例示したような縦型ホール素子が完成することとなる。
以上説明したように、この実施の形態に係る縦型ホール素子およびその製造方法によれば、以下のような優れた効果が得られるようになる。
(1)ホール電圧を検出するための配線の組たる導体膜W1aおよびW1bが、半導体基板の内部で磁気検出部HPとのコンタクトCTaおよびCTbをとる態様で形成される構造とした。これにより、磁気検出部における抵抗成分の対称性はより高められて、オフセット電圧ずれの発生は抑制されることとなり、ひいては同磁気検出部へ印加される磁気(磁界)強度についてもこれをより高い精度にて検出することができるようになる。
(2)ホール電圧を検出するための配線の組たる導体膜W1aおよびW1bと磁気検出部HPとのコンタクトCTaおよびCTbを、磁気検出部HPの中央部に対向するかたちの配置とすることとした。これにより、磁気検出部HPにおける抵抗成分はその等価回路としてホイットストーンブリッジをなすような配置となる。このため、ここに流れる電流の方向(角度)についてもこれが、各抵抗で等しい方向となり、前述したホール電圧の発生する方向のばらつきも抑制され、ひいては磁気検出素子としてさらなる高感度化が図られるようになる。
(3)ホール電圧を検出するための配線の組たる導体膜W1aおよびW1bと磁気検出部HPとのコンタクトCTaおよびCTbを、磁気検出部HPを区画する絶縁膜IL2aおよびIL2bの選択的に除去された一部に配線材料が埋設されるかたちで形成されるものとした。これにより、より容易に上記構造が実現されることとなり、より現実的なかたちで磁気検出素子としての高感度化を図ることができるようになる。
(4)半導体基板の内部に、ホール電圧を検出するための配線の組の各配線(導体膜W1aおよびW1b)を磁気検出部HPとのコンタクトCTaおよびCTbへと導くかたちで、半導体領域13よりも高いエッチング耐性を有するエッチストッパ膜ESaおよびESbを残存させる構造とした。これにより、高い検出精度を有する縦型ホール素子を、周知の半導体製造プロセスを用いてより容易に製造することができるようになる。
(5)半導体領域13がシリコンからなって、エッチストッパ膜ESaおよびESbが酸化シリコンからなる構造とした。これにより、同エッチストッパ膜ESaおよびESbのエッチング耐性は半導体領域13に対し十分高いものとされ、そのエッチストッパ機能を通じて当該縦型ホール素子の製造をより容易に行うことができるようになる。しかも、こうした構造によれば、エッチストッパ膜ESaおよびESb自体も、半導体領域13を酸化させるなどして、容易に形成することができるようになる。
(6)また、その製造に際しては、半導体基板内の一部の領域を電気的に区画してその領域を磁気検出部HPとする絶縁膜IL2aおよびIL2bを形成するとともに、半導体基板の表面からのエッチングによりそれら絶縁膜IL2aおよびIL2bの一部を選択的にエッチング除去する。そして、該半導体基板の表面からのエッチングにより形成されるトレンチA11aおよびA11bに配線材料を埋設して、ホール電圧を検出するための配線の組たる導体膜W1aおよびW1bを形成することとした。こうすることで、ホール電圧を検出するための配線の組(導体膜W1aおよびW1b)と磁気検出部HPとのコンタクトが、上記磁気検出部HPを区画する絶縁膜IL2aおよびIL2bの選択的に除去された一部に配線材料が埋設されるかたちで形成されることとなる。このため、当該製造方法により形成される縦型ホール素子の構造として、磁気検出部HPにおける抵抗成分の対称性はより高められてオフセット電圧ずれの発生は抑制されることとなり、ひいては同磁気検出部へ印加される磁気(磁界)強度についてもこれをより高い精度にて検出することができるようになる。
(7)さらに、上記絶縁膜IL2aおよびIL2bの一部を除去するに先立って、半導体基板内に半導体領域13よりも高いエッチング耐性を有するエッチストッパ膜ESaおよびESbを形成することとする。そして、それらエッチストッパ膜ESaおよびESbにエッチング経路を案内させるかたちで、上記絶縁膜IL2aおよびIL2bの一部を選択的にエッチング除去することとした。こうすることで、上記絶縁膜IL2aおよびIL2bの一部を除去するに際して、エッチストッパ膜ESaおよびESbにエッチング経路を案内させ、所望とする箇所の上記絶縁膜IL2aおよびIL2bの一部を的確にエッチング除去することができるようになる。このため、上記構造の実現がより容易且つ適切に行われるようになる。
(8)このとき、上記エッチストッパ膜ESaおよびESbの形成を、半導体基板内への酸素(O2)のイオン注入によって行うこととした。こうすることで、半導体領域13を酸化させてそこに、エッチストッパ膜ESaおよびESbを、シリコンからなる半導体領域13に対して十分高いエッチング耐性を有する酸化シリコン膜として形成することができるようになる。すなわち、上記エッチストッパ膜ESaおよびESbを、所望とする箇所により容易且つ的確に形成することができるようになる。
(9)半導体基板の表面からのエッチングにより、絶縁膜IL2aおよびIL2bの、磁気検出部HPの中央部に対向する一部を選択的にエッチング除去するようにした。こうすることで、ホール電圧を検出するための配線の組(導体膜W1aおよびW1b)と磁気検出部HPとのコンタクトCTaおよびCTbについてはこれが、磁気検出部HPの中央部に対向するかたちで形成されることとなる。これにより、磁気検出部HPにおける抵抗成分の対称性はさらに高められて、オフセット電圧ずれの発生は抑制されることとなり、ひいては磁気検出素子としての感度についてもこれをさらに高めることができるようになる。
(第2の実施の形態)
以下、この発明に係る縦型ホール素子およびその製造方法についてその第2の実施の形態を示す。
はじめに、図5を参照しつつ、先の第1の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図5の断面図は先の図1(c)の断面図に対応するものであり、同図1(c)に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
同図5に示されるように、この縦型ホール素子も、基本的には、図1に例示した先の第1の実施の形態のホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、先の絶縁膜IL2aおよびIL2b、並びにエッチストッパ膜ESaおよびESb(図1)に代えて、例えば酸化シリコンからなる膜材TFaおよびTFbを採用することとしている。ここで、これら膜材TFaおよびTFbは、基板内部に磁気検出部(ホールプレート)HPを電気的に区画するとともに、半導体領域13よりも高いエッチング耐性を有し、いわばエッチストッパとして機能するようになっている。また、この実施の形態においても、ホール電圧を検出するための配線の組たる導体膜W2aおよびW2bは、上記磁気検出部HPとのコンタクトCTaおよびCTbを基板内部でとっている。そして、それらコンタクトCTaおよびCTbは、上記膜材TFaおよびTFbの選択的に除去された一部に配線材料が埋設されるかたちで形成されるとともに、上記磁気検出部HPの中央部に対向するかたちの配置をとっている。また、上記膜材TFaおよびTFbは、上記導体膜W2aおよびW2bの各々を上記コンタクトCTaおよびCTbへと導くかたちで残存している。
次に、図6〜図8を参照して、上記縦型ホール素子の製造方法について詳述する。なお、これらの断面図は先の図5の断面図に対応するものであり、同図5に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
この製造に際しては、まず、図6(a)に示すように、例えばP型のシリコンからなる半導体層11と、例えば酸化シリコンからなる絶縁層12と、例えばN型のシリコンからなる半導体領域13とが順に積層されて構成されるSOI基板を用意する。そして、図6(b)に示すように、例えばフォトリソグラフィを通じてパターニングされたマスクを用いたRIE等によって、トレンチT3を形成するとともに、これに適宜の酸化処理および平坦化処理を施して、上記絶縁膜IL3を形成する。なおこの際、上記酸化処理に代えて、CVD法等を用いるようにしてもよい。また、上記平坦化処理としては、例えばCMPやエッチバック等の方法を採用することができる。
次に、図6(c)に示すように、例えばレジスト等からなる適宜のマスク材MK21を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングし、そのパターニングされたマスク材MK21をマスクとして、例えばKOH等により、上記半導体基板(SOI基板)のエッチングを行う。そして、図7(a)に示すように、そこに形成されたトレンチA21aおよびA21bの内壁面に適宜の酸化処理を施して上記膜材TFaおよびTFbを成膜するとともに、図7(b)に示すように、再びそれらトレンチA21aおよびA21bに例えばシリコンからなる半導体膜13aおよび13bを埋設する(埋め込みエピ)。
次いで、適宜の平坦化処理を施した後、図7(c)に示すように、例えばレジスト等からなる適宜のマスク材MK22を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。そして、そのパターニングされたマスク材MK22をマスクとしての基板表面からのエッチング(例えばウェットエッチング)により、図8(a)に示すように、トレンチA22aおよびA22bを形成する。この際、上記膜材TFaおよびTFbが上記半導体領域13よりも高いエッチング耐性を有しているため、上記エッチングは、いわゆるノッチ効果により、膜材TFaおよびTFbに沿うかたちで図の横方向に進むことになる。さらに、このエッチングが進むと、図8(b)に示すように、上記膜材TFaおよびTFbの、上記磁気検出部HPの中央部に対向する一部が、選択的にエッチング除去されることとなる。このように、この実施の形態においても、上記エッチングは、上記膜材TFaおよびTFbにエッチング経路を案内されるかたちで進行する。
次いで、例えばスパッタリング等によりアルミニウム等からなる配線材料を成膜するとともに、これに対しCMPやエッチバック等の平坦化処理を施して、図8(c)に示すように、上記トレンチA22aおよびA22bに上記導体膜W2aおよびW2bを埋設する。こうして、先の図5に例示したような縦型ホール素子が完成することとなる。
以上説明したように、この第2の実施の形態に係る縦型ホール素子およびその製造方法によっても、先の第1の実施の形態による上記(1)〜(7)および(9)の効果と同様もしくはそれに準じた効果を得ることができるとともに、これに加えて、新たに次のような効果を得ることもできる。
(10)エッチストッパ膜(膜材TFaおよびTFb)の形成を、半導体基板内にトレンチA21aおよびA21bを形成して該トレンチA21aおよびA21bの内壁面に上記エッチストッパ膜を成膜した後、再びそのトレンチA21aおよびA21bに半導体膜13aおよび13bを埋設するかたちで行うこととした。こうすることで、上記エッチストッパ膜を適切に形成することができるようになる。
(第3の実施の形態)
以下、この発明に係る縦型ホール素子およびその製造方法についてその第3の実施の形態を示す。
はじめに、図9を参照しつつ、先の第1の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図9の断面図は先の図1(c)の断面図に対応するものであり、同図1(c)に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
同図9に示されるように、この縦型ホール素子も、基本的には、図1に例示した先の第1の実施の形態のホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、先のエッチストッパ膜ESaおよびESb(図1)が割愛された構造とするとともに、上記導体膜W1aおよびW1b(図1)に代えて、図9に示される態様の導体膜W3aおよびW3bを採用することとしている。すなわち、この実施の形態においても、ホール電圧を検出するための配線の組たる上記導体膜W3aおよびW3bは、上記磁気検出部HPとのコンタクトCTaおよびCTbを基板内部でとっている。そして、それらコンタクトCTaおよびCTbは、上記磁気検出部HPを区画する絶縁膜IL2aおよびIL2bの選択的に除去された一部に適宜の配線材料が埋設されるかたちで形成されるとともに、上記磁気検出部HPの中央部に対向するかたちの配置をとっている。ただし、この実施の形態においては、上記導体膜W3aおよびW3bが、基板表面から上記コンタクトCTaおよびCTbへ向かって斜めに延設される構造となっている。
次に、図10〜図12を参照して、上記縦型ホール素子の製造方法について詳述する。なお、これらの断面図は先の図9の断面図に対応するものであり、同図9に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
この製造に際しては、まず、図10(a)に示すように、例えばP型のシリコンからなる半導体層11と、例えば酸化シリコンからなる絶縁層12と、例えばN型のシリコンからなる半導体領域13とが順に積層されて構成されるSOI基板を用意する。そして、図10(b)に示すように、例えばフォトリソグラフィを通じてパターニングされたマスクを用いたRIE等によって、上記トレンチT2aおよびT2bおよびT3を形成するとともに、これに適宜の酸化処理および平坦化処理を施して、上記絶縁膜IL2aおよびIL2bおよびIL3を形成する。なおこの際、上記酸化処理に代えて、CVD法等を用いるようにしてもよい。また、上記平坦化処理としては、例えばCMPやエッチバック等の方法を採用することができる。
次に、図11(a)に示すように、例えばレジスト等からなる適宜のマスク材MK31を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングし、図11(b)に示すように、そのパターニングされたマスク材MK31をマスクとして、異方性エッチングによる斜め方向へのエッチングを行う。そして、このエッチングをさらに進めることによって、上記絶縁膜IL2aおよびIL2bの、上記磁気検出部HPの中央部に対向する一部が、選択的にエッチング除去され、図11(c)に示すようなトレンチA31aおよびA31bが形成されることとなる。
次いで、例えばスパッタリング等によりアルミニウム等からなる配線材料を成膜するとともに、これに対しCMPやエッチバック等の平坦化処理を施して、図12に示すように、上記トレンチA31aおよびA31bに上記導体膜W3aおよびW3bを埋設する。その後、上記マスク材MK31を除去することにより、先の図9に例示したような縦型ホール素子が完成することとなる。
以上説明したように、この第3の実施の形態に係る縦型ホール素子およびその製造方法によっても、先の第1の実施の形態による上記(1)〜(3)および(6)および(9)の効果と同様もしくはそれに準じた効果を得ることができるとともに、これに加えて、新たに次のような効果を得ることもできる。
(11)ホール電圧を検出するための配線の組たる上記導体膜W3aおよびW3bを、それぞれ半導体基板の表面から磁気検出部HPとのコンタクトCTaおよびCTbへ向かって斜めに延設させる構造とした。これにより、例えば異方性エッチングによる斜め方向へのエッチングにより、当該ホール素子をより容易に製造することが可能になる。
(12)また、その製造に際して、半導体基板の表面から、異方性エッチングによる斜め方向へのエッチングを行うこととした。こうすることで、上記構造の実現がより容易且つ適切に行われるようになる。
(第4の実施の形態)
次いで、図13および図14に、この発明に係る縦型ホール素子の第4の実施の形態を示す。
まず、図13を参照しつつ、先の第1の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図13は、先の図1(a)の平面図におけるL2−L2線を上に平行移動させてN+拡散層14a上を通るようにした線に沿った断面図に相当するものであり、先の図1(c)に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
同図13に示されるように、この縦型ホール素子も、基本的には、図1に例示した先の第1の実施の形態のホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、例えばKOH等による基板裏面からのエッチングを通じて形成されるトレンチの側壁に、例えば酸化シリコン等からなる絶縁膜IL4aおよびIL4bを形成するとともに、そのトレンチに導体膜W1cを埋設するようにしている。すなわち、磁気検出部HPと同磁気検出部HPに電流を供給するための配線の組(端子Sおよび端子G)とのコンタクトCTcおよびCTdが、基板の表面側および裏面側に対向するかたちで配置されることになる。これにより、磁気検出部HPにおける抵抗成分の対称性はさらに高められることとなり、図14に示すように、磁気検出部HPにおける抵抗成分は、その等価回路としてホイットストーンブリッジ(4つの抵抗R1〜R4が菱形の各辺を構成するかたちで接続されたブリッジ回路)をなすような配置となる。このため、オフセット電圧のずれが発生しにくくなり、磁気検出素子としての感度についてもこれをさらに高めることができるようになる。また、先の図1中に示したN+拡散層14b等の形成も割愛することができるようになるため、縦型ホール素子としての構造の簡素化が図られるようにもなる。
以上説明したように、この第4の実施の形態に係る縦型ホール素子によっても、先の第1の実施の形態による上記(1)〜(5)の効果と同様もしくはそれに準じた効果を得ることができるとともに、これに加えて、新たに次のような効果を得ることもできる。
(13)磁気検出部HPとこの磁気検出部HPに電流を供給するための配線の組(端子Sおよび端子G)とのコンタクトCTcおよびCTdが、半導体基板の表面側および裏面側に対向するかたちで配置される構造とした。これにより、磁気検出素子としての感度についてもこれをさらに高めることができるようになる。
(14)また、縦型ホール素子としての構造の簡素化が図られるようにもなる。
(第5の実施の形態)
さらに、図15および図16に、この発明に係る縦型ホール素子の第5の実施の形態を示す。
まず、図15を参照しつつ、先の第2の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図15も、先の図1(a)の平面図におけるL2−L2線を上に平行移動させてN+拡散層14a上を通るようにした線に沿った断面図に相当するものである。また、同図15において、先の図5に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
同図15に示されるように、この縦型ホール素子も、基本的には、図5に例示した先の第2の実施の形態のホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、先のSOI基板に代えて、単一の導電型(例えばN型)からなる半導体基板11aを採用することとしている。そして、半導体基板11aの裏面側には、同基板11aの表面側に形成されたN+拡散層14aに対向するかたちで、同基板11aの不純物濃度(N型)の選択的に高められたN+拡散層14cが形成されている。すなわち、磁気検出部HPと同磁気検出部HPに電流を供給するための配線の組(端子Sおよび端子G)とのコンタクトCTcおよびCTdが、半導体基板11aの表面側および裏面側に対向するかたちで配置されることになる。これにより、磁気検出部HPにおける抵抗成分の対称性はさらに高められることとなり、図16に示すように、磁気検出部HPにおける抵抗成分は、その等価回路としてホイットストーンブリッジ(4つの抵抗R1〜R4が菱形の各辺を構成するかたちで接続されたブリッジ回路)をなすような配置となる。このため、オフセット電圧のずれが発生しにくくなり、磁気検出素子としての感度についてもこれをさらに高めることができるようになる。また、先の図1中に示したN+拡散層14b等の形成も割愛することができるようになるため、縦型ホール素子としての構造の簡素化が図られるようにもなる。なおここでは、SOI基板に代えて単一の導電型からなる半導体基板を採用することとしているため、素子分離用の絶縁膜IL3は、図15に示されるように、膜材TFaおよびTFbに接続される態様で形成されることとなる。
以上説明したように、この第5の実施の形態に係る縦型ホール素子によっても、先の第1あるいは第4の実施の形態による上記(1)〜(5)および(13)および(14)の効果と同様もしくはそれに準じた効果を得ることができる。
(他の実施の形態)
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記第2の実施の形態に係る縦型ホール素子の製造方法では、エッチストッパ膜の形成を、半導体基板内にトレンチを形成して該トレンチの内壁面にエッチストッパ膜を成膜した後、再びそのトレンチに半導体膜を埋設するかたちで行うようにした。こうしたエッチストッパ膜の形成方法は、上記第1の実施の形態に係る縦型ホール素子の製造方法に対しても適用することができる。すなわち、先の図2(b)〜図3(a)に示した工程に代えて、図17(a)〜図18(b)に示すような工程を採用することとしてもよい。以下、図17(a)〜図18(b)を参照しつつ、同工程について説明する。なお、これら各図の断面図は先の図1(c)の断面図に対応するものであり、同図1(c)に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
図17(a)に示すように、ここでは、先の図2(b)に示した状態から説明を開始する。すなわち、こうした基板に対して、例えばレジスト等からなる適宜のマスク材MK13を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。そして、図17(b)に示すように、そのパターニングされたマスク材MK13をマスクとして、例えばKOH等により、半導体基板(SOI基板)のエッチングを行う。次いで、図17(c)に示すように、そこに形成されたトレンチA12aおよびA12bの底面(内壁面)に適宜の酸化処理を施して、あるいはCVD法を用いて、エッチストッパ膜ESaおよびESbを成膜する。さらに、図18(a)に示すように、それらトレンチA12aおよびA12bに再び例えばシリコンからなる半導体膜13aおよび13bを埋設(埋め込みエピ)した後、適宜の平坦化処理を施すことによって、図18(b)に示すように、先の図3(a)に示した構造に準じた構造を有する基板が作製されることとなる。
・上記第2の実施の形態に係る縦型ホール素子の製造方法においては、上記膜材TFaおよびTFbを酸化処理によって成膜することとしたが、これに限られることなく、同膜材TFaおよびTFbの成膜方法は任意である。例えばこれを、CVD法にて成膜することとした場合、先の図6(c)〜図7(b)に示した工程は、例えば図19(a)〜図20(c)に示すような工程となる。以下、図19(a)〜図20(c)を参照しつつ、同工程について説明する。なお、これら各図の断面図は先の図5の断面図に対応するものであり、同図5に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
図19(a)に示すように、ここでは、先の図6(c)に示した状態から説明を開始する。なお、同図19(a)中のマスク材MK23は、図6(c)に示したマスク材MK21に対応するものである。すなわち、図19(b)に示すように、こうしたマスク材MK23をマスクとして、例えばKOH等により、半導体基板(SOI基板)のエッチングを行った後、同マスク材MK23を除去することによって、図19(c)に示すような構造とする。次いで、図20(a)に示すように、適宜の原料を用いたCVD法により、上記エッチングにより形成されたトレンチA23aおよびA23bの内壁面を含めた基板全面に例えば酸化シリコン等からなる膜材TFを成膜する。そして、図20(b)に示すように、それらトレンチA23aおよびA23bに再び例えばシリコンからなる半導体膜13aおよび13bを埋設(埋め込みエピ)した後、適宜の平坦化処理を施すことによって、図20(c)に示すように、先の図7(b)に示した構造に準じた構造を有する基板が作製されることとなる。
・上記第4の実施の形態の図13に例示した縦型ホール素子では、導体膜W1cと基板との間に絶縁膜IL4aおよびIL4bを形成することとしたが、図21に示すように、これを割愛した構造としてもよい。
・上記第1〜第4の実施の形態において、SOI基板の絶縁層12の界面(半導体領域13の底面近傍)の不純物濃度(N型)を選択的に高めて、ここにもN+拡散層(埋込層)を形成するようにしてもよい。こうした構造では、その埋込層が駆動電流の電流経路となるため、ホール素子としての特性変化が抑制されることとなり、ひいては安定した磁気検出が可能となる。また、その製造に際しては、
(イ)SOIを張り合わせる前に導電型不純物をドーピングする。
(ロ)高加速インプラ(イオン注入)後、熱拡散等の拡散処理を行う。
(ハ)絶縁層12の界面に上記N+拡散層(埋込層)を形成した後、その上にこれよりも不純物濃度の低い半導体膜(N-エピ膜)を上記半導体領域13として成膜する。
等々の方法を用いることができる。
・上記第1〜第4の実施の形態においてはSOI基板を用いることとしたが、これに限らず、任意の基板を採用することができる。例えば、上記第2の実施の形態の図5に例示した縦型ホール素子において、絶縁層12を割愛した場合は、図22に示すような構造となる。こうした構造のホール素子に対しても、この発明は同様に適用することができる。なお、この図22の断面図は先の図5の断面図に対応するものである。また、この図22においては、図5に示した要素と同一の要素に各々同一の符号を付して示している。
・上記各実施の形態に係る縦型ホール素子においては、当該ホール素子を素子分離するために絶縁膜IL3を用いることとしたが、これに限られることはなく、例えば拡散層による電位障壁を通じて素子分離するようにしてもよい。図23に、上記第2の実施の形態の図5に例示した縦型ホール素子において、絶縁膜IL3の代わりに拡散層DFを用いるようにしたときの構造を示す。また、図24〜図26には、こうした構造を有するホール素子の製造工程の一例を示す。なお、これら各図の断面図は先の図5の断面図に対応するものであり、同図5に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
図24(a)に示すように、この製造に際しては、まず、例えばP型のシリコンからなる半導体層11と、例えば酸化シリコンからなる絶縁層12と、例えばN型のシリコンからなる半導体領域13とが順に積層されて構成されるSOI基板を用意する。そして、図24(b)に示すように、例えばフォトリソグラフィを通じてパターニングされたマスクを用いて、この基板に対して例えば硼素(B)等のP型不純物をイオン注入するとともに、例えば熱拡散によりこの注入した不純物を拡散して上記拡散層DFを形成する。そして、図24(c)に示すように、例えばレジスト等からなる適宜のマスク材MK24を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。次いで、そのパターニングされたマスク材MK24をマスクとして、例えばKOH等により、上記半導体基板(SOI基板)のエッチングを行うとともに、図25(a)に示すように、そこに形成されたトレンチA24aおよびA24bの内壁面に適宜の酸化処理を施して膜材TFaおよびTFbを成膜する。そして、図25(b)に示すように、それらトレンチA24aおよびA24bに例えばシリコンからなる半導体膜13aおよび13bを埋設する(埋め込みエピ)。さらにこれに、適宜の平坦化処理を施した後、図25(c)に示すように、例えばレジスト等からなる適宜のマスク材MK25を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。その後、図26(a)〜(c)に示すような、先の図8(a)〜(c)に示した工程に準じた工程を経て、図23に例示するような縦型ホール素子が完成することとなる。
・上記各実施の形態に係る縦型ホール素子においては、半導体基板内に磁気検出部HPを区画するために酸化シリコン膜を用いることとしたが、これに限られることはなく、例えばその他の絶縁膜を用いるようにしてもよい。さらに絶縁膜にも限られることなく、例えば拡散層による電位障壁を通じて半導体基板内に上記磁気検出部HPを区画するようにしてもよい。
・上記各実施の形態においては、半導体基板の材料としてシリコンを用いるようにしたが、製造工程や構造上の条件等に応じてその他の材料を適宜採用するようにしてもよい。例えば、GaAs、InSb、InAs、SiC等の化合物半導体材料やGe(ゲルマニウム)等の半導体材料も用いることができる。特に、GaAs、InAsは温度特性の優れた材料であり、当該ホール素子の高感度化を図る上で有効である。また一般に、シリコン等の半導体材料は、P型からなる半導体よりもN型からなる半導体のほうが大きなキャリア移動度をもっているため、磁気検出素子としての高感度化を図る上では、上記半導体領域13の材料としてN型の半導体材料を用いることが望ましい。
・上記第1および第2および第4および第5の実施の形態においては、エッチストッパ膜(エッチストッパ膜ESaおよびESbや、膜材TFaおよびTFb)の材料として、酸化シリコンを用いるようにした。しかし、これに限られることなく、例えば窒化シリコン等も適宜採用することができる。特に窒化シリコンは、酸化シリコンの一般的なエッチャントに対する耐性が高いため、酸化シリコンをエッチングする際に用いて有効である。また、半導体基板(半導体領域13)がシリコン以外の材料からなるものであっても、その材料に応じて適宜の材料を選択することができる。要は、半導体基板よりも高いエッチング耐性を有するものであれば任意の膜材を上記エッチストッパ膜として用いることができる。そして、同エッチストッパ膜の形成を、半導体基板内へのイオン注入を通じて行うこととすれば、少なくとも第1の実施の形態による上記(8)の効果に準じた効果は得ることができる。なお、こうしたエッチストッパ膜の材料が、半導体基板内に磁気検出部HPを区画する膜材と同一の材料である必要はない。
・また、こうしたエッチストッパ膜の形成態様も、上記第1または第2または第4または第5の実施の形態において例示したものに限られることなく、ホール電圧を検出するための配線の組の各配線を、磁気検出部HPとのコンタクトCTaおよびCTbへと導くかたちで形成されていればそれで足りる。
・上記各実施の形態においては、ホール電圧を検出するための配線の組(導体膜)の材料として例えばアルミニウムを用いることとしたが、これに限られることなく、任意の配線材料を採用することができる。例えば銅等、その他の金属材料を採用してもよい。
・上記各実施の形態におけるN+拡散層14aについてこれを、これが形成される絶縁膜で囲繞される領域の全面にわたって形成することで、電極(配線)のアライメントずれに起因する特性変化等も好適に抑制されるようになる。
・上記各実施の形態においては、配線とのオーミックコンタクトを実現するために、N+拡散層14a〜14cを形成することとしたが、これは必須ではない。すなわち、こうしたN+拡散層を割愛した構造とすることもできる。
・上記各実施の形態においては、ホール電圧を検出するための配線の組と磁気検出部HPとのコンタクトCTaおよびCTbを、磁気検出部HPの中央部に対向するかたちの配置とすることとしたが、これは必須の構造ではない。すなわち、それらホール電圧を検出するための配線の組と磁気検出部HPとのコンタクトCTaおよびCTbを、磁気検出部HPにおける抵抗成分がその等価回路としてホイットストーンブリッジをなすように配置することで、第1の実施の形態による上記(2)の効果に準じた効果は得ることができる。
・また、こうした構造でさえ必須ではなく、ホール電圧を検出するための配線の組が、半導体基板の内部で磁気検出部HPとのコンタクトCTaおよびCTbをとる態様で形成される構造であれ、第1の実施の形態による上記(1)の効果と同様もしくはそれに準じた効果を得ることはできる。