JPH11298000A - パワーｍｏｓｆｅｔおよびその製造方法 - Google Patents
パワーｍｏｓｆｅｔおよびその製造方法Info
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- JPH11298000A JPH11298000A JP10515298A JP10515298A JPH11298000A JP H11298000 A JPH11298000 A JP H11298000A JP 10515298 A JP10515298 A JP 10515298A JP 10515298 A JP10515298 A JP 10515298A JP H11298000 A JPH11298000 A JP H11298000A
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Abstract
(57)【要約】
【課題】各電極が主表面側に存在しオン抵抗の小さなパ
ワーＭＯＳＦＥＴおよびその製造方法を提供する。 【解決手段】ｎ形シリコン基板１の主表面側に、互いが
トレンチ９により分離されたｐ形ウェル領域２ａ,２ｂ,
２ｃとｎ形ドレイン領域４とが離間して形成してある。
各ｐ形ウェル領域２ａ,２ｂ,２ｃの主表面側にはそれぞ
れｎ形ソース領域３ａ,３ｂ,３ｃが形成されている。ゲ
ート電極７は、トレンチ１９の内周面にゲート酸化膜５
を介して形成している。
ワーＭＯＳＦＥＴおよびその製造方法を提供する。 【解決手段】ｎ形シリコン基板１の主表面側に、互いが
トレンチ９により分離されたｐ形ウェル領域２ａ,２ｂ,
２ｃとｎ形ドレイン領域４とが離間して形成してある。
各ｐ形ウェル領域２ａ,２ｂ,２ｃの主表面側にはそれぞ
れｎ形ソース領域３ａ,３ｂ,３ｃが形成されている。ゲ
ート電極７は、トレンチ１９の内周面にゲート酸化膜５
を介して形成している。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔおよびその製造方法に関するものである。
Ｔおよびその製造方法に関するものである。
【０００２】
【従来の技術】従来より、横型パワーＭＯＳＦＥＴはい
わゆるパワーＩＣなどの分野において用いられている。
図４に従来の横型パワーＭＯＳＦＥＴの単位セルトラン
ジスタの概略断面図を示す。単位セルトランジスタは横
型ＭＯＳＦＥＴであって、単結晶のｎ形シリコン基板１
の主表面側でｎ形シリコン基板１内に、ｐ形ウェル領域
２と高不純物濃度のｎ形ドレイン領域４（ｎ+ドレイ
ン）とが離間して形成され、ｐ形ウェル領域２内に、高
不純物濃度のｎ形ソース領域３（ｎ+ソース）が形成さ
れている。ここにおいて、ｐ形ウェル領域２とｎ形ソー
ス領域３とは二重拡散技術により形成されている。ｐ形
ウェル領域２の主表面側においてｎ形シリコン基板１と
ｎ形ソース領域３とで挟まれた領域２ｄ上には、薄い熱
酸化膜（二酸化シリコン）からなるゲート酸化膜５を介
してポリシリコンからなるゲート電極７が形成されてい
る。また、ｎ形ドレイン領域４上にはドレイン電極８が
形成され、ｎ形ソース領域３上にはソース電極６が形成
されている。
わゆるパワーＩＣなどの分野において用いられている。
図４に従来の横型パワーＭＯＳＦＥＴの単位セルトラン
ジスタの概略断面図を示す。単位セルトランジスタは横
型ＭＯＳＦＥＴであって、単結晶のｎ形シリコン基板１
の主表面側でｎ形シリコン基板１内に、ｐ形ウェル領域
２と高不純物濃度のｎ形ドレイン領域４（ｎ+ドレイ
ン）とが離間して形成され、ｐ形ウェル領域２内に、高
不純物濃度のｎ形ソース領域３（ｎ+ソース）が形成さ
れている。ここにおいて、ｐ形ウェル領域２とｎ形ソー
ス領域３とは二重拡散技術により形成されている。ｐ形
ウェル領域２の主表面側においてｎ形シリコン基板１と
ｎ形ソース領域３とで挟まれた領域２ｄ上には、薄い熱
酸化膜（二酸化シリコン）からなるゲート酸化膜５を介
してポリシリコンからなるゲート電極７が形成されてい
る。また、ｎ形ドレイン領域４上にはドレイン電極８が
形成され、ｎ形ソース領域３上にはソース電極６が形成
されている。
【０００３】ところで、図４に示す横型パワーＭＯＳＦ
ＥＴは、電流がｎ形ドレイン領域４からｎ形ソース領域
３へゲート電極７下方においてｐ形ウェル領域２の上記
領域２ｄに形成されるチャネルを通って流れる。つま
り、図４中に一点鎖線で示す矢印Ａの向きに電流が流れ
る。この種の横型パワーＭＯＳＦＥＴでは、電流容量の
増大（大電流化）を目的として、オン抵抗（電流と電圧
との比の逆数に相当する量がオン抵抗として定義されて
いる）を低減するために、セルサイズを小さくし単位面
積当たりのセル数を増加させて電流経路を多くしてい
る。
ＥＴは、電流がｎ形ドレイン領域４からｎ形ソース領域
３へゲート電極７下方においてｐ形ウェル領域２の上記
領域２ｄに形成されるチャネルを通って流れる。つま
り、図４中に一点鎖線で示す矢印Ａの向きに電流が流れ
る。この種の横型パワーＭＯＳＦＥＴでは、電流容量の
増大（大電流化）を目的として、オン抵抗（電流と電圧
との比の逆数に相当する量がオン抵抗として定義されて
いる）を低減するために、セルサイズを小さくし単位面
積当たりのセル数を増加させて電流経路を多くしてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、セルの
微細化には限界があるので、大電流化にも限界があり、
オン抵抗の低減が縦型パワーＭＯＳＦＥＴに比べて不十
分であるという不具合があった。
微細化には限界があるので、大電流化にも限界があり、
オン抵抗の低減が縦型パワーＭＯＳＦＥＴに比べて不十
分であるという不具合があった。
【０００５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、各電極が主表面側に存在しオン抵抗
の小さなパワーＭＯＳＦＥＴおよびその製造方法を提供
することにある。
あり、その目的は、各電極が主表面側に存在しオン抵抗
の小さなパワーＭＯＳＦＥＴおよびその製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、第１導電形の半導体層の主表面
側に、互いが溝により分離された複数の第２導電形のウ
ェル領域と第１導電形のドレイン領域とがそれぞれ離間
して形成され、前記ウェル領域の主表面側に第１導電形
のソース領域が形成され、前記溝の内周面にはゲート酸
化膜を介してゲート電極が形成されて成ることを特徴と
するものであり、溝の内周面に沿ってチャネルが形成さ
れることになるから、単位セルトランジスタのサイズを
変えることなしに、ドレイン・ソース間に流れる電流量
が増加する。すなわち、オン抵抗が小さくなる。
目的を達成するために、第１導電形の半導体層の主表面
側に、互いが溝により分離された複数の第２導電形のウ
ェル領域と第１導電形のドレイン領域とがそれぞれ離間
して形成され、前記ウェル領域の主表面側に第１導電形
のソース領域が形成され、前記溝の内周面にはゲート酸
化膜を介してゲート電極が形成されて成ることを特徴と
するものであり、溝の内周面に沿ってチャネルが形成さ
れることになるから、単位セルトランジスタのサイズを
変えることなしに、ドレイン・ソース間に流れる電流量
が増加する。すなわち、オン抵抗が小さくなる。
【０００７】請求項２の発明は、第１導電形の半導体層
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離するトレンチ
をドライエッチングによって形成し、前記トレンチの内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とし、各電極が主表面側に存在しオン抵抗の小さ
なパワーＭＯＳＦＥＴを提供することができる。また、
トレンチをドライエッチングにより形成しているので、
単位セルトランジスタの微細化に容易に対応することが
でき、しかも、チャネル長の設計が容易になる。
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離するトレンチ
をドライエッチングによって形成し、前記トレンチの内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とし、各電極が主表面側に存在しオン抵抗の小さ
なパワーＭＯＳＦＥＴを提供することができる。また、
トレンチをドライエッチングにより形成しているので、
単位セルトランジスタの微細化に容易に対応することが
でき、しかも、チャネル長の設計が容易になる。
【０００８】請求項３の発明は、第１導電形の半導体層
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する断面Ｖ字
状の溝を異方性エッチングによって形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とし、各電極が主表面側に存在しオン抵抗の小さ
なパワーＭＯＳＦＥＴを提供することができる。また、
溝を断面Ｖ字状に形成しているので、請求項２の発明に
比べて溝へのゲート電極の埋め込み性を改善することが
できる。
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する断面Ｖ字
状の溝を異方性エッチングによって形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とし、各電極が主表面側に存在しオン抵抗の小さ
なパワーＭＯＳＦＥＴを提供することができる。また、
溝を断面Ｖ字状に形成しているので、請求項２の発明に
比べて溝へのゲート電極の埋め込み性を改善することが
できる。
【０００９】請求項４の発明は、第１導電形の半導体層
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する酸化膜を
選択酸化により形成し、該選択酸化により形成された酸
化膜をエッチングすることによって前記ウェル領域およ
び前記ソース領域を複数に分離する断面Ｕ字状の溝を形
成し、前記溝の内周面にゲート酸化膜を介してゲート電
極を形成することを特徴とし、各電極が主表面側に存在
しオン抵抗の小さなパワーＭＯＳＦＥＴを提供すること
ができる。また、溝を断面Ｕ字状に形成しているので、
溝の底近傍における電界の集中を抑制することができ、
耐圧の低下を抑制することができる。
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する酸化膜を
選択酸化により形成し、該選択酸化により形成された酸
化膜をエッチングすることによって前記ウェル領域およ
び前記ソース領域を複数に分離する断面Ｕ字状の溝を形
成し、前記溝の内周面にゲート酸化膜を介してゲート電
極を形成することを特徴とし、各電極が主表面側に存在
しオン抵抗の小さなパワーＭＯＳＦＥＴを提供すること
ができる。また、溝を断面Ｕ字状に形成しているので、
溝の底近傍における電界の集中を抑制することができ、
耐圧の低下を抑制することができる。
【００１０】
【発明の実施の形態】（実施形態１）本実施形態のパワ
ーＭＯＳＦＥＴの製造方法を図１を参照しながら説明す
る。
ーＭＯＳＦＥＴの製造方法を図１を参照しながら説明す
る。
【００１１】まず、単結晶のｎ形シリコン基板１（半導
体層）の主表面側の所定領域にボロン（Ｂ）などのｐ形
不純物をイオン注入して熱拡散させることによってｐ形
ウェル領域２を形成し、その後、リン（Ｐ）などのｎ形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてｎ形ソース領域３およびｎ形ド
レイン領域４を形成することにより、図１（ａ）に示す
構造が得られる。ここにおいて、ｐ形ウェル領域２とｎ
形ソース領域３とはいわゆる二重拡散技術を利用して形
成している。なお、ｐ形ウェル領域２、ｎ形ソース領域
３、ｎ形ドレイン領域４の形成方法は周知である。
体層）の主表面側の所定領域にボロン（Ｂ）などのｐ形
不純物をイオン注入して熱拡散させることによってｐ形
ウェル領域２を形成し、その後、リン（Ｐ）などのｎ形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてｎ形ソース領域３およびｎ形ド
レイン領域４を形成することにより、図１（ａ）に示す
構造が得られる。ここにおいて、ｐ形ウェル領域２とｎ
形ソース領域３とはいわゆる二重拡散技術を利用して形
成している。なお、ｐ形ウェル領域２、ｎ形ソース領域
３、ｎ形ドレイン領域４の形成方法は周知である。
【００１２】次に、ｐ形ウェル領域２およびｎ形ソース
領域３を複数に分離するためのレジストマスクをフォト
リソグラフィ技術によって形成し、ＣＦ4などをエッチ
ングガスとしてドライエッチング（異方性エッチング）
を行うことによってトレンチ（溝）９を形成することに
より、図１（ｂ）に示す構造が得られる。ここにおい
て、図１（ｂ）に示す例では、２つのトレンチ９によっ
て、図１（ａ）におけるｐ形ウェル領域２が３つのｐ形
ウェル領域２ａ，２ｂ，２ｃに分離され、図１（ａ）に
おけるｎ形ソース領域３が３つのｎ形ソース領域３ａ，
３ｂ，３ｃに分離されている。
領域３を複数に分離するためのレジストマスクをフォト
リソグラフィ技術によって形成し、ＣＦ4などをエッチ
ングガスとしてドライエッチング（異方性エッチング）
を行うことによってトレンチ（溝）９を形成することに
より、図１（ｂ）に示す構造が得られる。ここにおい
て、図１（ｂ）に示す例では、２つのトレンチ９によっ
て、図１（ａ）におけるｐ形ウェル領域２が３つのｐ形
ウェル領域２ａ，２ｂ，２ｃに分離され、図１（ａ）に
おけるｎ形ソース領域３が３つのｎ形ソース領域３ａ，
３ｂ，３ｃに分離されている。
【００１３】次に、熱酸化によってトレンチ９の内周面
およびｎ形シリコン基板１の主表面側に熱酸化膜を形成
する。ここに、トレンチ９の内周面に形成される熱酸化
膜はゲート酸化膜５を構成する。上述の熱酸化膜を形成
した後には、ＬＰＣＶＤ（減圧ＣＶＤ）法を用いて上記
熱酸化膜の全面を覆うように多結晶シリコンを堆積させ
る。つまり、多結晶シリコンの一部はトレンチ９内に埋
め込まれる。その後、トレンチ９内およびトレンチ９上
にのみ多結晶シリコンを残すためのレジストマスクを形
成し、多結晶シリコンの不要部分をＲＩＥ装置などによ
りエッチング除去することにより上記多結晶シリコンか
らなるゲート電極７を形成する。その後、レジストマス
クを除去し、ｎ形シリコン基板１の主表面側にＡＰＣＶ
Ｄ（常圧ＣＶＤ）法を用いて酸化膜からなる層間絶縁膜
１０を堆積させ、ｎ形ソース領域３ａ，３ｂ，３ｃそれ
ぞれの表面の一部およびｎ形ドレイン領域４の表面の一
部を露出させるための開孔を有するレジストマスクを形
成して、層間絶縁膜１０および上記熱酸化膜の不要部分
をエッチングして接続孔を形成する。その後、レジスト
マスクを除去し、続いて、例えばスパッタ法によりｎ形
シリコン基板１の主表面側に金属膜を形成し、形成した
金属膜の不要部分をフォトリソグラフィ技術およびエッ
チング技術を用いて除去することにより上記金属膜から
なるソース電極６ａ，６ｂ，６ｃおよびドレイン電極８
が形成され、図１（ｃ）に示す構造が得られる。ここ
に、図１（ｃ）は、パワーＭＯＳＦＥＴの単位セルトラ
ンジスタの構造を示し、ゲートＧに正のバイアス電圧を
印加すると、各ｎ形ソース領域３ａ，３ｂ，３ｃそれぞ
れにおいてトレンチ９の内周面に沿ってチャネルが形成
され、ドレインＤ・ソースＳ間を流れる電流経路を模式
的に表現すると図１（ｃ）に一点鎖線で示すようにな
る。しかして、本実施形態のパワーＭＯＳＦＥＴは、単
位セルトランジスタのサイズを従来例から変えることな
しに、ドレインＤ・ソースＳ間に流れる電流量が増加す
る。すなわち、オン抵抗が小さくなるのである。
およびｎ形シリコン基板１の主表面側に熱酸化膜を形成
する。ここに、トレンチ９の内周面に形成される熱酸化
膜はゲート酸化膜５を構成する。上述の熱酸化膜を形成
した後には、ＬＰＣＶＤ（減圧ＣＶＤ）法を用いて上記
熱酸化膜の全面を覆うように多結晶シリコンを堆積させ
る。つまり、多結晶シリコンの一部はトレンチ９内に埋
め込まれる。その後、トレンチ９内およびトレンチ９上
にのみ多結晶シリコンを残すためのレジストマスクを形
成し、多結晶シリコンの不要部分をＲＩＥ装置などによ
りエッチング除去することにより上記多結晶シリコンか
らなるゲート電極７を形成する。その後、レジストマス
クを除去し、ｎ形シリコン基板１の主表面側にＡＰＣＶ
Ｄ（常圧ＣＶＤ）法を用いて酸化膜からなる層間絶縁膜
１０を堆積させ、ｎ形ソース領域３ａ，３ｂ，３ｃそれ
ぞれの表面の一部およびｎ形ドレイン領域４の表面の一
部を露出させるための開孔を有するレジストマスクを形
成して、層間絶縁膜１０および上記熱酸化膜の不要部分
をエッチングして接続孔を形成する。その後、レジスト
マスクを除去し、続いて、例えばスパッタ法によりｎ形
シリコン基板１の主表面側に金属膜を形成し、形成した
金属膜の不要部分をフォトリソグラフィ技術およびエッ
チング技術を用いて除去することにより上記金属膜から
なるソース電極６ａ，６ｂ，６ｃおよびドレイン電極８
が形成され、図１（ｃ）に示す構造が得られる。ここ
に、図１（ｃ）は、パワーＭＯＳＦＥＴの単位セルトラ
ンジスタの構造を示し、ゲートＧに正のバイアス電圧を
印加すると、各ｎ形ソース領域３ａ，３ｂ，３ｃそれぞ
れにおいてトレンチ９の内周面に沿ってチャネルが形成
され、ドレインＤ・ソースＳ間を流れる電流経路を模式
的に表現すると図１（ｃ）に一点鎖線で示すようにな
る。しかして、本実施形態のパワーＭＯＳＦＥＴは、単
位セルトランジスタのサイズを従来例から変えることな
しに、ドレインＤ・ソースＳ間に流れる電流量が増加す
る。すなわち、オン抵抗が小さくなるのである。
【００１４】（実施形態２）本実施形態のパワーＭＯＳ
ＦＥＴの製造方法を図２を参照しながら説明する。
ＦＥＴの製造方法を図２を参照しながら説明する。
【００１５】まず、単結晶のｎ形シリコン基板１（半導
体層）の主表面側の所定領域にボロン（Ｂ）などのｐ形
不純物をイオン注入して熱拡散させることによってｐ形
ウェル領域２を形成し、その後、リン（Ｐ）などのｎ形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてｎ形ソース領域３およびｎ形ド
レイン領域４を形成することにより、図２（ａ）に示す
構造が得られる。ここにおいて、ｐ形ウェル領域２とｎ
形ソース領域３とはいわゆる二重拡散技術を利用して形
成している。なお、ｐ形ウェル領域２、ｎ形ソース領域
３、ｎ形ドレイン領域４の形成方法は周知である。
体層）の主表面側の所定領域にボロン（Ｂ）などのｐ形
不純物をイオン注入して熱拡散させることによってｐ形
ウェル領域２を形成し、その後、リン（Ｐ）などのｎ形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてｎ形ソース領域３およびｎ形ド
レイン領域４を形成することにより、図２（ａ）に示す
構造が得られる。ここにおいて、ｐ形ウェル領域２とｎ
形ソース領域３とはいわゆる二重拡散技術を利用して形
成している。なお、ｐ形ウェル領域２、ｎ形ソース領域
３、ｎ形ドレイン領域４の形成方法は周知である。
【００１６】次に、ｐ形ウェル領域２およびｎ形ソース
領域３を複数に分離するためのマスクを形成し、例え
ば、ヒドラジン（ＮＨ2−ＮＨ2）などを用いて異方性エ
ッチングを行うことによってｎ形シリコン基板１の主表
面側から深さ方向に断面Ｖ字状の溝１９を形成すること
により、図２（ｂ）に示す構造が得られる。ここにおい
て、図２（ｂ）に示す例では、２つの溝１９によって、
図２（ａ）におけるｐ形ウェル領域２が３つのｐ形ウェ
ル領域２ａ，２ｂ，２ｃに分離され、図２（ａ）におけ
るｎ形ソース領域３が３つのｎ形ソース領域３ａ，３
ｂ，３ｃに分離されている。
領域３を複数に分離するためのマスクを形成し、例え
ば、ヒドラジン（ＮＨ2−ＮＨ2）などを用いて異方性エ
ッチングを行うことによってｎ形シリコン基板１の主表
面側から深さ方向に断面Ｖ字状の溝１９を形成すること
により、図２（ｂ）に示す構造が得られる。ここにおい
て、図２（ｂ）に示す例では、２つの溝１９によって、
図２（ａ）におけるｐ形ウェル領域２が３つのｐ形ウェ
ル領域２ａ，２ｂ，２ｃに分離され、図２（ａ）におけ
るｎ形ソース領域３が３つのｎ形ソース領域３ａ，３
ｂ，３ｃに分離されている。
【００１７】次に、熱酸化によって溝１９の内周面およ
びｎ形シリコン基板１の主表面側に熱酸化膜を形成す
る。ここに、溝１９の内周面に形成される熱酸化膜はゲ
ート酸化膜５を構成する。上述の熱酸化膜を形成した後
には、ＬＰＣＶＤ（減圧ＣＶＤ）法を用いて上記熱酸化
膜の全面を覆うように多結晶シリコンを堆積させる。つ
まり、多結晶シリコンの一部は溝１９内に埋め込まれ
る。その後、溝１９内および溝１９上にのみ多結晶シリ
コンを残すためのレジストマスクを形成し、多結晶シリ
コンの不要部分をＲＩＥ装置などによってエッチング除
去することにより上記多結晶シリコンからなるゲート電
極７を形成する。その後、レジストマスクを除去し、ｎ
形シリコン基板１の主表面側にＡＰＣＶＤ（常圧ＣＶ
Ｄ）法を用いて酸化膜からなる層間絶縁膜１０を堆積さ
せ、ｎ形ソース領域３ａ，３ｂ，３ｃそれぞれの表面の
一部およびｎ形ドレイン領域４の表面の一部を露出させ
るための開孔を有するレジストマスクを形成して、層間
絶縁膜１０および上記熱酸化膜の不要部分をエッチング
して接続孔を形成する。その後、レジストマスクを除去
し、続いて、例えば、スパッタ法により金属膜を形成
し、形成した金属膜の不要部分をフォトリソグラフィ技
術およびエッチング技術を用いて除去することによりソ
ース電極６ａ，６ｂ，６ｃ、ドレイン電極８が形成さ
れ、図２（ｃ）に示す構造が得られる。ここに、図２
（ｃ）は、パワーＭＯＳＦＥＴの単位セルトランジスタ
の構造を示し、ゲートＧに正のバイアス電圧を印加する
と、各ｎ形ソース領域３ａ，３ｂ，３ｃそれぞれにおい
て溝１９の内周面に沿ってチャネルが形成され、ドレイ
ンＤ・ソースＳ間を流れる電流経路を模式的に表現する
と図２（ｃ）に一点鎖線で示すようになる。しかして、
本実施形態のパワーＭＯＳＦＥＴは、単位セルトランジ
スタのサイズを従来例から変えることなしに、ドレイン
Ｄ・ソースＳ間に流れる電流量が増加する。すなわち、
オン抵抗が小さくなるのである。
びｎ形シリコン基板１の主表面側に熱酸化膜を形成す
る。ここに、溝１９の内周面に形成される熱酸化膜はゲ
ート酸化膜５を構成する。上述の熱酸化膜を形成した後
には、ＬＰＣＶＤ（減圧ＣＶＤ）法を用いて上記熱酸化
膜の全面を覆うように多結晶シリコンを堆積させる。つ
まり、多結晶シリコンの一部は溝１９内に埋め込まれ
る。その後、溝１９内および溝１９上にのみ多結晶シリ
コンを残すためのレジストマスクを形成し、多結晶シリ
コンの不要部分をＲＩＥ装置などによってエッチング除
去することにより上記多結晶シリコンからなるゲート電
極７を形成する。その後、レジストマスクを除去し、ｎ
形シリコン基板１の主表面側にＡＰＣＶＤ（常圧ＣＶ
Ｄ）法を用いて酸化膜からなる層間絶縁膜１０を堆積さ
せ、ｎ形ソース領域３ａ，３ｂ，３ｃそれぞれの表面の
一部およびｎ形ドレイン領域４の表面の一部を露出させ
るための開孔を有するレジストマスクを形成して、層間
絶縁膜１０および上記熱酸化膜の不要部分をエッチング
して接続孔を形成する。その後、レジストマスクを除去
し、続いて、例えば、スパッタ法により金属膜を形成
し、形成した金属膜の不要部分をフォトリソグラフィ技
術およびエッチング技術を用いて除去することによりソ
ース電極６ａ，６ｂ，６ｃ、ドレイン電極８が形成さ
れ、図２（ｃ）に示す構造が得られる。ここに、図２
（ｃ）は、パワーＭＯＳＦＥＴの単位セルトランジスタ
の構造を示し、ゲートＧに正のバイアス電圧を印加する
と、各ｎ形ソース領域３ａ，３ｂ，３ｃそれぞれにおい
て溝１９の内周面に沿ってチャネルが形成され、ドレイ
ンＤ・ソースＳ間を流れる電流経路を模式的に表現する
と図２（ｃ）に一点鎖線で示すようになる。しかして、
本実施形態のパワーＭＯＳＦＥＴは、単位セルトランジ
スタのサイズを従来例から変えることなしに、ドレイン
Ｄ・ソースＳ間に流れる電流量が増加する。すなわち、
オン抵抗が小さくなるのである。
【００１８】（実施形態３）本実施形態のパワーＭＯＳ
ＦＥＴの製造方法を図３を参照しながら説明する。
ＦＥＴの製造方法を図３を参照しながら説明する。
【００１９】まず、単結晶のｎ形シリコン基板１（半導
体層）の主表面側の所定領域にボロン（Ｂ）などのｐ形
不純物をイオン注入して熱拡散させることによってｐ形
ウェル領域２を形成し、その後、リン（Ｐ）などのｎ形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてｎ形ソース領域３およびｎ形ド
レイン領域４を形成することにより、図３（ａ）に示す
構造が得られる。ここにおいて、ｐ形ウェル領域２とｎ
形ソース領域３とはいわゆる二重拡散技術を利用して形
成している。なお、ｐ形ウェル領域２、ｎ形ソース領域
３、ｎ形ドレイン領域４の形成方法は周知である。
体層）の主表面側の所定領域にボロン（Ｂ）などのｐ形
不純物をイオン注入して熱拡散させることによってｐ形
ウェル領域２を形成し、その後、リン（Ｐ）などのｎ形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてｎ形ソース領域３およびｎ形ド
レイン領域４を形成することにより、図３（ａ）に示す
構造が得られる。ここにおいて、ｐ形ウェル領域２とｎ
形ソース領域３とはいわゆる二重拡散技術を利用して形
成している。なお、ｐ形ウェル領域２、ｎ形ソース領域
３、ｎ形ドレイン領域４の形成方法は周知である。
【００２０】次に、ｎ形シリコン基板１の主表面側の全
面に例えば膜厚が２０ｎｍないし４０ｎｍの酸化膜１２
（以下、パッド酸化膜１２と称す）を形成し、パッド酸
化膜１２上にシリコン窒化膜１３を堆積させ、ｐ形ウェ
ル領域２およびｎ形ソース領域３を複数に分離するため
のレジストマスクを形成してシリコン窒化膜１３の一部
を例えばＲＩＥ装置によってエッチングし、続いてレジ
ストマスクを除去することにより、図３（ｂ）に示す構
造が得られる。
面に例えば膜厚が２０ｎｍないし４０ｎｍの酸化膜１２
（以下、パッド酸化膜１２と称す）を形成し、パッド酸
化膜１２上にシリコン窒化膜１３を堆積させ、ｐ形ウェ
ル領域２およびｎ形ソース領域３を複数に分離するため
のレジストマスクを形成してシリコン窒化膜１３の一部
を例えばＲＩＥ装置によってエッチングし、続いてレジ
ストマスクを除去することにより、図３（ｂ）に示す構
造が得られる。
【００２１】その後、シリコン窒化膜１３をマスクとし
て選択酸化（ＬＯＣＯＳ）を行う。ここにおいて、選択
酸化は、該選択酸化により形成される酸化膜（以下、選
択酸化膜と称す）がｐ形ウェル領域２を分離する深さに
達するような条件で行う。選択酸化を行った後、シリコ
ン窒化膜１３およびパッド酸化膜１２および選択酸化膜
をエッチング除去することによってｎ形シリコン基板１
の主表面側から深さ方向に断面Ｕ字状の溝１９が形成さ
れ、図３（ｃ）に示す構造が得られる。ここにおいて、
図３（ｃ）に示す例では、２つの溝１９によって、図３
（ｂ）におけるｐ形ウェル領域２が３つのｐ形ウェル領
域２ａ，２ｂ，２ｃに分離され、図３（ｂ）におけるｎ
形ソース領域３が３つのｎ形ソース領域３ａ，３ｂ，３
ｃに分離されている。
て選択酸化（ＬＯＣＯＳ）を行う。ここにおいて、選択
酸化は、該選択酸化により形成される酸化膜（以下、選
択酸化膜と称す）がｐ形ウェル領域２を分離する深さに
達するような条件で行う。選択酸化を行った後、シリコ
ン窒化膜１３およびパッド酸化膜１２および選択酸化膜
をエッチング除去することによってｎ形シリコン基板１
の主表面側から深さ方向に断面Ｕ字状の溝１９が形成さ
れ、図３（ｃ）に示す構造が得られる。ここにおいて、
図３（ｃ）に示す例では、２つの溝１９によって、図３
（ｂ）におけるｐ形ウェル領域２が３つのｐ形ウェル領
域２ａ，２ｂ，２ｃに分離され、図３（ｂ）におけるｎ
形ソース領域３が３つのｎ形ソース領域３ａ，３ｂ，３
ｃに分離されている。
【００２２】次に、熱酸化によって溝１９の内周面およ
びｎ形シリコン基板１の主表面側に熱酸化膜を形成す
る。ここに、溝１９の内周面に形成される熱酸化膜はゲ
ート酸化膜５を構成する。上述の熱酸化膜を形成した後
には、ＬＰＣＶＤ（減圧ＣＶＤ）法を用いて上記熱酸化
膜の全面を覆うように多結晶シリコンを堆積させる。つ
まり、多結晶シリコンの一部は溝１９内に埋め込まれ
る。その後、溝１９内および溝１９上にのみ多結晶シリ
コンを残すためのレジストマスクを形成し、多結晶シリ
コンの不要部分をＲＩＥ装置などによってエッチング除
去することにより上記多結晶シリコンからなるゲート電
極７を形成する。その後、レジストマスクを除去し、ｎ
形シリコン基板１の主表面側にＡＰＣＶＤ（常圧ＣＶ
Ｄ）法を用いて酸化膜からなる層間絶縁膜１０を堆積さ
せ、ｎ形ソース領域３ａ，３ｂ，３ｃそれぞれの表面の
一部およびｎ形ドレイン領域４の表面の一部を露出させ
るための開孔を有するレジストマスクを形成して、層間
絶縁膜１０および上記熱酸化膜の不要部分をエッチング
して接続孔を形成する。その後、レジストマスクを除去
し、続いて、例えば、スパッタ法により金属膜を形成
し、形成した金属膜の不要部分をフォトリソグラフィ技
術およびエッチング技術を用いて除去することによりソ
ース電極６ａ，６ｂ，６ｃ、ドレイン電極８が形成さ
れ、図３（ｄ）に示す構造が得られる。ここに、図３
（ｄ）は、パワーＭＯＳＦＥＴの単位セルトランジスタ
の構造を示し、ゲートＧに正のバイアス電圧を印加する
と、各ｎ形ソース領域３ａ，３ｂ，３ｃそれぞれにおい
て溝１９の内周面に沿ってチャネルが形成され、ドレイ
ンＤ・ソースＳ間を流れる電流経路を模式的に表現する
と図３（ｄ）に一点鎖線で示すようになる。しかして、
本実施形態のパワーＭＯＳＦＥＴは、単位セルトランジ
スタのサイズを従来例から変えることなしに、ドレイン
Ｄ・ソースＳ間に流れる電流量が増加する。すなわち、
オン抵抗が小さくなるのである。
びｎ形シリコン基板１の主表面側に熱酸化膜を形成す
る。ここに、溝１９の内周面に形成される熱酸化膜はゲ
ート酸化膜５を構成する。上述の熱酸化膜を形成した後
には、ＬＰＣＶＤ（減圧ＣＶＤ）法を用いて上記熱酸化
膜の全面を覆うように多結晶シリコンを堆積させる。つ
まり、多結晶シリコンの一部は溝１９内に埋め込まれ
る。その後、溝１９内および溝１９上にのみ多結晶シリ
コンを残すためのレジストマスクを形成し、多結晶シリ
コンの不要部分をＲＩＥ装置などによってエッチング除
去することにより上記多結晶シリコンからなるゲート電
極７を形成する。その後、レジストマスクを除去し、ｎ
形シリコン基板１の主表面側にＡＰＣＶＤ（常圧ＣＶ
Ｄ）法を用いて酸化膜からなる層間絶縁膜１０を堆積さ
せ、ｎ形ソース領域３ａ，３ｂ，３ｃそれぞれの表面の
一部およびｎ形ドレイン領域４の表面の一部を露出させ
るための開孔を有するレジストマスクを形成して、層間
絶縁膜１０および上記熱酸化膜の不要部分をエッチング
して接続孔を形成する。その後、レジストマスクを除去
し、続いて、例えば、スパッタ法により金属膜を形成
し、形成した金属膜の不要部分をフォトリソグラフィ技
術およびエッチング技術を用いて除去することによりソ
ース電極６ａ，６ｂ，６ｃ、ドレイン電極８が形成さ
れ、図３（ｄ）に示す構造が得られる。ここに、図３
（ｄ）は、パワーＭＯＳＦＥＴの単位セルトランジスタ
の構造を示し、ゲートＧに正のバイアス電圧を印加する
と、各ｎ形ソース領域３ａ，３ｂ，３ｃそれぞれにおい
て溝１９の内周面に沿ってチャネルが形成され、ドレイ
ンＤ・ソースＳ間を流れる電流経路を模式的に表現する
と図３（ｄ）に一点鎖線で示すようになる。しかして、
本実施形態のパワーＭＯＳＦＥＴは、単位セルトランジ
スタのサイズを従来例から変えることなしに、ドレイン
Ｄ・ソースＳ間に流れる電流量が増加する。すなわち、
オン抵抗が小さくなるのである。
【００２３】
【発明の効果】請求項１の発明は、第１導電形の半導体
層の主表面側に、互いが溝により分離された複数の第２
導電形のウェル領域と第１導電形のドレイン領域とがそ
れぞれ離間して形成され、前記ウェル領域の主表面側に
第１導電形のソース領域が形成され、前記溝の内周面に
はゲート酸化膜を介してゲート電極が形成されているの
で、溝の内周面に沿ってチャネルが形成されることにな
るから、単位セルトランジスタのサイズを変えることな
しに、ドレイン・ソース間に流れる電流量が増加すると
いう効果がある。すなわち、オン抵抗が小さくなるとい
う効果がある。請求項２の発明は、第１導電形の半導体
層の主表面側で前記半導体層内に第２導電形のウェル領
域を形成し、前記ウェル領域の主表面側で前記ウェル領
域内に第１導電形のソース領域を形成した後に、前記ウ
ェル領域および前記ソース領域を複数に分離するトレン
チをドライエッチングによって形成し、前記トレンチの
内周面にゲート酸化膜を介してゲート電極を形成するの
で、各電極が主表面側に存在しオン抵抗の小さなパワー
ＭＯＳＦＥＴを提供することができるという効果があ
る。また、トレンチをドライエッチングにより形成して
いるので、単位セルトランジスタの微細化に容易に対応
することができ、しかも、チャネル長の設計が容易にな
るという効果がある。
層の主表面側に、互いが溝により分離された複数の第２
導電形のウェル領域と第１導電形のドレイン領域とがそ
れぞれ離間して形成され、前記ウェル領域の主表面側に
第１導電形のソース領域が形成され、前記溝の内周面に
はゲート酸化膜を介してゲート電極が形成されているの
で、溝の内周面に沿ってチャネルが形成されることにな
るから、単位セルトランジスタのサイズを変えることな
しに、ドレイン・ソース間に流れる電流量が増加すると
いう効果がある。すなわち、オン抵抗が小さくなるとい
う効果がある。請求項２の発明は、第１導電形の半導体
層の主表面側で前記半導体層内に第２導電形のウェル領
域を形成し、前記ウェル領域の主表面側で前記ウェル領
域内に第１導電形のソース領域を形成した後に、前記ウ
ェル領域および前記ソース領域を複数に分離するトレン
チをドライエッチングによって形成し、前記トレンチの
内周面にゲート酸化膜を介してゲート電極を形成するの
で、各電極が主表面側に存在しオン抵抗の小さなパワー
ＭＯＳＦＥＴを提供することができるという効果があ
る。また、トレンチをドライエッチングにより形成して
いるので、単位セルトランジスタの微細化に容易に対応
することができ、しかも、チャネル長の設計が容易にな
るという効果がある。
【００２４】請求項３の発明は、第１導電形の半導体層
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する断面Ｖ字
状の溝を異方性エッチングによって形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成するの
で、各電極が主表面側に存在しオン抵抗の小さなパワー
ＭＯＳＦＥＴを提供することができるという効果があ
る。また、溝を断面Ｖ字状に形成しているので、請求項
２の発明に比べて溝へのゲート電極の埋め込み性を改善
することができるという効果がある。
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する断面Ｖ字
状の溝を異方性エッチングによって形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成するの
で、各電極が主表面側に存在しオン抵抗の小さなパワー
ＭＯＳＦＥＴを提供することができるという効果があ
る。また、溝を断面Ｖ字状に形成しているので、請求項
２の発明に比べて溝へのゲート電極の埋め込み性を改善
することができるという効果がある。
【００２５】請求項４の発明は、第１導電形の半導体層
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する酸化膜を
選択酸化により形成し、該選択酸化により形成された酸
化膜をエッチングすることによって前記ウェル領域およ
び前記ソース領域を複数に分離する断面Ｕ字状の溝を形
成し、前記溝の内周面にゲート酸化膜を介してゲート電
極を形成するので、各電極が主表面側に存在しオン抵抗
の小さなパワーＭＯＳＦＥＴを提供することができると
いう効果がある。また、溝を断面Ｕ字状に形成している
ので、溝の底近傍における電界の集中を抑制することが
でき、耐圧の低下を抑制することができるという効果が
ある。
の主表面側で前記半導体層内に第２導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第１導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する酸化膜を
選択酸化により形成し、該選択酸化により形成された酸
化膜をエッチングすることによって前記ウェル領域およ
び前記ソース領域を複数に分離する断面Ｕ字状の溝を形
成し、前記溝の内周面にゲート酸化膜を介してゲート電
極を形成するので、各電極が主表面側に存在しオン抵抗
の小さなパワーＭＯＳＦＥＴを提供することができると
いう効果がある。また、溝を断面Ｕ字状に形成している
ので、溝の底近傍における電界の集中を抑制することが
でき、耐圧の低下を抑制することができるという効果が
ある。
【図１】実施形態１を示し、製造方法を説明するための
主要工程断面図である。
主要工程断面図である。
【図２】実施形態２を示し、製造方法を説明するための
主要工程断面図である。
主要工程断面図である。
【図３】実施形態３を示し、製造方法を説明するための
主要工程断面図である。
主要工程断面図である。
【図４】従来例を示す要部断面図である。
１ ｎ形シリコン基板 ２ａ〜２ｃ ｐ形ウェル領域 ３ａ〜３ｃ ｎ形ソース領域 ４ ｎ形ドレイン領域 ５ ゲート酸化膜 ６ａ〜６ｃ ソース電極 ７ ゲート電極 ８ ドレイン電極 ９ トレンチ
フロントページの続き (72)発明者 荻原 淳 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (4)
- 【請求項１】 第１導電形の半導体層の主表面側に、互
いが溝により分離された複数の第２導電形のウェル領域
と第１導電形のドレイン領域とがそれぞれ離間して形成
され、前記ウェル領域の主表面側に第１導電形のソース
領域が形成され、前記溝の内周面にはゲート酸化膜を介
してゲート電極が形成されて成ることを特徴とするパワ
ーＭＯＳＦＥＴ。 - 【請求項２】 第１導電形の半導体層の主表面側で前記
半導体層内に第２導電形のウェル領域を形成し、前記ウ
ェル領域の主表面側で前記ウェル領域内に第１導電形の
ソース領域を形成した後に、前記ウェル領域および前記
ソース領域を複数に分離するトレンチをドライエッチン
グによって形成し、前記トレンチの内周面にゲート酸化
膜を介してゲート電極を形成することを特徴とするパワ
ーＭＯＳＦＥＴの製造方法。 - 【請求項３】 第１導電形の半導体層の主表面側で前記
半導体層内に第２導電形のウェル領域を形成し、前記ウ
ェル領域の主表面側で前記ウェル領域内に第１導電形の
ソース領域を形成した後に、前記ウェル領域および前記
ソース領域を複数に分離する断面Ｖ字状の溝を異方性エ
ッチングによって形成し、前記溝の内周面にゲート酸化
膜を介してゲート電極を形成することを特徴とするパワ
ーＭＯＳＦＥＴの製造方法。 - 【請求項４】 第１導電形の半導体層の主表面側で前記
半導体層内に第２導電形のウェル領域を形成し、前記ウ
ェル領域の主表面側で前記ウェル領域内に第１導電形の
ソース領域を形成した後に、前記ウェル領域および前記
ソース領域を複数に分離する酸化膜を選択酸化により形
成し、該選択酸化により形成された酸化膜をエッチング
することによって前記ウェル領域および前記ソース領域
を複数に分離する断面Ｕ字状の溝を形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とするパワーＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10515298A JPH11298000A (ja) | 1998-04-15 | 1998-04-15 | パワーｍｏｓｆｅｔおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10515298A JPH11298000A (ja) | 1998-04-15 | 1998-04-15 | パワーｍｏｓｆｅｔおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11298000A true JPH11298000A (ja) | 1999-10-29 |
Family
ID=14399755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10515298A Withdrawn JPH11298000A (ja) | 1998-04-15 | 1998-04-15 | パワーｍｏｓｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11298000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7671424B2 (en) | 2006-09-27 | 2010-03-02 | Sony Corporation | Power MOSFET, semiconductor device including the power MOSFET, and method for making the power MOSFET |
| JP2010226134A (ja) * | 2002-09-29 | 2010-10-07 | Advanced Analogic Technologies Inc | 半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、ｐｎｐトランジスタ、横型ｎチャネルｄｍｏｓトランジスタ、横型トレンチｄｍｏｓトランジスタ |
| US8030705B2 (en) | 2007-04-17 | 2011-10-04 | Dongbu Hitek Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1998
- 1998-04-15 JP JP10515298A patent/JPH11298000A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226134A (ja) * | 2002-09-29 | 2010-10-07 | Advanced Analogic Technologies Inc | 半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、ｐｎｐトランジスタ、横型ｎチャネルｄｍｏｓトランジスタ、横型トレンチｄｍｏｓトランジスタ |
| US7671424B2 (en) | 2006-09-27 | 2010-03-02 | Sony Corporation | Power MOSFET, semiconductor device including the power MOSFET, and method for making the power MOSFET |
| US8030705B2 (en) | 2007-04-17 | 2011-10-04 | Dongbu Hitek Co., Ltd. | Semiconductor device and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |