JPH11298000A - パワーmosfetおよびその製造方法 - Google Patents
パワーmosfetおよびその製造方法Info
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- JPH11298000A JPH11298000A JP10515298A JP10515298A JPH11298000A JP H11298000 A JPH11298000 A JP H11298000A JP 10515298 A JP10515298 A JP 10515298A JP 10515298 A JP10515298 A JP 10515298A JP H11298000 A JPH11298000 A JP H11298000A
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- region
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Abstract
(57)【要約】
【課題】各電極が主表面側に存在しオン抵抗の小さなパ
ワーMOSFETおよびその製造方法を提供する。 【解決手段】n形シリコン基板1の主表面側に、互いが
トレンチ9により分離されたp形ウェル領域2a,2b,
2cとn形ドレイン領域4とが離間して形成してある。
各p形ウェル領域2a,2b,2cの主表面側にはそれぞ
れn形ソース領域3a,3b,3cが形成されている。ゲ
ート電極7は、トレンチ19の内周面にゲート酸化膜5
を介して形成している。
ワーMOSFETおよびその製造方法を提供する。 【解決手段】n形シリコン基板1の主表面側に、互いが
トレンチ9により分離されたp形ウェル領域2a,2b,
2cとn形ドレイン領域4とが離間して形成してある。
各p形ウェル領域2a,2b,2cの主表面側にはそれぞ
れn形ソース領域3a,3b,3cが形成されている。ゲ
ート電極7は、トレンチ19の内周面にゲート酸化膜5
を介して形成している。
Description
【0001】
【発明の属する技術分野】本発明は、パワーMOSFE
Tおよびその製造方法に関するものである。
Tおよびその製造方法に関するものである。
【0002】
【従来の技術】従来より、横型パワーMOSFETはい
わゆるパワーICなどの分野において用いられている。
図4に従来の横型パワーMOSFETの単位セルトラン
ジスタの概略断面図を示す。単位セルトランジスタは横
型MOSFETであって、単結晶のn形シリコン基板1
の主表面側でn形シリコン基板1内に、p形ウェル領域
2と高不純物濃度のn形ドレイン領域4(n+ドレイ
ン)とが離間して形成され、p形ウェル領域2内に、高
不純物濃度のn形ソース領域3(n+ソース)が形成さ
れている。ここにおいて、p形ウェル領域2とn形ソー
ス領域3とは二重拡散技術により形成されている。p形
ウェル領域2の主表面側においてn形シリコン基板1と
n形ソース領域3とで挟まれた領域2d上には、薄い熱
酸化膜(二酸化シリコン)からなるゲート酸化膜5を介
してポリシリコンからなるゲート電極7が形成されてい
る。また、n形ドレイン領域4上にはドレイン電極8が
形成され、n形ソース領域3上にはソース電極6が形成
されている。
わゆるパワーICなどの分野において用いられている。
図4に従来の横型パワーMOSFETの単位セルトラン
ジスタの概略断面図を示す。単位セルトランジスタは横
型MOSFETであって、単結晶のn形シリコン基板1
の主表面側でn形シリコン基板1内に、p形ウェル領域
2と高不純物濃度のn形ドレイン領域4(n+ドレイ
ン)とが離間して形成され、p形ウェル領域2内に、高
不純物濃度のn形ソース領域3(n+ソース)が形成さ
れている。ここにおいて、p形ウェル領域2とn形ソー
ス領域3とは二重拡散技術により形成されている。p形
ウェル領域2の主表面側においてn形シリコン基板1と
n形ソース領域3とで挟まれた領域2d上には、薄い熱
酸化膜(二酸化シリコン)からなるゲート酸化膜5を介
してポリシリコンからなるゲート電極7が形成されてい
る。また、n形ドレイン領域4上にはドレイン電極8が
形成され、n形ソース領域3上にはソース電極6が形成
されている。
【0003】ところで、図4に示す横型パワーMOSF
ETは、電流がn形ドレイン領域4からn形ソース領域
3へゲート電極7下方においてp形ウェル領域2の上記
領域2dに形成されるチャネルを通って流れる。つま
り、図4中に一点鎖線で示す矢印Aの向きに電流が流れ
る。この種の横型パワーMOSFETでは、電流容量の
増大(大電流化)を目的として、オン抵抗(電流と電圧
との比の逆数に相当する量がオン抵抗として定義されて
いる)を低減するために、セルサイズを小さくし単位面
積当たりのセル数を増加させて電流経路を多くしてい
る。
ETは、電流がn形ドレイン領域4からn形ソース領域
3へゲート電極7下方においてp形ウェル領域2の上記
領域2dに形成されるチャネルを通って流れる。つま
り、図4中に一点鎖線で示す矢印Aの向きに電流が流れ
る。この種の横型パワーMOSFETでは、電流容量の
増大(大電流化)を目的として、オン抵抗(電流と電圧
との比の逆数に相当する量がオン抵抗として定義されて
いる)を低減するために、セルサイズを小さくし単位面
積当たりのセル数を増加させて電流経路を多くしてい
る。
【0004】
【発明が解決しようとする課題】しかしながら、セルの
微細化には限界があるので、大電流化にも限界があり、
オン抵抗の低減が縦型パワーMOSFETに比べて不十
分であるという不具合があった。
微細化には限界があるので、大電流化にも限界があり、
オン抵抗の低減が縦型パワーMOSFETに比べて不十
分であるという不具合があった。
【0005】本発明は上記事由に鑑みて為されたもので
あり、その目的は、各電極が主表面側に存在しオン抵抗
の小さなパワーMOSFETおよびその製造方法を提供
することにある。
あり、その目的は、各電極が主表面側に存在しオン抵抗
の小さなパワーMOSFETおよびその製造方法を提供
することにある。
【0006】
【課題を解決するための手段】請求項1の発明は、上記
目的を達成するために、第1導電形の半導体層の主表面
側に、互いが溝により分離された複数の第2導電形のウ
ェル領域と第1導電形のドレイン領域とがそれぞれ離間
して形成され、前記ウェル領域の主表面側に第1導電形
のソース領域が形成され、前記溝の内周面にはゲート酸
化膜を介してゲート電極が形成されて成ることを特徴と
するものであり、溝の内周面に沿ってチャネルが形成さ
れることになるから、単位セルトランジスタのサイズを
変えることなしに、ドレイン・ソース間に流れる電流量
が増加する。すなわち、オン抵抗が小さくなる。
目的を達成するために、第1導電形の半導体層の主表面
側に、互いが溝により分離された複数の第2導電形のウ
ェル領域と第1導電形のドレイン領域とがそれぞれ離間
して形成され、前記ウェル領域の主表面側に第1導電形
のソース領域が形成され、前記溝の内周面にはゲート酸
化膜を介してゲート電極が形成されて成ることを特徴と
するものであり、溝の内周面に沿ってチャネルが形成さ
れることになるから、単位セルトランジスタのサイズを
変えることなしに、ドレイン・ソース間に流れる電流量
が増加する。すなわち、オン抵抗が小さくなる。
【0007】請求項2の発明は、第1導電形の半導体層
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離するトレンチ
をドライエッチングによって形成し、前記トレンチの内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とし、各電極が主表面側に存在しオン抵抗の小さ
なパワーMOSFETを提供することができる。また、
トレンチをドライエッチングにより形成しているので、
単位セルトランジスタの微細化に容易に対応することが
でき、しかも、チャネル長の設計が容易になる。
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離するトレンチ
をドライエッチングによって形成し、前記トレンチの内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とし、各電極が主表面側に存在しオン抵抗の小さ
なパワーMOSFETを提供することができる。また、
トレンチをドライエッチングにより形成しているので、
単位セルトランジスタの微細化に容易に対応することが
でき、しかも、チャネル長の設計が容易になる。
【0008】請求項3の発明は、第1導電形の半導体層
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する断面V字
状の溝を異方性エッチングによって形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とし、各電極が主表面側に存在しオン抵抗の小さ
なパワーMOSFETを提供することができる。また、
溝を断面V字状に形成しているので、請求項2の発明に
比べて溝へのゲート電極の埋め込み性を改善することが
できる。
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する断面V字
状の溝を異方性エッチングによって形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とし、各電極が主表面側に存在しオン抵抗の小さ
なパワーMOSFETを提供することができる。また、
溝を断面V字状に形成しているので、請求項2の発明に
比べて溝へのゲート電極の埋め込み性を改善することが
できる。
【0009】請求項4の発明は、第1導電形の半導体層
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する酸化膜を
選択酸化により形成し、該選択酸化により形成された酸
化膜をエッチングすることによって前記ウェル領域およ
び前記ソース領域を複数に分離する断面U字状の溝を形
成し、前記溝の内周面にゲート酸化膜を介してゲート電
極を形成することを特徴とし、各電極が主表面側に存在
しオン抵抗の小さなパワーMOSFETを提供すること
ができる。また、溝を断面U字状に形成しているので、
溝の底近傍における電界の集中を抑制することができ、
耐圧の低下を抑制することができる。
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する酸化膜を
選択酸化により形成し、該選択酸化により形成された酸
化膜をエッチングすることによって前記ウェル領域およ
び前記ソース領域を複数に分離する断面U字状の溝を形
成し、前記溝の内周面にゲート酸化膜を介してゲート電
極を形成することを特徴とし、各電極が主表面側に存在
しオン抵抗の小さなパワーMOSFETを提供すること
ができる。また、溝を断面U字状に形成しているので、
溝の底近傍における電界の集中を抑制することができ、
耐圧の低下を抑制することができる。
【0010】
【発明の実施の形態】(実施形態1)本実施形態のパワ
ーMOSFETの製造方法を図1を参照しながら説明す
る。
ーMOSFETの製造方法を図1を参照しながら説明す
る。
【0011】まず、単結晶のn形シリコン基板1(半導
体層)の主表面側の所定領域にボロン(B)などのp形
不純物をイオン注入して熱拡散させることによってp形
ウェル領域2を形成し、その後、リン(P)などのn形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてn形ソース領域3およびn形ド
レイン領域4を形成することにより、図1(a)に示す
構造が得られる。ここにおいて、p形ウェル領域2とn
形ソース領域3とはいわゆる二重拡散技術を利用して形
成している。なお、p形ウェル領域2、n形ソース領域
3、n形ドレイン領域4の形成方法は周知である。
体層)の主表面側の所定領域にボロン(B)などのp形
不純物をイオン注入して熱拡散させることによってp形
ウェル領域2を形成し、その後、リン(P)などのn形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてn形ソース領域3およびn形ド
レイン領域4を形成することにより、図1(a)に示す
構造が得られる。ここにおいて、p形ウェル領域2とn
形ソース領域3とはいわゆる二重拡散技術を利用して形
成している。なお、p形ウェル領域2、n形ソース領域
3、n形ドレイン領域4の形成方法は周知である。
【0012】次に、p形ウェル領域2およびn形ソース
領域3を複数に分離するためのレジストマスクをフォト
リソグラフィ技術によって形成し、CF4などをエッチ
ングガスとしてドライエッチング(異方性エッチング)
を行うことによってトレンチ(溝)9を形成することに
より、図1(b)に示す構造が得られる。ここにおい
て、図1(b)に示す例では、2つのトレンチ9によっ
て、図1(a)におけるp形ウェル領域2が3つのp形
ウェル領域2a,2b,2cに分離され、図1(a)に
おけるn形ソース領域3が3つのn形ソース領域3a,
3b,3cに分離されている。
領域3を複数に分離するためのレジストマスクをフォト
リソグラフィ技術によって形成し、CF4などをエッチ
ングガスとしてドライエッチング(異方性エッチング)
を行うことによってトレンチ(溝)9を形成することに
より、図1(b)に示す構造が得られる。ここにおい
て、図1(b)に示す例では、2つのトレンチ9によっ
て、図1(a)におけるp形ウェル領域2が3つのp形
ウェル領域2a,2b,2cに分離され、図1(a)に
おけるn形ソース領域3が3つのn形ソース領域3a,
3b,3cに分離されている。
【0013】次に、熱酸化によってトレンチ9の内周面
およびn形シリコン基板1の主表面側に熱酸化膜を形成
する。ここに、トレンチ9の内周面に形成される熱酸化
膜はゲート酸化膜5を構成する。上述の熱酸化膜を形成
した後には、LPCVD(減圧CVD)法を用いて上記
熱酸化膜の全面を覆うように多結晶シリコンを堆積させ
る。つまり、多結晶シリコンの一部はトレンチ9内に埋
め込まれる。その後、トレンチ9内およびトレンチ9上
にのみ多結晶シリコンを残すためのレジストマスクを形
成し、多結晶シリコンの不要部分をRIE装置などによ
りエッチング除去することにより上記多結晶シリコンか
らなるゲート電極7を形成する。その後、レジストマス
クを除去し、n形シリコン基板1の主表面側にAPCV
D(常圧CVD)法を用いて酸化膜からなる層間絶縁膜
10を堆積させ、n形ソース領域3a,3b,3cそれ
ぞれの表面の一部およびn形ドレイン領域4の表面の一
部を露出させるための開孔を有するレジストマスクを形
成して、層間絶縁膜10および上記熱酸化膜の不要部分
をエッチングして接続孔を形成する。その後、レジスト
マスクを除去し、続いて、例えばスパッタ法によりn形
シリコン基板1の主表面側に金属膜を形成し、形成した
金属膜の不要部分をフォトリソグラフィ技術およびエッ
チング技術を用いて除去することにより上記金属膜から
なるソース電極6a,6b,6cおよびドレイン電極8
が形成され、図1(c)に示す構造が得られる。ここ
に、図1(c)は、パワーMOSFETの単位セルトラ
ンジスタの構造を示し、ゲートGに正のバイアス電圧を
印加すると、各n形ソース領域3a,3b,3cそれぞ
れにおいてトレンチ9の内周面に沿ってチャネルが形成
され、ドレインD・ソースS間を流れる電流経路を模式
的に表現すると図1(c)に一点鎖線で示すようにな
る。しかして、本実施形態のパワーMOSFETは、単
位セルトランジスタのサイズを従来例から変えることな
しに、ドレインD・ソースS間に流れる電流量が増加す
る。すなわち、オン抵抗が小さくなるのである。
およびn形シリコン基板1の主表面側に熱酸化膜を形成
する。ここに、トレンチ9の内周面に形成される熱酸化
膜はゲート酸化膜5を構成する。上述の熱酸化膜を形成
した後には、LPCVD(減圧CVD)法を用いて上記
熱酸化膜の全面を覆うように多結晶シリコンを堆積させ
る。つまり、多結晶シリコンの一部はトレンチ9内に埋
め込まれる。その後、トレンチ9内およびトレンチ9上
にのみ多結晶シリコンを残すためのレジストマスクを形
成し、多結晶シリコンの不要部分をRIE装置などによ
りエッチング除去することにより上記多結晶シリコンか
らなるゲート電極7を形成する。その後、レジストマス
クを除去し、n形シリコン基板1の主表面側にAPCV
D(常圧CVD)法を用いて酸化膜からなる層間絶縁膜
10を堆積させ、n形ソース領域3a,3b,3cそれ
ぞれの表面の一部およびn形ドレイン領域4の表面の一
部を露出させるための開孔を有するレジストマスクを形
成して、層間絶縁膜10および上記熱酸化膜の不要部分
をエッチングして接続孔を形成する。その後、レジスト
マスクを除去し、続いて、例えばスパッタ法によりn形
シリコン基板1の主表面側に金属膜を形成し、形成した
金属膜の不要部分をフォトリソグラフィ技術およびエッ
チング技術を用いて除去することにより上記金属膜から
なるソース電極6a,6b,6cおよびドレイン電極8
が形成され、図1(c)に示す構造が得られる。ここ
に、図1(c)は、パワーMOSFETの単位セルトラ
ンジスタの構造を示し、ゲートGに正のバイアス電圧を
印加すると、各n形ソース領域3a,3b,3cそれぞ
れにおいてトレンチ9の内周面に沿ってチャネルが形成
され、ドレインD・ソースS間を流れる電流経路を模式
的に表現すると図1(c)に一点鎖線で示すようにな
る。しかして、本実施形態のパワーMOSFETは、単
位セルトランジスタのサイズを従来例から変えることな
しに、ドレインD・ソースS間に流れる電流量が増加す
る。すなわち、オン抵抗が小さくなるのである。
【0014】(実施形態2)本実施形態のパワーMOS
FETの製造方法を図2を参照しながら説明する。
FETの製造方法を図2を参照しながら説明する。
【0015】まず、単結晶のn形シリコン基板1(半導
体層)の主表面側の所定領域にボロン(B)などのp形
不純物をイオン注入して熱拡散させることによってp形
ウェル領域2を形成し、その後、リン(P)などのn形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてn形ソース領域3およびn形ド
レイン領域4を形成することにより、図2(a)に示す
構造が得られる。ここにおいて、p形ウェル領域2とn
形ソース領域3とはいわゆる二重拡散技術を利用して形
成している。なお、p形ウェル領域2、n形ソース領域
3、n形ドレイン領域4の形成方法は周知である。
体層)の主表面側の所定領域にボロン(B)などのp形
不純物をイオン注入して熱拡散させることによってp形
ウェル領域2を形成し、その後、リン(P)などのn形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてn形ソース領域3およびn形ド
レイン領域4を形成することにより、図2(a)に示す
構造が得られる。ここにおいて、p形ウェル領域2とn
形ソース領域3とはいわゆる二重拡散技術を利用して形
成している。なお、p形ウェル領域2、n形ソース領域
3、n形ドレイン領域4の形成方法は周知である。
【0016】次に、p形ウェル領域2およびn形ソース
領域3を複数に分離するためのマスクを形成し、例え
ば、ヒドラジン(NH2−NH2)などを用いて異方性エ
ッチングを行うことによってn形シリコン基板1の主表
面側から深さ方向に断面V字状の溝19を形成すること
により、図2(b)に示す構造が得られる。ここにおい
て、図2(b)に示す例では、2つの溝19によって、
図2(a)におけるp形ウェル領域2が3つのp形ウェ
ル領域2a,2b,2cに分離され、図2(a)におけ
るn形ソース領域3が3つのn形ソース領域3a,3
b,3cに分離されている。
領域3を複数に分離するためのマスクを形成し、例え
ば、ヒドラジン(NH2−NH2)などを用いて異方性エ
ッチングを行うことによってn形シリコン基板1の主表
面側から深さ方向に断面V字状の溝19を形成すること
により、図2(b)に示す構造が得られる。ここにおい
て、図2(b)に示す例では、2つの溝19によって、
図2(a)におけるp形ウェル領域2が3つのp形ウェ
ル領域2a,2b,2cに分離され、図2(a)におけ
るn形ソース領域3が3つのn形ソース領域3a,3
b,3cに分離されている。
【0017】次に、熱酸化によって溝19の内周面およ
びn形シリコン基板1の主表面側に熱酸化膜を形成す
る。ここに、溝19の内周面に形成される熱酸化膜はゲ
ート酸化膜5を構成する。上述の熱酸化膜を形成した後
には、LPCVD(減圧CVD)法を用いて上記熱酸化
膜の全面を覆うように多結晶シリコンを堆積させる。つ
まり、多結晶シリコンの一部は溝19内に埋め込まれ
る。その後、溝19内および溝19上にのみ多結晶シリ
コンを残すためのレジストマスクを形成し、多結晶シリ
コンの不要部分をRIE装置などによってエッチング除
去することにより上記多結晶シリコンからなるゲート電
極7を形成する。その後、レジストマスクを除去し、n
形シリコン基板1の主表面側にAPCVD(常圧CV
D)法を用いて酸化膜からなる層間絶縁膜10を堆積さ
せ、n形ソース領域3a,3b,3cそれぞれの表面の
一部およびn形ドレイン領域4の表面の一部を露出させ
るための開孔を有するレジストマスクを形成して、層間
絶縁膜10および上記熱酸化膜の不要部分をエッチング
して接続孔を形成する。その後、レジストマスクを除去
し、続いて、例えば、スパッタ法により金属膜を形成
し、形成した金属膜の不要部分をフォトリソグラフィ技
術およびエッチング技術を用いて除去することによりソ
ース電極6a,6b,6c、ドレイン電極8が形成さ
れ、図2(c)に示す構造が得られる。ここに、図2
(c)は、パワーMOSFETの単位セルトランジスタ
の構造を示し、ゲートGに正のバイアス電圧を印加する
と、各n形ソース領域3a,3b,3cそれぞれにおい
て溝19の内周面に沿ってチャネルが形成され、ドレイ
ンD・ソースS間を流れる電流経路を模式的に表現する
と図2(c)に一点鎖線で示すようになる。しかして、
本実施形態のパワーMOSFETは、単位セルトランジ
スタのサイズを従来例から変えることなしに、ドレイン
D・ソースS間に流れる電流量が増加する。すなわち、
オン抵抗が小さくなるのである。
びn形シリコン基板1の主表面側に熱酸化膜を形成す
る。ここに、溝19の内周面に形成される熱酸化膜はゲ
ート酸化膜5を構成する。上述の熱酸化膜を形成した後
には、LPCVD(減圧CVD)法を用いて上記熱酸化
膜の全面を覆うように多結晶シリコンを堆積させる。つ
まり、多結晶シリコンの一部は溝19内に埋め込まれ
る。その後、溝19内および溝19上にのみ多結晶シリ
コンを残すためのレジストマスクを形成し、多結晶シリ
コンの不要部分をRIE装置などによってエッチング除
去することにより上記多結晶シリコンからなるゲート電
極7を形成する。その後、レジストマスクを除去し、n
形シリコン基板1の主表面側にAPCVD(常圧CV
D)法を用いて酸化膜からなる層間絶縁膜10を堆積さ
せ、n形ソース領域3a,3b,3cそれぞれの表面の
一部およびn形ドレイン領域4の表面の一部を露出させ
るための開孔を有するレジストマスクを形成して、層間
絶縁膜10および上記熱酸化膜の不要部分をエッチング
して接続孔を形成する。その後、レジストマスクを除去
し、続いて、例えば、スパッタ法により金属膜を形成
し、形成した金属膜の不要部分をフォトリソグラフィ技
術およびエッチング技術を用いて除去することによりソ
ース電極6a,6b,6c、ドレイン電極8が形成さ
れ、図2(c)に示す構造が得られる。ここに、図2
(c)は、パワーMOSFETの単位セルトランジスタ
の構造を示し、ゲートGに正のバイアス電圧を印加する
と、各n形ソース領域3a,3b,3cそれぞれにおい
て溝19の内周面に沿ってチャネルが形成され、ドレイ
ンD・ソースS間を流れる電流経路を模式的に表現する
と図2(c)に一点鎖線で示すようになる。しかして、
本実施形態のパワーMOSFETは、単位セルトランジ
スタのサイズを従来例から変えることなしに、ドレイン
D・ソースS間に流れる電流量が増加する。すなわち、
オン抵抗が小さくなるのである。
【0018】(実施形態3)本実施形態のパワーMOS
FETの製造方法を図3を参照しながら説明する。
FETの製造方法を図3を参照しながら説明する。
【0019】まず、単結晶のn形シリコン基板1(半導
体層)の主表面側の所定領域にボロン(B)などのp形
不純物をイオン注入して熱拡散させることによってp形
ウェル領域2を形成し、その後、リン(P)などのn形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてn形ソース領域3およびn形ド
レイン領域4を形成することにより、図3(a)に示す
構造が得られる。ここにおいて、p形ウェル領域2とn
形ソース領域3とはいわゆる二重拡散技術を利用して形
成している。なお、p形ウェル領域2、n形ソース領域
3、n形ドレイン領域4の形成方法は周知である。
体層)の主表面側の所定領域にボロン(B)などのp形
不純物をイオン注入して熱拡散させることによってp形
ウェル領域2を形成し、その後、リン(P)などのn形
不純物を互いに離間した所定領域それぞれに同時にイオ
ン注入して熱拡散させてn形ソース領域3およびn形ド
レイン領域4を形成することにより、図3(a)に示す
構造が得られる。ここにおいて、p形ウェル領域2とn
形ソース領域3とはいわゆる二重拡散技術を利用して形
成している。なお、p形ウェル領域2、n形ソース領域
3、n形ドレイン領域4の形成方法は周知である。
【0020】次に、n形シリコン基板1の主表面側の全
面に例えば膜厚が20nmないし40nmの酸化膜12
(以下、パッド酸化膜12と称す)を形成し、パッド酸
化膜12上にシリコン窒化膜13を堆積させ、p形ウェ
ル領域2およびn形ソース領域3を複数に分離するため
のレジストマスクを形成してシリコン窒化膜13の一部
を例えばRIE装置によってエッチングし、続いてレジ
ストマスクを除去することにより、図3(b)に示す構
造が得られる。
面に例えば膜厚が20nmないし40nmの酸化膜12
(以下、パッド酸化膜12と称す)を形成し、パッド酸
化膜12上にシリコン窒化膜13を堆積させ、p形ウェ
ル領域2およびn形ソース領域3を複数に分離するため
のレジストマスクを形成してシリコン窒化膜13の一部
を例えばRIE装置によってエッチングし、続いてレジ
ストマスクを除去することにより、図3(b)に示す構
造が得られる。
【0021】その後、シリコン窒化膜13をマスクとし
て選択酸化(LOCOS)を行う。ここにおいて、選択
酸化は、該選択酸化により形成される酸化膜(以下、選
択酸化膜と称す)がp形ウェル領域2を分離する深さに
達するような条件で行う。選択酸化を行った後、シリコ
ン窒化膜13およびパッド酸化膜12および選択酸化膜
をエッチング除去することによってn形シリコン基板1
の主表面側から深さ方向に断面U字状の溝19が形成さ
れ、図3(c)に示す構造が得られる。ここにおいて、
図3(c)に示す例では、2つの溝19によって、図3
(b)におけるp形ウェル領域2が3つのp形ウェル領
域2a,2b,2cに分離され、図3(b)におけるn
形ソース領域3が3つのn形ソース領域3a,3b,3
cに分離されている。
て選択酸化(LOCOS)を行う。ここにおいて、選択
酸化は、該選択酸化により形成される酸化膜(以下、選
択酸化膜と称す)がp形ウェル領域2を分離する深さに
達するような条件で行う。選択酸化を行った後、シリコ
ン窒化膜13およびパッド酸化膜12および選択酸化膜
をエッチング除去することによってn形シリコン基板1
の主表面側から深さ方向に断面U字状の溝19が形成さ
れ、図3(c)に示す構造が得られる。ここにおいて、
図3(c)に示す例では、2つの溝19によって、図3
(b)におけるp形ウェル領域2が3つのp形ウェル領
域2a,2b,2cに分離され、図3(b)におけるn
形ソース領域3が3つのn形ソース領域3a,3b,3
cに分離されている。
【0022】次に、熱酸化によって溝19の内周面およ
びn形シリコン基板1の主表面側に熱酸化膜を形成す
る。ここに、溝19の内周面に形成される熱酸化膜はゲ
ート酸化膜5を構成する。上述の熱酸化膜を形成した後
には、LPCVD(減圧CVD)法を用いて上記熱酸化
膜の全面を覆うように多結晶シリコンを堆積させる。つ
まり、多結晶シリコンの一部は溝19内に埋め込まれ
る。その後、溝19内および溝19上にのみ多結晶シリ
コンを残すためのレジストマスクを形成し、多結晶シリ
コンの不要部分をRIE装置などによってエッチング除
去することにより上記多結晶シリコンからなるゲート電
極7を形成する。その後、レジストマスクを除去し、n
形シリコン基板1の主表面側にAPCVD(常圧CV
D)法を用いて酸化膜からなる層間絶縁膜10を堆積さ
せ、n形ソース領域3a,3b,3cそれぞれの表面の
一部およびn形ドレイン領域4の表面の一部を露出させ
るための開孔を有するレジストマスクを形成して、層間
絶縁膜10および上記熱酸化膜の不要部分をエッチング
して接続孔を形成する。その後、レジストマスクを除去
し、続いて、例えば、スパッタ法により金属膜を形成
し、形成した金属膜の不要部分をフォトリソグラフィ技
術およびエッチング技術を用いて除去することによりソ
ース電極6a,6b,6c、ドレイン電極8が形成さ
れ、図3(d)に示す構造が得られる。ここに、図3
(d)は、パワーMOSFETの単位セルトランジスタ
の構造を示し、ゲートGに正のバイアス電圧を印加する
と、各n形ソース領域3a,3b,3cそれぞれにおい
て溝19の内周面に沿ってチャネルが形成され、ドレイ
ンD・ソースS間を流れる電流経路を模式的に表現する
と図3(d)に一点鎖線で示すようになる。しかして、
本実施形態のパワーMOSFETは、単位セルトランジ
スタのサイズを従来例から変えることなしに、ドレイン
D・ソースS間に流れる電流量が増加する。すなわち、
オン抵抗が小さくなるのである。
びn形シリコン基板1の主表面側に熱酸化膜を形成す
る。ここに、溝19の内周面に形成される熱酸化膜はゲ
ート酸化膜5を構成する。上述の熱酸化膜を形成した後
には、LPCVD(減圧CVD)法を用いて上記熱酸化
膜の全面を覆うように多結晶シリコンを堆積させる。つ
まり、多結晶シリコンの一部は溝19内に埋め込まれ
る。その後、溝19内および溝19上にのみ多結晶シリ
コンを残すためのレジストマスクを形成し、多結晶シリ
コンの不要部分をRIE装置などによってエッチング除
去することにより上記多結晶シリコンからなるゲート電
極7を形成する。その後、レジストマスクを除去し、n
形シリコン基板1の主表面側にAPCVD(常圧CV
D)法を用いて酸化膜からなる層間絶縁膜10を堆積さ
せ、n形ソース領域3a,3b,3cそれぞれの表面の
一部およびn形ドレイン領域4の表面の一部を露出させ
るための開孔を有するレジストマスクを形成して、層間
絶縁膜10および上記熱酸化膜の不要部分をエッチング
して接続孔を形成する。その後、レジストマスクを除去
し、続いて、例えば、スパッタ法により金属膜を形成
し、形成した金属膜の不要部分をフォトリソグラフィ技
術およびエッチング技術を用いて除去することによりソ
ース電極6a,6b,6c、ドレイン電極8が形成さ
れ、図3(d)に示す構造が得られる。ここに、図3
(d)は、パワーMOSFETの単位セルトランジスタ
の構造を示し、ゲートGに正のバイアス電圧を印加する
と、各n形ソース領域3a,3b,3cそれぞれにおい
て溝19の内周面に沿ってチャネルが形成され、ドレイ
ンD・ソースS間を流れる電流経路を模式的に表現する
と図3(d)に一点鎖線で示すようになる。しかして、
本実施形態のパワーMOSFETは、単位セルトランジ
スタのサイズを従来例から変えることなしに、ドレイン
D・ソースS間に流れる電流量が増加する。すなわち、
オン抵抗が小さくなるのである。
【0023】
【発明の効果】請求項1の発明は、第1導電形の半導体
層の主表面側に、互いが溝により分離された複数の第2
導電形のウェル領域と第1導電形のドレイン領域とがそ
れぞれ離間して形成され、前記ウェル領域の主表面側に
第1導電形のソース領域が形成され、前記溝の内周面に
はゲート酸化膜を介してゲート電極が形成されているの
で、溝の内周面に沿ってチャネルが形成されることにな
るから、単位セルトランジスタのサイズを変えることな
しに、ドレイン・ソース間に流れる電流量が増加すると
いう効果がある。すなわち、オン抵抗が小さくなるとい
う効果がある。請求項2の発明は、第1導電形の半導体
層の主表面側で前記半導体層内に第2導電形のウェル領
域を形成し、前記ウェル領域の主表面側で前記ウェル領
域内に第1導電形のソース領域を形成した後に、前記ウ
ェル領域および前記ソース領域を複数に分離するトレン
チをドライエッチングによって形成し、前記トレンチの
内周面にゲート酸化膜を介してゲート電極を形成するの
で、各電極が主表面側に存在しオン抵抗の小さなパワー
MOSFETを提供することができるという効果があ
る。また、トレンチをドライエッチングにより形成して
いるので、単位セルトランジスタの微細化に容易に対応
することができ、しかも、チャネル長の設計が容易にな
るという効果がある。
層の主表面側に、互いが溝により分離された複数の第2
導電形のウェル領域と第1導電形のドレイン領域とがそ
れぞれ離間して形成され、前記ウェル領域の主表面側に
第1導電形のソース領域が形成され、前記溝の内周面に
はゲート酸化膜を介してゲート電極が形成されているの
で、溝の内周面に沿ってチャネルが形成されることにな
るから、単位セルトランジスタのサイズを変えることな
しに、ドレイン・ソース間に流れる電流量が増加すると
いう効果がある。すなわち、オン抵抗が小さくなるとい
う効果がある。請求項2の発明は、第1導電形の半導体
層の主表面側で前記半導体層内に第2導電形のウェル領
域を形成し、前記ウェル領域の主表面側で前記ウェル領
域内に第1導電形のソース領域を形成した後に、前記ウ
ェル領域および前記ソース領域を複数に分離するトレン
チをドライエッチングによって形成し、前記トレンチの
内周面にゲート酸化膜を介してゲート電極を形成するの
で、各電極が主表面側に存在しオン抵抗の小さなパワー
MOSFETを提供することができるという効果があ
る。また、トレンチをドライエッチングにより形成して
いるので、単位セルトランジスタの微細化に容易に対応
することができ、しかも、チャネル長の設計が容易にな
るという効果がある。
【0024】請求項3の発明は、第1導電形の半導体層
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する断面V字
状の溝を異方性エッチングによって形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成するの
で、各電極が主表面側に存在しオン抵抗の小さなパワー
MOSFETを提供することができるという効果があ
る。また、溝を断面V字状に形成しているので、請求項
2の発明に比べて溝へのゲート電極の埋め込み性を改善
することができるという効果がある。
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する断面V字
状の溝を異方性エッチングによって形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成するの
で、各電極が主表面側に存在しオン抵抗の小さなパワー
MOSFETを提供することができるという効果があ
る。また、溝を断面V字状に形成しているので、請求項
2の発明に比べて溝へのゲート電極の埋め込み性を改善
することができるという効果がある。
【0025】請求項4の発明は、第1導電形の半導体層
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する酸化膜を
選択酸化により形成し、該選択酸化により形成された酸
化膜をエッチングすることによって前記ウェル領域およ
び前記ソース領域を複数に分離する断面U字状の溝を形
成し、前記溝の内周面にゲート酸化膜を介してゲート電
極を形成するので、各電極が主表面側に存在しオン抵抗
の小さなパワーMOSFETを提供することができると
いう効果がある。また、溝を断面U字状に形成している
ので、溝の底近傍における電界の集中を抑制することが
でき、耐圧の低下を抑制することができるという効果が
ある。
の主表面側で前記半導体層内に第2導電形のウェル領域
を形成し、前記ウェル領域の主表面側で前記ウェル領域
内に第1導電形のソース領域を形成した後に、前記ウェ
ル領域および前記ソース領域を複数に分離する酸化膜を
選択酸化により形成し、該選択酸化により形成された酸
化膜をエッチングすることによって前記ウェル領域およ
び前記ソース領域を複数に分離する断面U字状の溝を形
成し、前記溝の内周面にゲート酸化膜を介してゲート電
極を形成するので、各電極が主表面側に存在しオン抵抗
の小さなパワーMOSFETを提供することができると
いう効果がある。また、溝を断面U字状に形成している
ので、溝の底近傍における電界の集中を抑制することが
でき、耐圧の低下を抑制することができるという効果が
ある。
【図1】実施形態1を示し、製造方法を説明するための
主要工程断面図である。
主要工程断面図である。
【図2】実施形態2を示し、製造方法を説明するための
主要工程断面図である。
主要工程断面図である。
【図3】実施形態3を示し、製造方法を説明するための
主要工程断面図である。
主要工程断面図である。
【図4】従来例を示す要部断面図である。
1 n形シリコン基板 2a〜2c p形ウェル領域 3a〜3c n形ソース領域 4 n形ドレイン領域 5 ゲート酸化膜 6a〜6c ソース電極 7 ゲート電極 8 ドレイン電極 9 トレンチ
フロントページの続き (72)発明者 荻原 淳 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (4)
- 【請求項1】 第1導電形の半導体層の主表面側に、互
いが溝により分離された複数の第2導電形のウェル領域
と第1導電形のドレイン領域とがそれぞれ離間して形成
され、前記ウェル領域の主表面側に第1導電形のソース
領域が形成され、前記溝の内周面にはゲート酸化膜を介
してゲート電極が形成されて成ることを特徴とするパワ
ーMOSFET。 - 【請求項2】 第1導電形の半導体層の主表面側で前記
半導体層内に第2導電形のウェル領域を形成し、前記ウ
ェル領域の主表面側で前記ウェル領域内に第1導電形の
ソース領域を形成した後に、前記ウェル領域および前記
ソース領域を複数に分離するトレンチをドライエッチン
グによって形成し、前記トレンチの内周面にゲート酸化
膜を介してゲート電極を形成することを特徴とするパワ
ーMOSFETの製造方法。 - 【請求項3】 第1導電形の半導体層の主表面側で前記
半導体層内に第2導電形のウェル領域を形成し、前記ウ
ェル領域の主表面側で前記ウェル領域内に第1導電形の
ソース領域を形成した後に、前記ウェル領域および前記
ソース領域を複数に分離する断面V字状の溝を異方性エ
ッチングによって形成し、前記溝の内周面にゲート酸化
膜を介してゲート電極を形成することを特徴とするパワ
ーMOSFETの製造方法。 - 【請求項4】 第1導電形の半導体層の主表面側で前記
半導体層内に第2導電形のウェル領域を形成し、前記ウ
ェル領域の主表面側で前記ウェル領域内に第1導電形の
ソース領域を形成した後に、前記ウェル領域および前記
ソース領域を複数に分離する酸化膜を選択酸化により形
成し、該選択酸化により形成された酸化膜をエッチング
することによって前記ウェル領域および前記ソース領域
を複数に分離する断面U字状の溝を形成し、前記溝の内
周面にゲート酸化膜を介してゲート電極を形成すること
を特徴とするパワーMOSFETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10515298A JPH11298000A (ja) | 1998-04-15 | 1998-04-15 | パワーmosfetおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10515298A JPH11298000A (ja) | 1998-04-15 | 1998-04-15 | パワーmosfetおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11298000A true JPH11298000A (ja) | 1999-10-29 |
Family
ID=14399755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10515298A Withdrawn JPH11298000A (ja) | 1998-04-15 | 1998-04-15 | パワーmosfetおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11298000A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7671424B2 (en) | 2006-09-27 | 2010-03-02 | Sony Corporation | Power MOSFET, semiconductor device including the power MOSFET, and method for making the power MOSFET |
JP2010226134A (ja) * | 2002-09-29 | 2010-10-07 | Advanced Analogic Technologies Inc | 半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、pnpトランジスタ、横型nチャネルdmosトランジスタ、横型トレンチdmosトランジスタ |
US8030705B2 (en) | 2007-04-17 | 2011-10-04 | Dongbu Hitek Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1998
- 1998-04-15 JP JP10515298A patent/JPH11298000A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010226134A (ja) * | 2002-09-29 | 2010-10-07 | Advanced Analogic Technologies Inc | 半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、pnpトランジスタ、横型nチャネルdmosトランジスタ、横型トレンチdmosトランジスタ |
US7671424B2 (en) | 2006-09-27 | 2010-03-02 | Sony Corporation | Power MOSFET, semiconductor device including the power MOSFET, and method for making the power MOSFET |
US8030705B2 (en) | 2007-04-17 | 2011-10-04 | Dongbu Hitek Co., Ltd. | Semiconductor device and method of fabricating the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |