JP4449264B2 - インターフェイス回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、静電気などのサージ電圧から回路を保護する機能を備えたインターフェイス回路に関する。
【０００２】
【従来の技術】
図２は、従来のインターフェイス回路１の例を示しており、入力側のＮＯＴゲート２と出力側のＮＯＴゲート３との間に接続されている。このインターフェイス回路１は、電源端子Ｖｃ１から給電されるＣＭＯＳインバータ４と電源端子Ｖｃ２から給電されるＣＭＯＳインバータ５と、インバータ回路４の出力端子４ａと電源端子Ｖｃ２との間に接続されたダイオード６とから構成されている。
【０００３】
このような構成により、何らかの事情により静電気等のサージ電圧が電源端子Ｖｃ１に印加されても、サージ電圧による電流は電源端子Ｖｃ１側から電源端子Ｖｃ２に導かれ、ＣＭＯＳインバータ５のゲートを保護することができる。
【０００４】
【発明が解決しようとする課題】
ところで上述の回路において、各電源端子Ｖｃ１，Ｖｃ２に接続する電源を共通にしている場合、消費電流を低減するためには、当該電源をオフしなければならない。このときＣＭＯＳインバータ４，５に両方電源供給されない状態となるが、以下に説明するスタンバイ状態を維持したいという要望がある。
【０００５】
スタンバイ状態というのは、ＣＭＯＳインバータ４，５のそれぞれの電源端子Ｖｃ１，Ｖｃ２に対して異なる電源から給電する構成とし、ＣＭＯＳインバータ４には給電して動作させＣＭＯＳインバータ５には給電しないようにすることで節電することを示している。しかしながら、このようにスタンバイ状態にした場合には、上述した回路構成では以下に挙げる問題が生じる。
【０００６】
電源端子Ｖｃ１から供給される電源Ｖｃｃ１は、ＣＭＯＳインバータ５の入力信号のレベルがハイ状態のとき、ダイオード６を介して電源端子Ｖｃ２に給電する。したがって、電源端子Ｖｃ２−ＧＮＤ間にはＶｃｃ１−Ｖｆ［Ｖ］の電圧が生じる。そしてＮＯＴゲート３は、電源端子Ｖｃ２−ＧＮＤ間に生じたＶｃｃ１−Ｖｆ［Ｖ］の電圧により駆動され、スタンバイ状態としたときにも電流が消費されることになり、消費電流を低減できないという問題が生じる。
【０００７】
本発明は、上記事情に鑑みてなされたもので、その目的は、静電気等のサージ電圧による内部素子の破壊を防止しながら消費電流を低減できるインターフェイス回路を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載のインターフェイス回路によれば、第１の電源端子に給電すると共に、第２の電源端子を非給電状態とすることで、第１のＣＭＯＳインバータのみに給電しスタンバイ状態を保持させている場合、たとえ第２のＣＭＯＳインバータの入力端子に電源電圧が印加されても、第２の電源端子との間の電圧が所定レベル以上とはならないように設定されているので、第２の電源端子は非給電状態が保持され、第２の電源端子に接続される他回路に対して電源が供給されず、スタンバイ状態を保持しながら消費電流を低減できる。
【０００９】
そして、第１の電源端子から静電気等のサージ電圧が加えられた場合、そのサージ電圧が所定レベル以上となると電圧制限手段が導通状態となり、サージ電圧による電流は第１の電源端子から第２の電源端子に導かれる。これによりサージ電圧による第２のＣＭＯＳインバータ等の内部素子の破壊を防止することができる。
【００１０】
請求項２記載のインターフェイス回路によれば、電圧制限手段として２つのツェナーダイオードを設けることで、第２のＣＭＯＳインバータの入力端子に第２の電源端子よりも高い電圧が印加されたときに、ツェナー電圧と順方向電圧との和の電圧でクランプされることになり、構成を複雑化せず請求項１記載の発明の作用効果を得ることができる。
【００１１】
【発明の実施の形態】
以下、本発明の一実施形態を図１を参照して説明する。
図１は、インターフェイス回路１１の電気的構成を示している。このインターフェイス回路１１は、ＮＯＴゲート１２の出力端子１２ａに接続されたＣＭＯＳインバータ１３と、このＣＭＯＳインバータ１３の出力端子に入力端子１４ａが接続されるＣＭＯＳインバータ１４等から構成されている。尚、ＣＭＯＳインバータ１４の出力端子は、ＮＯＴゲート１５の入力端子に接続されている。
【００１２】
ＣＭＯＳインバータ１３は、例えば３Ｖの電源電圧Ｖｃｃ１が印加される電源端子Ｖｃ１（第１の電源端子）とグランドとの間に、Ｐチャネル型のＭＯＳトランジスタ１３ｂおよびＮチャネル型のＭＯＳトランジスタ１３ｃが直列に接続されたもので、ＭＯＳトランジスタ１３ｂ，１３ｃのゲートを共通に接続して入力端子とし、共通のドレインが出力端子とされＣＭＯＳインバータ１４の入力端子１４ａに接続されている。
【００１３】
また同様に、ＣＭＯＳインバータ１４は、電源端子Ｖｃ２（第２の電源端子）とグランドとの間に、Ｐチャネル型のＭＯＳトランジスタ１４ｂおよびＮチャネル型のＭＯＳトランジスタ１４ｃが直列に接続されたもので、ＭＯＳトランジスタ１４ｂ，１４ｃのゲートを共通に接続して入力端子１４ａとし、共通のドレインが出力端子１４ｄとなる。また、電源端子Ｖｃ２と入力端子１４ａとの間には、ツェナーダイオード１６及びツェナーダイオード１７が逆方向に直列接続されている。尚、ツェナーダイオード１６，１７により本発明における電圧制限手段１８が構成されている。各ツェナーダイオード１６，１７の順方向電圧Ｖｆは例えば０．６Ｖとし、ツェナー電圧Ｖｚは６Ｖであるものとして以下説明する。尚、このとき所定レベルは（ツェナーダイオード１７のツェナー電圧Ｖｚ）＋（ツェナーダイオード１６の順方向電圧Ｖｆ）＝６．６Ｖとなる。電源端子Ｖｃ１及び電源端子Ｖｃ２には、それぞれ異なる電源回路（図示せず）が接続されており、それぞれ電源電圧Ｖｃｃ１，Ｖｃｃ２を与えるようになっている。
【００１４】
上記構成の作用を説明する。
電源電圧Ｖｃｃ１，Ｖｃｃ２がそれぞれ電源端子Ｖｃ１−グランド間，電源端子Ｖｃ２−グランド間に与えられると、ＮＯＴゲート１２，１５及びＣＭＯＳインバータ１３，１４が動作する。
【００１５】
そして、スタンバイ状態とする場合、電源端子Ｖｃ１に電源電圧Ｖｃｃ１（＝３Ｖ）の電源を供給したままで電源端子Ｖｃ２には非給電とする。
【００１６】
このとき、ＮＯＴゲート１２の入力としてグランドレベル（電圧０Ｖ）が入力されると、ＮＯＴゲート１２により出力端子１２ａの電圧はＶｃｃ１［Ｖ］となり、ＣＭＯＳインバータ１４の入力端子１４ａはグランドレベルに一致する。このとき、電源電圧Ｖｃｃ２が電源端子Ｖｃ２に供給されていないため、ＣＭＯＳインバータ１４は動作しない。
【００１７】
そして、ＮＯＴゲート１２の入力として電圧Ｖｃｃ１［Ｖ］が入力されると、ＮＯＴゲート１２により出力端子１２ａはグランドレベルとなり、ＣＭＯＳインバータ１４の入力端子１４ａの電圧は略Ｖｃｃ１［Ｖ］となる。
【００１８】
このとき、ＣＭＯＳインバータ１４の入力端子１４ａの電位と第２の電源端子Ｖｃ２の電位との間の電位差（＝３Ｖ）が６．６Ｖ以上とはならないため、ＣＭＯＳインバータ１４の入力端子１４ａから電源端子Ｖｃ２に電源が供給されることはない。すなわち、電源端子Ｖｃ２に接続されるＮＯＴゲート１５に対して電源が供給されないため、スタンバイ状態が保持される。
【００１９】
一方、電源端子Ｖｃ１から静電気等のサージ電圧が印加された場合、そのサージ電圧が６．６Ｖ以上となると、この電圧でクランプされ、サージ電圧による電流は電源端子Ｖｃ２側の図示しない電源回路等に導かれサージ電圧を逃がすことができる。このとき、ＭＯＳトランジスタ１４ｂ，１４ｃのゲートが保護される。
【００２０】
このような実施形態によれば、ＣＭＯＳインバータ１４の入力端子１４ａがＶｃｃ１（＝３Ｖ）となったときの電源端子Ｖｃ２との間の電圧が６．６Ｖ（ツェナー電圧Ｖｚ＋順方向電圧Ｖｆ）以上とはならないように設定されているので、ＣＭＯＳインバータ１４の入力端子１４ａから電源端子Ｖｃ２に電圧が供給されず、スタンバイ状態を保持しながら消費電流を低減できる。
【００２１】
また、電源端子Ｖｃ１から静電気等のサージ電圧が印加された場合、そのサージ電圧が６．６Ｖ以上となると導通状態となり、サージ電圧による電流は電源端子Ｖｃ１から電源端子Ｖｃ２に導かれるようにしているので、サージ電圧によるＣＭＯＳインバータ１４のゲートの破壊を防止することができる。また、２つのツェナーダイオード１６，１７を用いているので、構成を複雑化することがない。
【００２２】
尚、電源端子Ｖｃ１と電源端子Ｖｃ２とに掛けられる電源電圧は同じでも異なっていても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す電気的構成図
【図２】従来例を示す図１相当図
【符号の説明】
１１はインターフェイス回路、１２，１３はＮＯＴゲート、１４はＣＭＯＳインバータ（第１のＣＭＯＳインバータ）、１５はＣＭＯＳインバータ（第２のＣＭＯＳインバータ）、１６，１７はツェナーダイオード、１８は電圧制限手段，Ｖｃ１は第１の電源端子、Ｖｃ２は第２の電源端子である。
【発明の属する技術分野】
本発明は、静電気などのサージ電圧から回路を保護する機能を備えたインターフェイス回路に関する。
【０００２】
【従来の技術】
図２は、従来のインターフェイス回路１の例を示しており、入力側のＮＯＴゲート２と出力側のＮＯＴゲート３との間に接続されている。このインターフェイス回路１は、電源端子Ｖｃ１から給電されるＣＭＯＳインバータ４と電源端子Ｖｃ２から給電されるＣＭＯＳインバータ５と、インバータ回路４の出力端子４ａと電源端子Ｖｃ２との間に接続されたダイオード６とから構成されている。
【０００３】
このような構成により、何らかの事情により静電気等のサージ電圧が電源端子Ｖｃ１に印加されても、サージ電圧による電流は電源端子Ｖｃ１側から電源端子Ｖｃ２に導かれ、ＣＭＯＳインバータ５のゲートを保護することができる。
【０００４】
【発明が解決しようとする課題】
ところで上述の回路において、各電源端子Ｖｃ１，Ｖｃ２に接続する電源を共通にしている場合、消費電流を低減するためには、当該電源をオフしなければならない。このときＣＭＯＳインバータ４，５に両方電源供給されない状態となるが、以下に説明するスタンバイ状態を維持したいという要望がある。
【０００５】
スタンバイ状態というのは、ＣＭＯＳインバータ４，５のそれぞれの電源端子Ｖｃ１，Ｖｃ２に対して異なる電源から給電する構成とし、ＣＭＯＳインバータ４には給電して動作させＣＭＯＳインバータ５には給電しないようにすることで節電することを示している。しかしながら、このようにスタンバイ状態にした場合には、上述した回路構成では以下に挙げる問題が生じる。
【０００６】
電源端子Ｖｃ１から供給される電源Ｖｃｃ１は、ＣＭＯＳインバータ５の入力信号のレベルがハイ状態のとき、ダイオード６を介して電源端子Ｖｃ２に給電する。したがって、電源端子Ｖｃ２−ＧＮＤ間にはＶｃｃ１−Ｖｆ［Ｖ］の電圧が生じる。そしてＮＯＴゲート３は、電源端子Ｖｃ２−ＧＮＤ間に生じたＶｃｃ１−Ｖｆ［Ｖ］の電圧により駆動され、スタンバイ状態としたときにも電流が消費されることになり、消費電流を低減できないという問題が生じる。
【０００７】
本発明は、上記事情に鑑みてなされたもので、その目的は、静電気等のサージ電圧による内部素子の破壊を防止しながら消費電流を低減できるインターフェイス回路を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載のインターフェイス回路によれば、第１の電源端子に給電すると共に、第２の電源端子を非給電状態とすることで、第１のＣＭＯＳインバータのみに給電しスタンバイ状態を保持させている場合、たとえ第２のＣＭＯＳインバータの入力端子に電源電圧が印加されても、第２の電源端子との間の電圧が所定レベル以上とはならないように設定されているので、第２の電源端子は非給電状態が保持され、第２の電源端子に接続される他回路に対して電源が供給されず、スタンバイ状態を保持しながら消費電流を低減できる。
【０００９】
そして、第１の電源端子から静電気等のサージ電圧が加えられた場合、そのサージ電圧が所定レベル以上となると電圧制限手段が導通状態となり、サージ電圧による電流は第１の電源端子から第２の電源端子に導かれる。これによりサージ電圧による第２のＣＭＯＳインバータ等の内部素子の破壊を防止することができる。
【００１０】
請求項２記載のインターフェイス回路によれば、電圧制限手段として２つのツェナーダイオードを設けることで、第２のＣＭＯＳインバータの入力端子に第２の電源端子よりも高い電圧が印加されたときに、ツェナー電圧と順方向電圧との和の電圧でクランプされることになり、構成を複雑化せず請求項１記載の発明の作用効果を得ることができる。
【００１１】
【発明の実施の形態】
以下、本発明の一実施形態を図１を参照して説明する。
図１は、インターフェイス回路１１の電気的構成を示している。このインターフェイス回路１１は、ＮＯＴゲート１２の出力端子１２ａに接続されたＣＭＯＳインバータ１３と、このＣＭＯＳインバータ１３の出力端子に入力端子１４ａが接続されるＣＭＯＳインバータ１４等から構成されている。尚、ＣＭＯＳインバータ１４の出力端子は、ＮＯＴゲート１５の入力端子に接続されている。
【００１２】
ＣＭＯＳインバータ１３は、例えば３Ｖの電源電圧Ｖｃｃ１が印加される電源端子Ｖｃ１（第１の電源端子）とグランドとの間に、Ｐチャネル型のＭＯＳトランジスタ１３ｂおよびＮチャネル型のＭＯＳトランジスタ１３ｃが直列に接続されたもので、ＭＯＳトランジスタ１３ｂ，１３ｃのゲートを共通に接続して入力端子とし、共通のドレインが出力端子とされＣＭＯＳインバータ１４の入力端子１４ａに接続されている。
【００１３】
また同様に、ＣＭＯＳインバータ１４は、電源端子Ｖｃ２（第２の電源端子）とグランドとの間に、Ｐチャネル型のＭＯＳトランジスタ１４ｂおよびＮチャネル型のＭＯＳトランジスタ１４ｃが直列に接続されたもので、ＭＯＳトランジスタ１４ｂ，１４ｃのゲートを共通に接続して入力端子１４ａとし、共通のドレインが出力端子１４ｄとなる。また、電源端子Ｖｃ２と入力端子１４ａとの間には、ツェナーダイオード１６及びツェナーダイオード１７が逆方向に直列接続されている。尚、ツェナーダイオード１６，１７により本発明における電圧制限手段１８が構成されている。各ツェナーダイオード１６，１７の順方向電圧Ｖｆは例えば０．６Ｖとし、ツェナー電圧Ｖｚは６Ｖであるものとして以下説明する。尚、このとき所定レベルは（ツェナーダイオード１７のツェナー電圧Ｖｚ）＋（ツェナーダイオード１６の順方向電圧Ｖｆ）＝６．６Ｖとなる。電源端子Ｖｃ１及び電源端子Ｖｃ２には、それぞれ異なる電源回路（図示せず）が接続されており、それぞれ電源電圧Ｖｃｃ１，Ｖｃｃ２を与えるようになっている。
【００１４】
上記構成の作用を説明する。
電源電圧Ｖｃｃ１，Ｖｃｃ２がそれぞれ電源端子Ｖｃ１−グランド間，電源端子Ｖｃ２−グランド間に与えられると、ＮＯＴゲート１２，１５及びＣＭＯＳインバータ１３，１４が動作する。
【００１５】
そして、スタンバイ状態とする場合、電源端子Ｖｃ１に電源電圧Ｖｃｃ１（＝３Ｖ）の電源を供給したままで電源端子Ｖｃ２には非給電とする。
【００１６】
このとき、ＮＯＴゲート１２の入力としてグランドレベル（電圧０Ｖ）が入力されると、ＮＯＴゲート１２により出力端子１２ａの電圧はＶｃｃ１［Ｖ］となり、ＣＭＯＳインバータ１４の入力端子１４ａはグランドレベルに一致する。このとき、電源電圧Ｖｃｃ２が電源端子Ｖｃ２に供給されていないため、ＣＭＯＳインバータ１４は動作しない。
【００１７】
そして、ＮＯＴゲート１２の入力として電圧Ｖｃｃ１［Ｖ］が入力されると、ＮＯＴゲート１２により出力端子１２ａはグランドレベルとなり、ＣＭＯＳインバータ１４の入力端子１４ａの電圧は略Ｖｃｃ１［Ｖ］となる。
【００１８】
このとき、ＣＭＯＳインバータ１４の入力端子１４ａの電位と第２の電源端子Ｖｃ２の電位との間の電位差（＝３Ｖ）が６．６Ｖ以上とはならないため、ＣＭＯＳインバータ１４の入力端子１４ａから電源端子Ｖｃ２に電源が供給されることはない。すなわち、電源端子Ｖｃ２に接続されるＮＯＴゲート１５に対して電源が供給されないため、スタンバイ状態が保持される。
【００１９】
一方、電源端子Ｖｃ１から静電気等のサージ電圧が印加された場合、そのサージ電圧が６．６Ｖ以上となると、この電圧でクランプされ、サージ電圧による電流は電源端子Ｖｃ２側の図示しない電源回路等に導かれサージ電圧を逃がすことができる。このとき、ＭＯＳトランジスタ１４ｂ，１４ｃのゲートが保護される。
【００２０】
このような実施形態によれば、ＣＭＯＳインバータ１４の入力端子１４ａがＶｃｃ１（＝３Ｖ）となったときの電源端子Ｖｃ２との間の電圧が６．６Ｖ（ツェナー電圧Ｖｚ＋順方向電圧Ｖｆ）以上とはならないように設定されているので、ＣＭＯＳインバータ１４の入力端子１４ａから電源端子Ｖｃ２に電圧が供給されず、スタンバイ状態を保持しながら消費電流を低減できる。
【００２１】
また、電源端子Ｖｃ１から静電気等のサージ電圧が印加された場合、そのサージ電圧が６．６Ｖ以上となると導通状態となり、サージ電圧による電流は電源端子Ｖｃ１から電源端子Ｖｃ２に導かれるようにしているので、サージ電圧によるＣＭＯＳインバータ１４のゲートの破壊を防止することができる。また、２つのツェナーダイオード１６，１７を用いているので、構成を複雑化することがない。
【００２２】
尚、電源端子Ｖｃ１と電源端子Ｖｃ２とに掛けられる電源電圧は同じでも異なっていても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す電気的構成図
【図２】従来例を示す図１相当図
【符号の説明】
１１はインターフェイス回路、１２，１３はＮＯＴゲート、１４はＣＭＯＳインバータ（第１のＣＭＯＳインバータ）、１５はＣＭＯＳインバータ（第２のＣＭＯＳインバータ）、１６，１７はツェナーダイオード、１８は電圧制限手段，Ｖｃ１は第１の電源端子、Ｖｃ２は第２の電源端子である。
Claims (2)
- 第１の電源端子から電源が給電される第１のＣＭＯＳインバータと、
前記第１の電源端子の給電電源とは異なる電源が前記第１の電源端子とは異なる端子となる第２の電源端子から給電され前記第１のＣＭＯＳインバータの出力端子に入力端子が接続された第２のＣＭＯＳインバータと、
この第２のＣＭＯＳインバータの入力端子と前記第２の電源端子との間に、当該第２の電源端子に対する前記入力端子の電圧が所定レベル以上となると導通状態となり前記第１の電源端子から前記第２の電源端子側に電流が流れるように接続された電圧制限手段とを備えたことを特徴とするインターフェイス回路。 - 前記電圧制限手段は、逆方向に直列接続されてなる２つのツェナーダイオードであることを特徴とする請求項１記載のインターフェイス回路。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001221453A JP4449264B2 (ja) | 2001-07-23 | 2001-07-23 | インターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003037493A JP2003037493A (ja) | 2003-02-07 |
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Family
ID=19055118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001221453A Expired - Fee Related JP4449264B2 (ja) | 2001-07-23 | 2001-07-23 | インターフェイス回路 |
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| US9705307B2 (en) * | 2015-01-27 | 2017-07-11 | Qualcomm Incorporated | Self-sensing reverse current protection switch |
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2001
- 2001-07-23 JP JP2001221453A patent/JP4449264B2/ja not_active Expired - Fee Related
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