JP5465548B2 - レベルシフト回路 - Google Patents
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Description
図1は、本発明の第1の実施の形態によるレベルシフト回路1の回路図である。このレベルシフト回路1は、レベルシフト部10と、クランプ部20と、出力バッファ部30とを備えている。
図2は、第1の実施の形態によるレベルシフト回路1の直流特性をグラフで示す図である。レベルシフト部10に低電位(L)の入力信号VINが入力されると、入力トランジスタ12を流れる電流のほうが入力トランジスタ13を流れるよりも大きくなる。したがって、入力トランジスタ13のコレクタ出力である中間信号Vmの電位が下がる。入力トランジスタ13のベースとコレクタとは短絡しているので、中間信号Vmの電位は、入力トランジスタ12のベース電流による入力抵抗14の電圧降下分を無視すれば、入力信号VINとほぼ同電位となる。
図3は、本発明の第2の実施の形態によるレベルシフト回路2の回路図である。なお、図3において、上述の第1の実施の形態と共通又は対応する構成要素に対し共通の符号を使用している。また、ここでは、第1の実施の形態と相違し又は追加した構成についてのみ説明し、その他共通する構成要素については第1の実施の形態における説明により参照される。
図4は、第2の実施の形態によるレベルシフト回路2の直流特性をグラフで示す図である。入力信号VINが0〜5.6Vの範囲では、レベルシフト部10で変換される中間信号Vmの電位は、入力信号のVINに従ってほぼ同一電位で変動する。入力信号VINが5.6V以上になると、入力トランジスタ13のコレクタ電流がクランプ部20を介して電源ラインVCCに流れ、これにより中間信号Vmが5.6Vにクランプされる。
20…クランプ部、21…npnバイポーラトランジスタ
30…出力バッファ部、31…pMOSトランジスタ、32…抵抗、33…pMOSトランジスタ、34…nMOSトランジスタ
40…出力バッファ部、41…nMOSトランジスタ、42…抵抗、43…pMOSトランジスタ、44…nMOSトランジスタ
51…レベルシフト部、52…クランプダイオード、53…出力バッファ部
Q…nMOSトランジスタ、VBB…電源ライン(12V)、VCC…電源ライン(5V)、VIN…入力信号、Vm…中間信号、VNOUT…反転出力、VPOUT…非反転出力
Claims (2)
- 第1の電圧電源で駆動され入力信号を入力してレベルシフトした中間信号を出力するレベルシフト部と、
レベルシフトされた前記中間信号の振幅を制限するクランプ部と、
前記第1の電源電圧よりも低電圧である第2の電圧電源で駆動され、前記中間信号に基づく出力信号を出力するバッファ部と、を有し、
前記バッファ部は、前記中間信号がゲート入力されるpMOSトランジスタのドレインとグランドとの間に接続される抵抗を備えるレベルシフト回路。 - 前記レベルシフト部は、入力段がバイポーラトランジスタによる差動増幅回路で構成され、前記バイポーラトランジスタの負荷は、カレントミラー回路により定ドレイン電流としたアクティブ負荷で構成されている請求項1に記載のレベルシフト回路。
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