JP4077524B2 - パッド・ドライバ回路及びパッド・ドライバ回路を備えた電子回路 - Google Patents
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Description
【産業上の利用分野】
本発明は、電子回路の分野に関するものである。とりわけ、本発明は、パワー・ダウンした装置を保護するパッド・ドライバ回路である。
【0002】
【従来の技術】
トースタからテレビジョン・セットまで、過去の伝統的な電子装置は、各種機能を果たしたが、通常、共通しているのは、1つのことを行うという点であった。そこで、他の電子装置と接続されることはなかった。
【0003】
今日の電子装置は、明らかにもっと複雑である。今日では、1つ以上の他の電子装置と相互接続される電子装置の数が増え続けている。例えば、パーソナル・コンピュータは、たいてい、プリンタ、テープ・ドライブ、モデム等に接続され、通信ケーブルを介してこれらの装置と通信を行う。電子装置のこの相互接続能力によって、一般に、電子装置の機能及びパワーは大幅に拡大されたが、問題がないわけではない。電子装置の相互接続能力によって生じるこうした問題の1つは、ある装置のパワーがオンになる一方で、別の装置のパワーがオフになる場合に発生する。この状況は、パワー・オンになったコンピュータがパワー・オフになったプリンタに接続されている場合にきょうつうして発生する。この状況が生じると、通信ケーブルを介して、プリンタのパワーが無意識にオンになる可能性がある。この結果、予測不能で、望ましくない、さまざまな事象が発生する可能性がある。こうした望ましくない事象の1つが、状態ライトの点灯であり、プリンタが、実際にはオフなのに、ユーザに対して、プリンタが、オンであり、動作中であるという誤った表示を行うことである。こうした望ましくない他の事象には、通信バスの別のデータ・ラインを介して電力が送り返されると、プリンタ内における、さらには、コンピュータ自体における1つ以上のコンポーネントの焼損及び故障といった、さらに破滅的なものもあり得る。
【0004】
上記問題を解決しようとするこれまでの試みは、全体として不成功に終わった。たいていの場合、パワー・オンになった装置及びパワー・オフになった装置が、ユーザに間違った状況表示を行うことなく、状況を処理することができるものと盲信されて、この問題はただ無視されてきた。
【0005】
【発明が解決しようとする課題】
本発明の主たる目的は、強化されたパッド・ドライバ回路を提供することにある。
【0006】
本発明のもう1つの目的は、パワー・ダウンした装置を保護するパッド・ドライバ回路を提供することにある。
【0007】
【課題を解決するための手段】
本発明の以上の及びその他の目的は、本書に開示のパワー・ダウンした装置を保護するパッド・ドライバ回路によって達成される。
【0008】
コンピュータのような第1の電子装置が、通信バスを介して、プリンタのような第2の電子装置に接続されている。第2の電子装置は、装置の機能を果たすための、装置に固有の集積回路と、パッド・ドライバ回路も備えている。第1の電子装置は、オン/オフ・スイッチを介して、AC電源のような第1の電圧源による電力供給を受ける。第2の電子装置は、異なるオン/オフ・スイッチを介して、AC電源のような第2の電圧源による電力供給を受ける。第2の電圧源による電力供給だけでなく、パッド・ドライバ回路は、第2の電圧源から分離された、第3の電圧源による電力供給も受ける。第2の装置におけるパッド・ドライバ回路は、第1の装置のパワーがオンで、第2の装置のパワーがオフであることを検出すると、第2の装置における装置に固有の回路が、通信バスを介して、第1の装置によって無意識にパワー・オン状態になるようなことがないことを保証する。パッド・ドライバ回路は、また、通信バスのデータ・ラインの1つを介して第1の装置から供給された電力が、通信バスの異なるデータ・ラインを介して、第1の装置に送り返されることがないことを保証する。パッド・ドライバ回路は、また、第1の装置からの電流が、パッド・ドライバ回路によって吸い込まれない(すなわち、アースへの経路を見つけない)ことを保証する。
【0009】
【実施例】
図1には、通信バスを介して互いに接続された2つの電子装置が示されている。装置10は、スイッチ12を介して、AC電源ライン11から電力供給を受ける回路15を備えている。電圧は、スイッチ12がオンになると、ライン13に生じ、スイッチ12がオフになると、生じない。ライン13の電圧は、Vdd1と呼ばれ、通常は、変圧器(不図示)によって降圧され、回路15を制御するため、整流器(不図示)によって、比較的低いDC電圧(すなわち、本実施例では5VDC)に整流されたものである。回路15は、さらに、コネクタ31を介して、通信バス30を形成するデータ・ラインに接続された、一連のパッド41〜48に接続される。通信バス30は、コネクタ32を介して、装置20のパッド51〜58に接続される。パッド51〜58は、回路60に接続され、該回路60は、さらに、スイッチ22、整流器(不図示)、及び、変圧器(不図示)、及び、AC電源ライン21を介して、ライン23に生じる電圧(Vdd2)による電力供給を受ける。
【0010】
望ましい実施例の場合、装置10は、パーソナル・コンピュータであり、装置20は、プリンタであるが、これらの装置は、通信バスを介して相互接続される任意の電子装置とすることが可能である。さらに、電源ライン11及び21の両方または一方は、低電圧バッテリ、または、光電池、太陽電池等のような他の電圧源に接続することが可能であり、やはり、本発明の精神及び範囲に含まれる。
【0011】
前記の問題が生じるのは、装置10のパワーがオンになり(Vdd1=5V)、装置20のパワーがオフになる(Vdd2=0)場合である。装置10の1つ以上のパッド41〜48に、論理「1」(すなわち、5V)が含まれている場合、この論理「1」は、通信ライン30を介して、装置20の対応するパッド51〜58に送られ、この結果、おそらく、装置20のパワーが無意識にオンになったり、装置20が、通信バス30の異なるデータ・ラインを介して、装置10からの電力を無意識に送り返したり、あるいは、そのいずれをも生じたりする。
【0012】
図2により、装置20のパッド51に接続された先行技術によるパッド・ドライバ回路5に、いかにしてこの問題が生じる得るかを示す。パッド・ドライバ回路5には、図示のように接続された、pチャネル・トランジスタ6及びnチャネル・トランジスタ7が含まれている。点線で接続された寄生ダイオード8は、回路に対する追加コンポーネントではなく、トランジスタ6に固有の物理的特性を表すものである。
【0013】
装置20に対するパワーをオフにすると、Vdd2は0になる。装置10のパワーはまだオンであるが、パッド51に論理「1」が存在する場合、電力は、寄生ダイオード8に流れ、Vdd2が、Vdd1から寄生ダイオード8のしきい値電圧を引いた電圧(すなわち、5ー0.7=4.3V)まで上昇する。Vdd2が比較的高い電圧になると、装置20のパワーがオンになったり、装置20が通信バス30の異なるデータ・ラインを介して装置10からの電力を送り返したり、その双方を生じたりすることがある。
【0014】
図3には、装置20における本発明による回路60がさらに詳細に示されている。回路60には、装置に固有の回路63と、パッド・ドライバ回路70が含まれている。装置に固有の回路63は、装置20に固有の機能(すなわち、印刷するとか、トーストを作るとかいった)を果たす。ダイオード62は、電圧源Vdd2を電圧源VBusから分離する。装置に固有の回路63は、電源Vdd2による電力供給を受け、パッド・ドライバ回路70は、電源Vdd2及び電圧源VBusによる電力供給を受ける。パッド・ドライバ70には、パッド51〜58に対応する複数の同じパッド・ドライバ回路80が含まれている。各パッド・ドライバ回路80は、Vdd2及びVBusから電力供給を受ける。
【0015】
図4には、パッド・ドライバ回路80がさらに詳細に示されている。図示のように、pチャネル・トランジスタ81及びnチャネル・トランジスタ82が、パッド51に接続されている。トランジスタ81の物理的動作に固有の寄生ダイオード83も示されている。図2のトランジスタ6とは異なり、図4のトランジスタのソースは、Vdd2には接続されておらず、代わりに、VBusに接続されている。NANDゲート85は、その出力が、トランジスタ81のゲートに接続され、その入力が、装置に固有の回路63からの有効化(イネーブル)ライン88及びデータ・ライン89に接続されている。NANDゲート85は、VBusによる電力供給を受ける。NORゲート86は、その出力が、トランジスタ82のゲートに接続され、その入力が、装置に固有の回路63からの有効化ライン88(インバータ87を介して)及びデータ・ライン89に接続されている。NANDゲート85とは異なり、NORゲート86は、Vdd2による電力供給を受ける。
【0016】
nチャネル・トランジスタ91は、図示のように、そのソースが、トランジスタ82のゲート及びNORゲート86の出力に接続されている。インバータ92は、その出力が、トランジスタ91のゲートに接続され、その入力がVdd2に接続されている。インバータ92は、VBusによる電力供給を受ける。nチャネル・トランジスタ93は、そのソースが有効化ライン88に接続され、そのゲートが、トランジスタ91のゲートに接続されている。
【0017】
パッド・ドライバ回路80は、装置20のパワーがオフになり(Vdd2=0)、装置10のパワーがオンになる(パッド51におけるデータが、論理「1」)のを検出すると、装置20における装置に固有の回路63が、通信バス30を介して、装置10によって無意識にパワー・オン状態にならないことを保証する。パッド・ドライバ回路80は、さらに、通信バス30におけるパッド51に対応するデータ・ラインを介して供給された、装置10からの電力が、通信バス30における異なるデータ・ラインに対応する異なるパッド52〜58を介して、無意識に装置10に送り返されないことを保証する。パッド・ドライバ回路80は、また、装置10からの電流が、パッド・ドライバ回路80によって吸い込まれない(すなわち、アースへの経路を生じない)ことを保証する。
【0018】
パッド51に論理「1」が存在し、Vdd2=0の場合、次に説明するように、パッド・ドライバ回路80は、装置20にとって開回路のように見える。パッド51からの電圧は、寄生ダイオード83を介して、VBusをパワー・アップする。これによって、NANDゲート85がオンになる。トランジスタ81は、そのソースがVdd2を生じないので、装置20は、通信バス30を介して、装置10によって無意識にパワー・オン状態にされることはない。有効化ライン88及びデータ・ライン89のデータが、定義により、論理「0」のため(パワー・ダウンした装置に固有の回路62からのものであるため)、NANDゲート85の入力は、両方とも、「0」になる。従って、NANDゲート85は、本質的にインバータとしての働きをし、NANDゲート85の出力は、論理「1」になる。このため、トランジスタ81がオフになり、VBusに生じる電圧(Vdd−ダイオード83のしきい値電圧)が別のパッド52〜58を介して装置10に戻るのが、阻止される。Vdd2=0のため、NORゲート86がオフになり、トランジスタ82がオフになる。この結果、トランジスタ82によるパッド51に関する放電経路の供給が阻止されるので、装置10からアースへの電流が、パッド・ドライバ回路80によって吸い込まれるのが阻止される。
【0019】
有効化ライン88及びデータ・ライン89は、両方とも、論理「0」であるが、実際上、これは、0.0ボルト〜0.7ボルトの任意の電圧が、これらのラインに生じる可能性があることを意味しているものと言える。有効化ライン88及びデータ・ライン89の両方またはいずれかに、非ゼロ電圧が生じる場合、NANDゲート85及びトランジスタ82を介して、パッド・ドライバ回路80によって、少量の電流が吸い込まれる可能性がある。パッド・ドライバ回路80によって吸い込まれる電流量は、図2の回路に比べてごく少なく、損傷を生じそうにもないが、多くの状況では、それを完全になくすことが望ましい。これが、パッド・ドライバ回路80のトランジスタ91、インバータ92、及び、トランジスタ93の目的である。VBusが高になると、インバータ92がオンになり、その出力に論理「1」が生じる(Vdd2=0のため)。これによって、トランジスタ91及び93がオンになり、有効化ライン88及びデータ・ライン89の両方または一方に存在する可能性のある少量の電流に関する放電経路が形成されるので、NANDゲート85及びトランジスタ82の両方または一方が部分的にオン状態になるのが阻止される。それでも、ある程度の吸い込みは、インバータ92を介して理論的に可能であるが、全ての実用目的において、この漏洩は、無視することができ、存在しないものとみなすことができる。望ましい実施例の場合、理論的には、インバータ92を介して、0.1μAほどの漏洩の可能性があるが、当該技術の熟練者には明らかなように、存在しないものとみなしても差し支えのない量である。
【0020】
パッド・ドライバ回路80に、トランジスタ91、インバータ92、及び、トランジスタ93などのコンポーネントが存在しない、代替実施例も考えられる。これらのコンポーネントがないということは、装置10からの少量(すなわち、2mAほど)の電流は、パッド・ドライバ回路80によって吸い込むことができるということを表しているが、この少量の電流から実際の問題が生じるごくわずかな可能性のために、パッド・ドライバ回路80にこれらのコンポーネントを含めるコストを正当化することはできないかもしれないからである。
【0021】
望ましい実施例及び代替実施例に関連して、本発明の解説を行ってきたが、当該技術の熟練者には明らかなように、本発明の精神、範囲、及び、教示を逸脱することなく、細部にさまざまな変更を加えることが可能である。例えば、図面に示す回路は、他の同等の回路構造に置き換えることが可能である。以下に、実施態様のいくつかを例示する。
【0022】
(実施態様1)
通信バス(30)のデータ・ラインを介して、パワー・オンされた第1の装置(10)とパワー・オフした第2の装置(20)の間の接続のため、パッド(51)に接続され、前記第1の装置は、第1の電圧源(11)によって電力供給され、前記第2の装置は、第2の電圧源(21)によって電力供給されるようになっている、パッド・ドライバ回路(80)において、
前記第2の電圧源から分離された第3の電圧源(VBus)と、
そのドレーンが前記パッドに接続され、そのソースが前記第3の電圧源に接続されたpチャネル・トランジスタ(81)と、
その出力が、前記pチャネル・トランジスタのゲートに接続され、その入力で、前記第2の電圧源による電力供給を受ける装置に固有の回路からのデータを受信し、前記第3の電圧源による電力供給を受ける、第1のコンポーネント(85)と、
そのソースが前記パッドに接続され、そのドレーンがアースに接続された第1のnチャネル・トランジスタ(82)と、
その出力が、前記nチャネル・トランジスタのゲートに接続され、その入力で、前記第2の電圧源による電力供給を受ける装置に固有の回路からの前記データを受信し、前記第2の電圧源による電力供給を受ける、第2のコンポーネント(86)から構成される、
パッド・ドライバ回路(80)。
【0023】
(実施態様2)
さらに、そのソースが、前記第1のnチャネル・トランジスタのゲート及び前記第2のコンポーネントの出力に接続され、そのドレーンが、アースに接続された、第2のnチャネル・トランジスタ(91)と、
その出力が、前記第2のnチャネル・トランジスタのゲートに接続され、その入力が、前記第2の電圧源に接続され、前記第3の電圧源による電力供給を受ける第3のコンポーネント(92)と、
そのソースが、前記第1のコンポーネントの入力に接続され、そのゲートが、前記第2のnチャネル・トランジスタのゲートに接続され、そのドレーンが、アースに接続された第3のnチャネル・トランジスタ(93)が含まれることを特徴とする、
実施態様1に記載のパッド・ドライバ回路。
【0024】
(実施態様3)
複数のデータ・ラインを備えた通信バス(30)を介して、第1の電圧源(11)による電力供給を受ける第1の電子装置(10)に接続された、第2の電圧源(21)による電力供給を受ける第2の電子装置(20)において、前記第2の電子装置に、さらに、
前記第2の電圧源による電力供給を受ける装置に固有の回路(63)と、
前記装置に固有の回路に接続されて、前記第2の電圧源による電力供給を受け、第3の電圧源(VBus)によって前記第2の電圧源から分離される、パッド・ドライバ回路(80)が設けられていることと、前記パッド・ドライバ回路に、さらに、
前記第1の電子装置のパワーがオンになったことを検出するための手段(81、82)と、
前記第2の電子装置のパワーがオフになったことを検出するための手段(85、86)と、
前記装置に固有の回路が、前記通信バスにおける前記複数のデータ・ラインの1つを通じて、前記第1の装置によって無意識にパワー・オン状態になるようなことがないことを保証するための手段(81、82、85、86)が設けられていることを特徴とする、
第2の電子装置。
【0025】
(実施態様4)
さらに、前記第1の装置から受ける電力が、前記通信バスにおける前記複数のデータ・ラインの別の1つを通じて、無意識に前記第1の装置に送り返されるようなことがないことを保証するための手段(81、85)が設けられていることを特徴とする、実施態様3に記載のパッド・ドライバ回路。
(実施態様5)
さらに、前記第1の装置からの電流が、前記パッド・ドライバ回路によって吸い込まれることがないように保証するための手段(82、86)が設けられていることを特徴とする、実施態様4に記載のパッド・ドライバ回路。
【0026】
(実施態様6)
前記第2の電子装置がプリンタであることを特徴とする、実施態様3に記載の第2の電子装置。
(実施態様7)
前記第1の電子装置がコンピュータであることを特徴とする、実施態様6に記載の第2の電子装置。
【0027】
【発明の効果】
以上詳述したとおり、本発明により相互に通信バス等により接続された電子装置の新規なパッド・ドライバが提供される。そして、パワー・オフされた電子装置の一方が相手電子装置の信号によりパワー・オンされたり、信号の返送を誤って行う等の不具合が避けられるので、実用に供して有益である。
【図面の簡単な説明】
【図1】通信バスを介して互いに接続された2つの電子装置を示す図である。
【図2】先行技術によるパッド・ドライバ回路を示す図である。
【図3】第2の電子装置の回路をさらに詳細に示す図である。
【図4】本発明によるパワー・ダウンした装置を保護するパッド・ドライバ回路を示す図である。
【符号の説明】
10 第1の装置
11 第1の電圧源
20 第2の装置
21 第2の電圧源
30 通信バス
51 パッド
62 ダイオード
63 装置に固有の回路
80 パッド・ドライバ回路
81 pチャネル・トランジスタ
82 nチャネル・トランジスタ
83 寄生ダイオード
85 NANDゲート
86 NORゲート
87 インバータ
88 有効化ライン
89 データ・ライン
91 nチャネル・トランジスタ
92 インバータ
93 nチャネル・トランジスタ
Claims (2)
- 第1の装置は第1の電圧源によって電力供給され、第2の装置は第2の電圧源によって電力供給されるようになっており、通信バスのデータ・ラインを介して、パワー・オンされた前記第1の装置とパワー・オフした前記第2の装置の間の接続のためのパッドに接続されているパッド・ドライバ回路において、
前記第2の電圧源から分離された第3の電圧源と、
そのドレーンが前記パッドに接続され、そのソースが前記第3の電圧源に接続されたpチャネル・トランジスタと、
その出力が前記pチャネル・トランジスタのゲートに接続され、その入力で、前記第2の電圧源による電力供給を受ける装置に固有の回路からのデータを受信し、前記第3の電圧源による電力供給を受ける、第1のコンポーネントと、
そのソースが前記パッドに接続され、そのドレーンがアースに接続された第1のnチャネル・トランジスタと、
その出力が、前記nチャネル・トランジスタのゲートに接続され、その入力で、前記第2の電圧源による電力供給を受ける装置に固有の回路からの前記データを受信し、前記第2の電圧源による電力供給を受ける、第2のコンポーネントから構成される、
パット・ドライバ回路。 - さらに、そのソースが、前記第1のnチャネル・トランジスタのゲート及び前記第2のコンポーネントの出力に接続され、そのドレーンが、アースに接続された、第2のnチャネル・トランジスタと、
その出力が、前記第2のnチャネル・トランジスタのゲートに接続され、その入力が、前記第2の電圧源に接続され、前記第3の電圧源による電力供給を受ける第3のコンポーネントと、
そのソースが、前記第1のコンポーネントの入力に接続され、そのゲートが、前記第2のnチャネル・トランジスタのゲートに接続され、そのドレーンが、アースに接続された第3のnチャネル・トランジスタが含まれることを特徴とする、
請求項1に記載のパッド・ドライバ回路。
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Families Citing this family (8)
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DE4338083C1 (de) * | 1993-11-08 | 1995-06-08 | Gruendl & Hoffmann | Treiberschaltung |
KR100211758B1 (ko) * | 1995-08-18 | 1999-08-02 | 윤종용 | 멀티 파워를 사용하는 데이터 출력버퍼 |
US5666071A (en) * | 1995-12-01 | 1997-09-09 | Advanced Micro Devices, Inc. | Device and method for programming high impedance states upon select input/output pads |
JP3712476B2 (ja) * | 1996-10-02 | 2005-11-02 | 富士通株式会社 | 信号伝送システム及び半導体装置 |
DE19713833C1 (de) * | 1997-04-03 | 1998-10-01 | Siemens Ag | Eingangsverstärker für Eingangssignale mit steilen Flanken, insbesondere High-Low-Flanken |
US6342803B1 (en) * | 1998-03-31 | 2002-01-29 | Lsi Logic Corporation | Pad driver |
US6256744B1 (en) * | 1998-09-21 | 2001-07-03 | Compaq Computer Corporation | Personal computer component signal line isolation for an auxiliary powered component |
US6380724B1 (en) | 1999-11-16 | 2002-04-30 | Advanced Micro Devices, Inc. | Method and circuitry for an undisturbed scannable state element |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4047233A (en) * | 1976-04-14 | 1977-09-06 | Essex Group, Inc. | Short circuit protection circuit |
CA1175503A (en) * | 1981-07-17 | 1984-10-02 | Andreas Demetriou | Cmos turn-on circuit |
JPH0630541B2 (ja) * | 1986-10-09 | 1994-04-20 | シャープ株式会社 | 動作停止及び復帰回路装置 |
CA1331214C (en) * | 1989-01-05 | 1994-08-02 | Kun-Ming Lee | Interfacing control circuit with active circuit charge or discharge |
KR970011741B1 (ko) * | 1989-02-17 | 1997-07-15 | 로베르트 보쉬 게에베하 | 네트워크 인터페이스 |
US4964011A (en) * | 1989-05-22 | 1990-10-16 | Databook, Inc. | Voltage transient protection circuit |
JPH0346268A (ja) * | 1989-07-13 | 1991-02-27 | Toshiba Corp | 半導体装置のcmos型入力バッファ回路 |
US5281869A (en) * | 1992-07-01 | 1994-01-25 | Digital Equipment Corporation | Reduced-voltage NMOS output driver |
US5304872A (en) * | 1992-08-10 | 1994-04-19 | Intel Corporation | TTL/CMOS input buffer operable with three volt and five volt power supplies |
-
1993
- 1993-10-20 US US08/140,347 patent/US5391940A/en not_active Expired - Lifetime
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