JP4447415B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4447415B2 JP4447415B2 JP2004274537A JP2004274537A JP4447415B2 JP 4447415 B2 JP4447415 B2 JP 4447415B2 JP 2004274537 A JP2004274537 A JP 2004274537A JP 2004274537 A JP2004274537 A JP 2004274537A JP 4447415 B2 JP4447415 B2 JP 4447415B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- semiconductor device
- type well
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 95
- 239000000758 substrate Substances 0.000 claims description 59
- 230000015572 biosynthetic process Effects 0.000 claims description 38
- 239000012535 impurity Substances 0.000 claims description 15
- 238000009826 distribution Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 238000002955 isolation Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられており、前記半導体基板の底面側を介して互いに電気的に接続する、複数の一導電型の第一の領域と、
前記半導体基板の素子形成面側に、前記複数の第一の領域の各々の側部をそれぞれ囲むように連続して設けられている、逆導電型の第二の領域と、
前記第一の領域上に設けられている、第一のトランジスタと、
前記第二の領域上に設けられている、第二のトランジスタと、
を備え、
前記半導体基板中における前記第二の領域の底部は、前記半導体基板中における前記第一の領域の底部よりも、前記素子形成面を基準として深い位置に設けられていることを特徴とする半導体装置が提供される。
図1は、本実施形態に係る半導体装置の構成を説明するための水平断面図および縦断面図である。
まず、図2(a)に示すように、P型Si基板109の素子形成面に周知の方法により所定の素子分離領域111を形成する。素子分離領域111は、P型Si基板109の素子形成面の所定領域にマスク(不図示)を用いて浅い溝を形成し、この溝内に絶縁材料を埋設し、あるいは溝の内面に絶縁膜を形成した後各種材料を充填して浅溝素子分離(STI)として形成する。
続いて、図3(a)に示すように、フォトレジストマスク135を用いて、リンを450keV、2×1013cm-2の条件でイオン注入し、N型ウェル133の上部に海状のN型ウェル101を形成する。このN型ウェル101は、後述するコア領域のPMOSトランジスタ105cなどを形成する予定の領域の下部に形成するだけでなく、海状に広がるように形成する。
次いで、図4(a)に示すように、フォトレジストマスク145を除去し、周知の方法により、後述するNMOSトランジスタ107a、107bおよびPMOSトランジスタ105cなどを形成する領域の素子形成面上に、シリコン酸化膜からなるゲート絶縁膜115a、115b、125cを形成する。そして、ゲート絶縁膜115a、115b、125c上にポリシリコン膜からなるゲート電極113a、113b、123cを形成(サイドウォールは不図示)する。具体的には、P型Si基板109の素子形成面上に、シリコン酸化膜とポリシリコン膜との積層膜を形成し、フォトレジストマスク(不図示)を用いて、選択エッチングしてパターニングすることにより、ゲート絶縁膜115a、115b、125cおよびゲート電極113a、113b、123cを形成する。
そして、図5(a)に示すように、NMOSトランジスタ107a、107bの形成領域(P型ウェル103a、103bの形成領域)をフォトレジストマスク(不図示)で覆った状態で、N型ウェル101中にボロン(B)を2keV、5×1015cm-2の条件でイオン注入し、PMOSトランジスタ105cのソース電極およびドレイン電極として機能するp+拡散領域127c、129cを形成する。
図6は、実施形態2に係る半導体装置の構成を説明するための水平断面図および縦断面図である。
4 Pウェル
5 ディープNウェル
6 Pウェル
7 Nウェル
101 N型ウェル
103 P型ウェル
105 PMOSトランジスタ
107 NMOSトランジスタ
109 P型Si基板
111 素子分離領域
113 ゲート電極
115 ゲート絶縁膜
117 N+拡散領域
119 N+拡散領域
123 ゲート電極
125 ゲート絶縁膜
127 P+拡散領域
129 P+拡散領域
131 N型ウェルコンタクト
133 N型ウェル
135 フォトレジストマスク
145 フォトレジストマスク
201 N型ウェル
203 P型ウェル
205 PMOSトランジスタ
207 NMOSトランジスタ
209 P型Si基板
211 素子分離領域
213 ゲート電極
215 ゲート絶縁膜
217 N+拡散領域
219 N+拡散領域
223 ゲート電極
225 ゲート絶縁膜
227 P+拡散領域
229 P+拡散領域
231 N型ウェルコンタクト
233 N型ウェル
VDD 電源
GND 接地端子
P+ 不純物領域
N+ 不純物領域
Claims (7)
- 一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられており、前記半導体基板の底面側を介して互いに電気的に接続する、複数の一導電型の第一の領域と、
前記半導体基板の素子形成面側に、前記複数の第一の領域の各々の側部をそれぞれ囲むように連続して設けられている、逆導電型の第二の領域と、
前記第一の領域上に設けられている、第一のトランジスタと、
前記第二の領域上に設けられている、第二のトランジスタと、
を備え、
前記半導体基板中における前記第二の領域の底部は、前記半導体基板中における前記第一の領域の底部よりも、前記素子形成面を基準として深い位置に設けられていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第二の領域は、前記素子形成面に垂直な直線方向について、逆導電型の不純物濃度の分布が複数のピークを有することを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第二の領域は、
前記半導体基板中における前記第一の領域と前記素子形成面を基準として略同一の深さに設けられており、前記複数の第一の領域の各々の側部をそれぞれ囲むように連続して設けられている、逆導電型の上部領域と、
前記半導体基板中における前記第一の領域よりも、前記素子形成面を基準として深い位置に、前記上部領域と接して設けられている、逆導電型の下部領域と、
を含むことを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記下部領域は、前記上部領域のうち複数の前記第一の領域に挟まれている部分の底面側に設けられていることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記下部領域の一部は、前記第一の領域の直下に張り出していることを特徴とする半導体装置。 - 請求項3乃至5いずれかに記載の半導体装置において、
前記下部領域は、前記上部領域のうち前記第二のトランジスタが設けられている部分の底面側に設けられていることを特徴とする半導体装置。 - 請求項1乃至6いずれかに記載の半導体装置において、
前記一導電型は、P型であり、
前記逆導電型は、N型である
ことを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004274537A JP4447415B2 (ja) | 2004-09-22 | 2004-09-22 | 半導体装置 |
US11/219,783 US7256462B2 (en) | 2004-09-22 | 2005-09-07 | Semiconductor device |
CNB2005100992741A CN100403539C (zh) | 2004-09-22 | 2005-09-15 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004274537A JP4447415B2 (ja) | 2004-09-22 | 2004-09-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006093260A JP2006093260A (ja) | 2006-04-06 |
JP4447415B2 true JP4447415B2 (ja) | 2010-04-07 |
Family
ID=36073043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004274537A Expired - Fee Related JP4447415B2 (ja) | 2004-09-22 | 2004-09-22 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7256462B2 (ja) |
JP (1) | JP4447415B2 (ja) |
CN (1) | CN100403539C (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245276A (ja) * | 2005-03-03 | 2006-09-14 | Toshiba Corp | 半導体集積回路装置 |
WO2007020694A1 (ja) * | 2005-08-18 | 2007-02-22 | Fujitsu Limited | 半導体装置及びその製造方法 |
JP2007115971A (ja) * | 2005-10-21 | 2007-05-10 | Fujitsu Ltd | 半導体装置とその製造方法 |
CN101126821B (zh) * | 2006-08-18 | 2011-06-08 | 鸿富锦精密工业(深圳)有限公司 | 光学板及采用该光学板的背光模组 |
JP5236438B2 (ja) * | 2008-11-26 | 2013-07-17 | セイコーインスツル株式会社 | 半導体集積回路装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02283062A (ja) | 1989-04-25 | 1990-11-20 | Seiko Epson Corp | 半導体装置 |
JP3210147B2 (ja) | 1993-08-09 | 2001-09-17 | 株式会社東芝 | 半導体装置 |
KR100190020B1 (ko) * | 1996-02-21 | 1999-06-01 | 윤종용 | 고전압 트랜지스터 및 그의 제조방법 |
US6218708B1 (en) * | 1998-02-25 | 2001-04-17 | Sun Microsystems, Inc. | Back-biased MOS device and method |
CN100543999C (zh) * | 2000-09-01 | 2009-09-23 | 精工电子有限公司 | Cmos半导体器件及其制造方法 |
US6556477B2 (en) * | 2001-05-21 | 2003-04-29 | Ibm Corporation | Integrated chip having SRAM, DRAM and flash memory and method for fabricating the same |
US6633073B2 (en) * | 2001-06-29 | 2003-10-14 | Rf Micro Devices, Inc. | Method and apparatus for isolating circuits using deep substrate n-well |
US6664608B1 (en) * | 2001-11-30 | 2003-12-16 | Sun Microsystems, Inc. | Back-biased MOS device |
JP2004039814A (ja) * | 2002-07-02 | 2004-02-05 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
US7099192B2 (en) * | 2004-06-07 | 2006-08-29 | Yield Microelectronics Corp. | Nonvolatile flash memory and method of operating the same |
-
2004
- 2004-09-22 JP JP2004274537A patent/JP4447415B2/ja not_active Expired - Fee Related
-
2005
- 2005-09-07 US US11/219,783 patent/US7256462B2/en not_active Expired - Fee Related
- 2005-09-15 CN CNB2005100992741A patent/CN100403539C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006093260A (ja) | 2006-04-06 |
US20060060923A1 (en) | 2006-03-23 |
CN100403539C (zh) | 2008-07-16 |
US7256462B2 (en) | 2007-08-14 |
CN1753184A (zh) | 2006-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4845410B2 (ja) | 半導体装置 | |
JP5655195B2 (ja) | 半導体装置 | |
US20080188048A1 (en) | Semiconductor device | |
KR102068395B1 (ko) | 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법 | |
JP2008544535A (ja) | 絶縁破壊電圧が相対的に高い半導体デバイス及びその製造方法 | |
JP5229626B2 (ja) | ディープトレンチ構造を有する半導体素子の製造方法 | |
JP5762687B2 (ja) | 所望のドーパント濃度を実現するためのイオン注入法 | |
US7190009B2 (en) | Semiconductor device | |
JP2008084995A (ja) | 高耐圧トレンチmosトランジスタ及びその製造方法 | |
US6921942B2 (en) | Structure of a lateral diffusion MOS transistor in widespread use as a power control device | |
JPH10223771A (ja) | 半導体装置とその製造方法 | |
US6307224B1 (en) | Double diffused mosfet | |
JP2006013450A (ja) | 半導体装置およびその製造方法 | |
JP5114824B2 (ja) | 半導体装置およびその製造方法 | |
JP2010177292A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4447415B2 (ja) | 半導体装置 | |
US6111295A (en) | Semiconductor device having channel stopper portions integrally formed as part of a well | |
JP5585404B2 (ja) | 半導体装置 | |
US7211870B2 (en) | Semiconductor device | |
JP2008047747A (ja) | 高耐圧電界効果トランジスタおよびその製造方法 | |
JP6299390B2 (ja) | 半導体装置 | |
JP4943763B2 (ja) | 半導体装置及びその製造方法 | |
US7902611B1 (en) | Integrated circuit well isolation structures | |
JP2008085230A (ja) | エージングデバイス及びその製造方法 | |
JP2004165648A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070817 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091222 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091224 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100120 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4447415 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |