JP5236438B2 - 半導体集積回路装置 - Google Patents
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Description
本発明は、ＭＯＳトランジスタからなるアナログ信号処理回路を含む半導体集積回路装置に関する。
ＭＯＳトランジスタを含む半導体集積回路、特にアナログ信号処理回路においては隣接するＭＯＳトランジスタどうしの特性差が少ない事が求められる。ここでいうアナログ信号処理回路は、オペアンプやカレントミラー回路などを含み、高精度に複数の電圧を比較・増幅するなどのある比率の電流源を複数作成したりする機能を有している。このような回路に用いられるＭＯＳトランジスタは、同じ構造・レイアウトのＭＯＳトランジスタであれば、閾値電圧、相互コンダクタンス、リーク電流を含むサブスレッショルド特性が同一である事が回路動作上の前提条件となる。もしこのような諸特性に差異が生じていた場合、オペアンプにおけるオフセット電圧やカレントミラー回路における電流誤差などが生じ、製品特性そのものを阻害する虞がある。
このように、同一特性を求められる複数のＭＯＳトランジスタの作成のためには様々な施策がとられる。それはチャネル長、チャネル幅、コンタクト形状及びコンタクトからチャネルまでの距離を同一に揃えるなど、素子の基本パラメータの均一化の他に、例えば、チャネルの向きを揃える、ＭＯＳトランジスタ同士の距離を最小限に縮める、複数のＭＯＳトランジスタを襷掛けに配置し回路を構成する、等が代表的な方法である。また、閾値電圧のばらつきを抑制するために、チャネル長・チャネル幅を大きくし、プロセス的なサイズばらつきに起因する特性変動を最小化する事が一般的に行われる。
ただ、このような施策は、素子サイズや回路面積の増大が伴い、低価格化や小型化には相反する事になる。特にアナログ信号処理回路が大規模になるとその傾向は著しく、デジタル信号処理回路で採用されるような微細化技術の恩恵が享受できにくい上、場合によってはデジタル・アナログ混載ＩＣの場合はそのプロセス構築も制限される場合がある。
一方、ＭＯＳトランジスタの特性変動やばらつきに影響するパラメータには、主にゲート酸化膜厚やチャネル濃度が挙げられるが、素子の微細化に伴う技術はＭＯＳトランジスタの特性変動を抑制できる面もある。例えば、ＭＯＳトランジスタの特性に重要な役割を担うゲート酸化膜厚などは膜厚制御性が向上するに伴い、特性変動要因とはなりにくくなってきている。
また、フォト工程やエッチング工程などのパターニング制御性の向上は、サイズばらつきの低減に直結している。これは素子サイズを縮小したときの形状効果による特性変動を抑制できるため、小型・低価格化を促進する技術ともなる。
このような技術の進展を背景にして、最近はチャネル濃度・特に半導体基板上に形成するウェル領域の濃度変動のＭＯＳトランジスタの特性変動に占める割合が増えつつある。
ここで、図３に基づいてＭＯＳトランジスタの特性に大きな影響をもつウェル領域の形成方法について説明する。ここではＰ型の半導体基板上にＰ型及びＮ型のウェルを形成する方法について述べる。
まず第1に図３（ａ）のように半導体基板１上にシリコン酸化膜２とシリコン窒化膜３の積層構造を、それぞれ熱酸化及びLＰCVDによる堆積によって形成する。
次に図３（ｂ）のようにＮ型ウェル領域６となる領域の上のシリコン窒化膜３をエッチングし、フォトレジスト４とこのシリコン窒化膜３をマスクにシリコン酸化膜２を通してイオン注入法で不純物を注入する。不純物は砒素やリンを用い１×１０12／ｃｍ2から１×１０14／ｃｍ2の間の注入量で任意の値を選ぶ。
次に図３（ｃ）のように、フォトレジストを剥離した後、熱酸化により残された窒化膜をマスクに選択的にＮ型ウェル領域上の酸化膜を厚く成長させる。
次に図３（ｄ）のように、シリコン窒化膜を剥離した後、先のＮ型ウェル領域６上の厚い酸化膜をマスクにボロンやＢＦ2などのＰ型不純物をイオン注入法で注入する。その注入量はＮ型ウェルの場合と同じく１×１０12／ｃｍ2から１×１０14／ｃｍ2の間の注入量で任意の値を選ぶ。この方法により、Ｎ型ウェル領域６以外の全ての領域にＰ型ウェル領域７を形成する事が出来る。
最後に図３（ｅ）のように１１００℃以上の高温熱処理でＮ型及びＰ型の不純物を半導体基板表面から所定の深さまで拡散させる。この高温熱拡散は、半導体プロセスの中で最も高温である場合が多く、この後の半導体プロセスによりウェルの不純物濃度が変動する事はほぼない、といってよい。
またＮ型ウェル領域とＰ型ウェル領域は同様の濃度の不純物が隣接して存在するので、上記高温熱拡散によりその境界位置が変動する事はなく、境界での濃度変化もそれぞれの領域で急峻になっている。
つまり、このような方法で形成されたＮ型及びＰ型ウェル領域の濃度のばらつきは、図３（ａ）から図３（ｅ）までの工程のイオン注入量や堆積膜の膜厚、及び熱処理のばらつきに左右されることになる。
次に図２に基づいて一般的なＭＯＳトランジスタの平面配置について説明する。ここでは同じくＰ型の半導体基板上にＰ型及びＮ型のウェル領域を形成した場合を示している。通常、Ｐチャネル型ＭＯＳトランジスタ１０１はＮ型のウェル領域６上に形成するため、１つの回路ブロックに対し複数のＰチャネル型ＭＯＳトランジスタ１０１を集めて半導体基板上の１つのＮ型ウェル領域６内に近接して配置する。同様にＮチャネル型ＭＯＳトランジスタ１０２は１つの回路ブロックに対しある所定のＰ型ウェル領域５内に近接して配置する。
このとき、特にＰチャネル型ＭＯＳトランジスタ１０１はある有限の広さのＮ型ウェル領域６内に配置するため、素子によってはＮ型ウェル領域６とＰ型ウェル領域５の境界近くに配置される場合もありえる。
ここでアナログ回路ブロックにおいては個々のトランジスタの特性ばらつきが無く均質である事が望まれる。そのため、同一Ｎ型ウェル領域内の不純物濃度が均一である必要がある。
アナログ回路におけるトランジスタの特性ばらつきを低減する方法としては、例えば特許文献１〜特許文献３に開示されている。
特開平６−２６８４５３号公報
特開平９−２６６２５７号公報
特開２００３−２４３５２９号公報
しかしながら、従来のこのような半導体プロセスによるウェルの形成方法には以下のような問題があった。すなわち、図３の例の場合、Ｎ型ウェルを形成するための不純物注入の後に酸化膜形成のための熱処理が加わっており、この時にＮ型ウェル領域の境界部分が拡散により濃度変化を起こしている。具体的には横方向に不純物が拡散するため境界領域の濃度が低下している。この熱処理がＰ型ウェル領域形成に比べて余分に行われるのでＰ型ウェル領域に比べＮ型ウェル領域の境界付近は濃度低下度合いが大きい。
そのため、この境界領域近くに配置されたＭＯＳトランジスタ、特にＮ型領域側のＰチャネル型ＭＯＳトランジスタにおいては濃度変化による特性変動が起きやすいといった問題を有している。
図４（ａ）はＰチャネルＭＯＳトランジスタの模式平面図であるが、Ｐチャネル型ＭＯＳトランジスタ１０１のチャネル領域９とＮ型ウェル領域６の間の距離Ｓが近づくに従い、図４（ｂ）に示すように、このＰチャネル型ＭＯＳトランジスタの閾値電圧が低下してしまうという現象が生じる。これは、Ｐ型ウェル領域とＮ型ウェル領域の境界付近のＮ型ウェル領域内で不純物濃度が低下しているためである。
本発明は上記課題を解決するために、以下のようにする。すなわち、第1導電型の半導体基板と、この半導体基板上の、異なる領域に形成した第1導電型のウェル領域及び第２導電型のウェル領域と、第１導電型ウェル領域上に形成した第１のＭＯＳトランジスタ及び前記第２導電型のウェル領域上に形成した第２のＭＯＳトランジスタを有し、複数の第２のＭＯＳトランジスタを、第２導電型の１つのウェル領域に対し１つのみの第２のＭＯＳトランジスタを形成したものの集合体とする事を特徴とする半導体集積回路装置とした。
また第２導電型のウェル領域の端と、第２導電型のウェル領域内に形成する第２のＭＯＳトランジスタのチャネル領域の端の距離が２から５umであることを特徴とする半導体集積回路装置とした。
または第1導電型の半導体基板と、半導体基板上の、異なる領域に形成した第１導電型のウェル領域及び第２導電型のウェル領域と、第1導電型ウェル領域上に形成した第１のＭＯＳトランジスタ及び第２導電型のウェル領域上に形成した第２のＭＯＳトランジスタを有し、複数の第１のＭＯＳトランジスタを、第１導電型の１つのウェル領域に対し１つのみの第１のＭＯＳトランジスタを形成したものの集合体とし、複数の第２のＭＯＳトランジスタを、第２導電型の１つのウェル領域に対し１つのみの第２のＭＯＳトランジスタを形成したものの集合体とする事を特徴とする半導体集積回路装置とした。
また、第１導電型の１つのウェル領域の端と第１のＭＯＳトランジスタのチャネル領域の端の距離が２から５umであり、且つ第２導電型の１つのウェル領域の端と第２のＭＯＳトランジスタのチャネル領域の端の距離が２から５umであることを特徴とする半導体集積回路装置とした。
本発明によれば、個々のＭＯＳトランジスタの特性変動が少なく、かつ小型で低コストのアナログ回路を有する半導体集積回路を提供する事ができる。
以下、この発明の実施の形態を図面に基づいて説明する。図１は、ＭＯＳトランジスタの特性ばらつきを低減するための本発明の第１の実施例の半導体集積回路装置の模式平面図である。従来の方法である図２では複数のＰチャネル型ＭＯＳトランジスタ１０１を１つのＮ型ウェル領域６内に配置していたが、本発明では１つのＮ型ウェル領域６内に１つのみのＰチャネル型ＭＯＳトランジスタ１０１を配し、それらを用いて回路ブロックを形成する。このとき全てのＰチャネル型ＭＯＳトランジスタ１０１のポリシリコンゲート電極８の下のチャネル領域からＮ型ウェル６端までの距離が同一であるように調整する。チャネル領域とＮ型ウェル領域との距離は、図４（a）の拡大図を参照すると理解しやすい。図示されたチャネル領域９とＮ型ウェル領域６との距離Ｓが同一にすることが本発明のポイントであり、図の横方向の距離Ｓと縦方向の距離Ｓが同一となるようにＮ型ウェル領域を設ける。そして、複数のＰチャネル型ＭＯＳトランジスタにおける距離Ｓも同一となるようにＮ型ウェル領域を設ける。このようにすることで次のような利点がある。
まずＮ型ウェル領域６端の濃度低下による特性変動があった場合、どのＰチャネル型ＭＯＳトランジスタ１０１にも等しく影響がもたらされるため、絶対的な特性値の変動はあっても相対的な特性比が変わることはない。これはオペアンプやカレントミラーなど、隣接するＭＯＳトランジスタの特性比が極力正確であることを求められるアナログ回路において最も望まれる特質である。
また、アナログ回路に使用されるＰチャネル型ＭＯＳトランジスタの特性変動を抑制するために、Ｎ型ウェル領域端から十分に離して内側に形成する必要が無くなる。さらに本発明によるＭＯＳトランジスタ特性比の高精度化により、ＭＯＳトランジスタの襷掛けレイアウトなどの特性変動抑制策を採用する必要がなくなる。これらは回路の簡易化と小型化・低コスト化に貢献する。
具体的には、アナログ回路に使用されるＰチャネル型ＭＯＳトランジスタとしては、従来の図２のようなレイアウト方法であれば、チャネル領域からＮ型ウェル領域６端との距離は少なくとも５ｕｍ以上離す必要があった。本発明の場合は全てのＰチャネル型ＭＯＳトランジスタの特性変動が同様になるので、動作電圧５Ｖ仕様のプロセスの場合この距離を２ｕｍまで削減しても問題は無い。２ｕｍ以下になると、５Ｖ仕様の場合ソース・ドレイン領域の耐圧低下の影響を受ける。ただ動作電圧がより低い仕様のプロセスであれば、さらにこの距離を削減することが可能である。
以上の方法はＰ型半導体基板１上に形成するＮ型ウェル領域６、及びこのＮ型ウェル領域６上に形成するＰチャネル型ＭＯＳトランジスタ１０１に限定されるものではなく、Ｐ型半導体基板１上のＰ型ウェル領域５及びＮチャネル型ＭＯＳトランジスタ１０２や、Ｎ型半導体基板のそれぞれのウェル及びＭＯＳトランジスタに同じく適用可能なものであり同様の効果を得る事ができる。
図５は、本発明の第２の実施例の半導体集積回路装置の模式平面図である。この例ではＰ型半導体基板上のＮ型ウェル領域のみならず、Ｐ型ウェル領域１つ１つを個々のＮチャネル型ＭＯＳトランジスタそれぞれに対応させている。これを実現するために、１つのＮチャネル型ＭＯＳトランジスタ１０２を１つのＰ型ウェル領域５上に形成し、さらにその周囲にＮ型ウェル領域６を形成させ、境界領域を設定している。
図５のような方法は、Ｐチャネル型ＭＯＳトランジスタのみならずＮチャネル型ＭＯＳトランジスタにおいても高精度なトランジスタ間相対比を求められるアナログ回路において有効である。
すなわち、どのＭＯＳトランジスタに本発明を適用するかはアナログ／デジタルなどの回路種類や要求精度によって設計・レイアウト時に自由に選ぶ事ができる。もちろん本発明を部分的に採用し、他の回路領域を従来例の図２のようにするような混在レイアウトでも構わない。
以上のような実施例を採用する事により、高精度なトランジスタ間相対比を求められるアナログ回路を小型・低コストで提供する事が出来る。また本発明はレイアウト的な特徴により効果を得る事ができるので、アナログ回路を用いるどのような仕様のプロセスにも適用できる事はいうまでもない。
１ Ｐ型半導体基板
２ シリコン酸化膜
３ シリコン窒化膜
４ フォトレジスト
５ Ｐ型ウェル領域
６ Ｎ型ウェル領域
７ 素子分離領域
８ ポリシリコンゲート電極
９ チャネル領域
１０１ Ｐチャネル型ＭＯＳトランジスタ
１０２ Ｎチャネル型ＭＯＳトランジスタ
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９ チャネル領域
１０１ Ｐチャネル型ＭＯＳトランジスタ
１０２ Ｎチャネル型ＭＯＳトランジスタ
Claims (4)
- 第１導電型の半導体基板と、
前記半導体基板の表面直下の、異なる領域に配置された第１導電型のウェル領域及び複数の第２導電型のウェル領域と、
前記第１導電型ウェル領域の内部に配置された複数の第２導電型のＭＯＳトランジスタと、
前記複数の第２導電型のウェル領域の各々の内部にひとつだけ配置された第１導電型のＭＯＳトランジスタと、からなり、
前記複数の第２導電型のウェル領域の各々において、前記ウェル領域の端と、前記ウェル領域内に配置された前記第１導電型のＭＯＳトランジスタのチャネル領域との間の距離が縦方向と横方向とで同一である半導体集積回路装置。 - 前記複数の第２導電型のウェル領域の各々におけるウェル領域の端と、前記ウェル領域内に配置された前記第１導電型のＭＯＳトランジスタのチャネル領域との間の距離が２μｍから５μｍであることを特徴とする請求項１記載の半導体集積回路装置。
- 第１導電型の半導体基板と、
前記半導体基板の表面直下の、異なる領域に配置された第１導電型の第１のウェル領域及び第２導電型の第２のウェル領域と、
前記第１導電型の第１のウェル領域の内部に配置された複数の第２導電型の第３のウェル領域と、
前記第２導電型の第２のウェル領域の内部に配置された複数の第１導電型の第４のウェル領域と、
前記複数の第２導電型の第３のウェル領域に各々の内部にひとつだけ配置された第１導電型のＭＯＳトランジスタと、
前記複数の第１導電型の第４のウェル領域の各々の内部にひとつだけ配置された第２導電型のＭＯＳトランジスタと、からなり、
前記複数の第１導電型の第４のウェル領域の各々において、前記第４のウェル領域の端と前記第４のウェル領域内に配置された前記第２導電型のＭＯＳトランジスタのチャネル領域の端の距離が縦方向と横方向とで同一であり、
前記複数の第２導電型の第３のウェル領域の各々における前記第３のウェル領域の端と前記第３のウェル領域内に配置された前記第１導電型のＭＯＳトランジスタのチャネル領域の端の距離が縦方向と横方向とで同一である半導体集積回路装置。 - 前記第１導電型の第４のウェル領域の端と前記第２導電型のＭＯＳトランジスタのチャネル領域の端の距離が２μｍから５μｍであり、且つ前記第２導電型の第３のウェル領域の端と前記第１導電型のＭＯＳトランジスタのチャネル領域の端の距離が２μｍから５μｍであることを特徴とする請求項３記載の半導体集積回路装置。
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