JP4396519B2 - 電源回路及び電源回路の駆動方法 - Google Patents

Description

本発明は、チャージポンプ型の電源回路及び電源回路の駆動方法に関する。

例えば、表示駆動回路等のように、回路を駆動させる際に複数の電源電圧が必要な回路がある。このような複数の電源電圧を供給する電源回路として、特許文献１に開示されている技術のようなチャージポンプ型の電源回路がある。このような電源回路は１つ又は複数のキャパシタを有し、このキャパシタに充電された電圧を加算することによって別の電圧を生成する。

更に、表示駆動回路等に用いるチャージポンプ型の電源回路では、キャパシタへの複数の電源電圧との接続が周期的に切り替えられるように構成される。このキャパシタと複数の電源電圧との接続の切り替えは、例えば特許文献１に開示されている技術のように、スイッチのオンオフによって制御される。

図４は従来のチャージポンプ型の電源回路の一例を示す概略構成図である。電源回路９００は、図４（ａ）に示すように、一端に電圧ＶＣＣが印加され、他端が端子Ｃ１Ｍに接続されるスイッチＳＷ１と、一端が端子Ｃ１Ｍに接続され、他端に電圧ＶＳＳ（ＧＮＤ）が印加されるスイッチＳＷ２と、一端に電圧ＶＤＣが印加され、他端が端子Ｃ１Ｐに接続されるスイッチＳＷ３と、一端が端子Ｃ１Ｐに接続され、他端が端子ＶＯＵＴに接続されるスイッチＳＷ４と、一端が端子Ｃ１Ｍに接続され、他端がＣ１Ｐに接続されるキャパシタＣ１と、一端が端子ＶＯＵＴに接続され、他端に電圧ＶＳＳが印加されるキャパシタＣ２と、を備えて構成される。

この電源回路９００は、図４（ｂ）に示すように、まず、第１の期間において、スイッチＳＷ２とＳＷ３がオン、スイッチＳＷ１とＳＷ４がオフとされて、端子Ｃ１Ｐの電位はＶＤＣとなり、端子Ｃ１Ｍの電位はＶＳＳとなって、キャパシタＣ１が電圧ＶＤＣに充電される。

次いで、第２期間において、スイッチＳＷ１とＳＷ４がオン、スイッチＳＷ２とＳＷ３がオフとされて、端子Ｃ１Ｍの電位がＶＣＣとなり、端子Ｃ１ＰがキャパシタＣ２の一端に接続される。キャパシタＣ１には電圧ＶＤＣが保持されているため、端子Ｃ１Ｐの電位は（ＶＤＣ＋ＶＣＣ）となって、キャパシタＣ２の一端に電圧（ＶＤＣ＋ＶＣＣ＝ＶＧＨ）が印加されて、キャパシタＣ２が電圧ＶＧＨに充電される。そして、出力端子ＶＯＵＴから電圧ＶＧＨが出力される。

次いで、再び、第１期間において、スイッチＳＷ１とＳＷ４がオフ、スイッチＳＷ２とＳＷ３がオンとされると、キャパシタＣ２の電圧は保持され、出力端子ＶＯＵＴから出力される電圧も維持される。このような動作が繰り返されて、キャパシタＣ２の充電が周期的に行われて、電源回路９００は出力端子ＶＯＵＴから一定の電圧を供給することができる。
特開２００１−１００１７７号公報

しかしながら、上述したようなチャージポンプ型の電源回路の場合、第１期間及び第２期間において、各スイッチがオンとなってキャパシタに各電圧が印加された直後の期間において、電源からキャパシタに過渡電流が流れる。この過渡電流はキャパシタと電源の間の配線が低抵抗であれば非常に大きな電流となる。チャージポンプ型の電源回路においてこのような過渡電流が発生すると、スイッチを構成するトランジスタやその制御回路内でラッチアップが生じ、動作不能となったり、また、電源回路から大電流が流れ出すことにより、電源側の動作不良を引き起こす、というような誤動作が発生することがあるという問題があった。

本発明は以上の点を考慮してなされたものであり、その目的とするところは、回路誤動作を防ぐことができる電源回路及び電源回路の駆動方法を提供することである。

以上の課題を解決するために、請求項１に記載の発明は、少なくとも一つのキャパシタを備えるチャージポンプ型の電源回路において、複数のスイッチ手段を有し、前記複数のスイッチ手段を制御して複数の電圧を周期的に切替えて前記キャパシタの一端へ印加する切替手段を備え、前記切替手段は、前記複数の電圧の何れかが前記キャパシタの一端に印加された直後の電流制限期間においては、当該電圧を抵抗を介して前記キャパシタの一端に印加し、前記電流制限期間は、前記キャパシタに対する予め定めた印加電圧切替え回数として設定されていることを特徴とする。

請求項２に記載の発明は、請求項１記載の電源回路において、前記切替手段は、駆動パルス信号を出力する信号生成手段と、該信号生成手段より出力された駆動パルス信号のパルス数をカウントするカウント手段と、を備え、前記駆動パルス信号に応じて前記複数のスイッチ手段を制御し、前記電流制限期間は前記カウント手段によるカウント数に基づいて設定されることを特徴とする。

請求項３に記載の発明は、請求項１記載の電源回路において、前記電流制限期間は、１ｍｓｅｃから３０ｍｓｅｃの時間を有することを特徴とする。

請求項４に記載の発明は、請求項１記載の電源回路において、前記キャパシタは第１キャパシタ及び第２キャパシタからなり、前記切替手段は、駆動パルス信号を出力する信号生成手段と、前記信号生成手段より出力される前記駆動パルス信号に応じて前記第１キャパシタの一端に印加する電圧を第１電圧又は第２電圧に切り替える第１切替手段と、前記駆動パルス信号に応じて前記第１キャパシタの他端に第３電圧を印加するか又は前記第２キャパシタの一端を接続するかを切り替える第２切替手段と、前記信号生成手段より出力された駆動パルス信号のパルス数をカウントするカウント手段と、を備え、前記電流制限期間は前記カウント手段によるカウント数に基づいて設定され、該電流制限期間において、少なくとも、前記第１切替手段における前記第１キャパシタの一端への前記第１電圧の印加を前記抵抗を介して行う手段、又は、前記第２切替手段における前記第３電圧の前記第１キャパシタの他端への印加を前記抵抗を介して行う手段、の何れかを備えることを特徴とする。

請求項５に記載の発明は、少なくとも一つのキャパシタを備え、前記キャパシタの一端へ複数の電圧の何れかを周期的に印加して所定の電圧を生成するチャージポンプ型の電源回路の駆動方法において、前記キャパシタの一端に前記複数の電圧の何れかが印加された直後の電流制限期間においては、当該電圧を抵抗を介して前記キャパシタの一端に印加するステップと、前記電流制限期間経過後においては、前記キャパシタの一端に前記複数の電圧の何れかを直接印加するステップと、を含み、前記電流制限期間は、前記キャパシタに対する予め定めた印加電圧切替え回数として設定することを特徴とする。

請求項６に記載の発明は、請求項５記載の電源回路の駆動方法において、前記電圧を前記抵抗を介して前記キャパシタの一端に印加するステップは、駆動パルス信号のパルス数をカウントして前記電流制限期間を設定するステップを含むことを特徴とする。

請求項７に記載の発明は、請求項５記載の電源回路の駆動方法において、前記電流制限期間は、１ｍｓｅｃから３０ｍｓｅｃの時間を有することを特徴とする。

請求項８に記載の発明は、請求項５記載の電源回路の駆動方法において、前記キャパシタは第１キャパシタ及び第２キャパシタからなり、前記電圧を前記抵抗を介して前記キャパシタの一端に供給するステップは、駆動パルス信号のパルス数をカウントするステップと、前記駆動パルス信号に応じて前記第１キャパシタの一端に印加する電圧を第１電圧又は第２電圧に切り替えるステップと、前記駆動パルス信号に応じて前記第１キャパシタの他端に第３電圧を印加するか又は前記第２キャパシタの一端を接続するかを切り替えるステップと、前記駆動パルス信号のパルス数をカウントして前記電流制限期間を設定するステップと、前記電流制限期間中において、少なくとも、前記第１キャパシタの一端へ前記抵抗を介して前記第１電圧の印加を行うステップ、又は、前記第１キャパシタの他端へ前記抵抗を介して前記第３電圧の印加を行うステップ、の何れかを含むことを特徴とする。

本発明によれば、キャパシタの一端への複数の電圧の印加が周期的に切替え制御され、キャパシタの一端に複数の電圧の何れかが印加された直後の所定期間において、当該電圧を抵抗を介してキャパシタの一端に印加するようにされて、過渡電流の電流値を抑え、ラッチアップの発生を防ぐことができる。従って、回路の誤動作を防ぐことができ、電源回路としての信頼性を向上させることができる。

以下、図面を参照して、本発明に好適な実施形態を説明する。なお、以下では、チャージポンプ型の電源回路として、二つのキャパシタを有して構成される場合を説明するが、本発明はこれに限定されるものではなく、例えば、更に多くのキャパシタを有して構成されるものであってもよい。

まず、本実施形態における電源回路の概略構成について説明する。図１は、本発明に係る電源回路の実施形態を示す概略構成図である。ここで、従来技術に示した電源回路と同等の構成については同等の符号を付して説明する。本実施形態における電源回路１００は、図１（ａ）に示すように、一端に電圧ＶＣＣが印加され、他端が端子Ｃ１Ｍに接続されるスイッチＳＷ１と、一端に抵抗Ｒ１を介して電圧ＶＣＣが印加され、他端が端子Ｃ１Ｍに接続されるスイッチＳＷ５と、一端が端子Ｃ１Ｍに接続され、他端に電圧ＶＳＳ（ＧＮＤ）が印加されるスイッチＳＷ２と、一端に電圧ＶＤＣが印加され、他端が端子Ｃ１Ｐに接続されるスイッチＳＷ３と、一端に抵抗Ｒ２を介して電圧ＶＤＣが印加され、他端が端子Ｃ１Ｐに接続されるスイッチＳＷ６と、一端が端子Ｃ１Ｐに接続され、他端が端子ＶＯＵＴに接続されるスイッチＳＷ４と、一端が端子Ｃ１Ｍに接続され、他端がＣ１Ｐに接続されるキャパシタＣ１と、一端が端子ＶＯＵＴに接続され、他端に電圧ＶＳＳが印加されるキャパシタＣ２と、を備えて構成される。ここで、スイッチＳＷ１〜ＳＷ６は本発明におけるスイッチ手段をなす。

次いで、この電源回路１００の動作を説明する。図１（ｂ）に示すように、まず、この電源回路１００の動作開始直後からの経過時間ｔが予め設定された電流制限期間Ｔ₀に達しない期間においては、第１期間では、スイッチＳＷ２とＳＷ６がオン、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５がオフとされて、端子Ｃ１Ｐは抵抗Ｒ２を介して電圧ＶＤＣが印加され、端子Ｃ１Ｍの電位はＶＳＳ（ＧＮＤ）となる。従って端子Ｃ１Ｐの電位は、電圧ＶＤＣより抵抗Ｒ２による電圧降下ΔＶＲ２分下がった電位（ＶＤＣ−ΔＶＲ２）となり、キャパシタＣ１は電圧（ＶＤＣ−ΔＶＲ２）に充電される。次に、第２期間では、スイッチＳＷ４とＳＷ５がオン、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ６がオフとされて、端子Ｃ１Ｍは抵抗Ｒ１を介して電圧ＶＣＣが印加され、端子Ｃ１Ｍの電位は、電圧ＶＣＣより抵抗Ｒ１による電圧降下ΔＶＲ１分下がった電位（ＶＣＣ−ΔＶＲ１）となり、端子Ｃ１ＰはキャパシタＣ２の一端に接続される。キャパシタＣ１には電圧（ＶＤＣ−ΔＶＲ２）が保持されているため、端子Ｃ１Ｐの電位は（ＶＤＣ−ΔＶＲ２＋ＶＣＣ−ΔＶＲ１）となって、キャパシタＣ２の一端に電圧（ＶＤＣ−ΔＶＲ２＋ＶＣＣ−ΔＶＲ１）が印加されて、キャパシタＣ２がこの電圧に充電される。経過時間ｔが所定の電流制限期間Ｔ₀に達しない期間においては、この第１期間と第２期間の動作が繰り返されて、キャパシタＣ２の電圧が保持される。

次いで、動作開始からの経過時間ｔが電流制限期間Ｔ₀を過ぎた後においては、図１（ｂ）に示すように、第１期間では、スイッチＳＷ２、ＳＷ３、ＳＷ６がオン、スイッチＳＷ１、ＳＷ４、ＳＷ５がオフとされて、端子Ｃ１Ｐには電圧ＶＤＣが直接印加され、端子Ｃ１Ｐの電位はＶＤＣとなり、キャパシタＣ１は電圧ＶＤＣに充電される。第２期間では、スイッチＳＷ１、ＳＷ４、ＳＷ５がオン、スイッチＳＷ２、ＳＷ３、ＳＷ６がオフとされて、端子Ｃ１Ｍには電圧ＶＣＣが直接印加され、端子Ｃ１Ｍの電位はＶＣＣとなる。これにより、キャパシタＣ１には電圧ＶＤＣが保持されているため、端子Ｃ１Ｐの電位は（ＶＤＣ＋ＶＣＣ）となり、キャパシタＣ２の一端に電圧（ＶＤＣ＋ＶＣＣ＝ＶＧＨ）が印加されて、キャパシタＣ２が電圧ＶＧＨに充電される。この第１期間と第２期間の動作が繰り返されてキャパシタＣ２の電圧が保持され、出力端子ＶＯＵＴから電圧ＶＧＨが出力される。

このように、本実施形態における電源回路１００は、動作開始直後からの経過時間ｔが所定の電流制限期間Ｔ₀を過ぎた後においては、実質的に従来技術において示した電源回路９００と同様の構成を備えるが、経過時間ｔが電流制限期間Ｔ₀に達しない期間においては、各電圧ＶＤＣ、ＶＣＣは抵抗Ｒ１、Ｒ２を介してキャパシタＣ１の各端子に供給される。これにより、各電圧ＶＤＣ、ＶＣＣの電源からキャパシタＣ１に流れる過渡電流の電流値を低減させることができて、これにより、ラッチアップの発生を抑制して、誤動作の発生を防ぐことができる。ここで、電流制限期間Ｔ₀は、例えば、抵抗Ｒ１、Ｒ２の抵抗値及びキャパシタＣ１、Ｃ２の容量値に応じた、キャパシタＣ１、Ｃ２の充電に係る過渡電流の時定数、電源から流せる電流の上限値に応じて設定される。また、この電源回路を表示駆動回路の電源回路として用いた場合には、電流制限期間Ｔ₀は表示駆動回路の動作に支障が生じない時間に設定する必要があり、この場合には、電流制限期間Ｔ₀は、概ね、１ｍｓｅｃ〜３０ｍｓｅｃの時間に設定される。

次に、本実施形態における電源回路の具体的な構成の一例について説明する。図２は、本実施形態に係る電源回路の具体的な構成の一例を示す回路図である。電源回路１００はタイミングジェネレータＴＧと、カウンタ回路１０と、インバータ１１及び１２と、ＰＭＯＳ１３、１５及び１９と、ＮＭＯＳ１４、１６及び２０と、ＮＡＮＤ回路１７と、ＡＮＤ回路１８と、抵抗Ｒ１及びＲ２と、キャパシタＣ１及びＣ２と、ダイオードＤとを備えて構成される。

タイミングジェネレータＴＧは電源回路１００の動作期間（上述の第１期間及び第２期間）を設定する駆動パルス信号ＣＰを生成して出力する。信号ＣＰはインバータ１１及び１２と、ＮＡＮＤ回路１７と、カウンタ回路１０に出力される。インバータ１１の出力端子はＮＭＯＳ１４及びＰＭＯＳ１９のゲート端子と、ＡＮＤ回路１８の入力端子に接続される。またインバータ１１から出力される信号をＳＩＮＶ１とする。ＰＭＯＳ１９のドレイン端子は抵抗Ｒ１の一端に接続され、ソース端子は端子Ｃ１Ｍに接続される。抵抗Ｒ１の他端には電圧ＶＣＣが印加される。ＮＭＯＳ１４のドレイン端子は端子Ｃ１Ｍに接続され、ソース端子には電圧ＶＳＳが印加される。

インバータ１２の出力端子はＰＭＯＳ１５及びＮＭＯＳ２０のゲート端子に接続される。また、インバータ１２から出力される信号をＳＩＮＶ２とする。ＰＭＯＳ１５のドレイン端子は出力端子ＶＧＨに接続され、ソース端子は端子Ｃ１Ｐに接続される。ＮＭＯＳ２０のドレイン端子は端子Ｃ１Ｐに接続され、ソース端子には抵抗Ｒ２の一端が接続される。抵抗Ｒ２の他端には電圧ＶＤＣが印加される。ここで、ＰＭＯＳ１３は図１のＳＷ１に対応し、ＮＭＯＳ１４はＳＷ２に対応し、ＰＭＯＳ１９はＳＷ５に対応し、ＮＭＯＳ１６はＳＷ３に対応し、ＰＭＯＳ１５はＳＷ４に対応し、ＮＭＯＳ２０はＳＷ６に対応する。

カウンタ回路１０は電源回路１００の駆動開始時から信号ＣＰのパルス数をカウントし、カウント数がｎ（ｎは１以上の整数）以下の期間はロウレベルの信号ＳＣＮＴを出力する。そして信号ＣＰのパルス数がｎを超えると、信号ＳＣＮＴをハイレベルにして出力する。ここで、カウント数がｎ以下の期間は上述の電流制限期間Ｔ₀に対応する。

カウンタ回路１０から出力される信号ＳＣＮＴはＮＡＮＤ回路１７とＡＮＤ回路１８に入力される。ＮＡＮＤ回路１７の出力端子はＰＭＯＳ１３のゲート端子に接続される。ＮＡＮＤ回路１７から出力される信号をＳＰとする。ＰＭＯＳ１３のドレイン端子には電圧ＶＣＣが印加され、ソース端子は端子Ｃ１Ｍに接続される。ＡＮＤ回路１８の出力端子はＮＭＯＳ１６のゲート端子に接続される。ＮＭＯＳ１６のドレイン端子は端子Ｃ１Ｐに接続され、ソース端子には電圧ＶＤＣが印加される。ＡＮＤ回路１８から出力される信号をＳＮとする。

またキャパシタＣ１の一端は端子Ｃ１Ｍに接続され、他端は端子Ｃ１Ｐに接続される。キャパシタＣ２の一端は出力端子ＶＯＵＴに接続され、他端には電圧ＶＳＳが印加される。ダイオードＤのアノード端子には電圧ＶＤＣが印加され、カソード端子は出力端子ＶＧＨに接続される。

図３は本実施形態に係る電源回路の動作を説明するためのタイミングチャート図である。電源回路１００の駆動開始に応じて、カウンタ回路１０によって信号ＣＰのパルス数がカウントされる。尚、本実施形態では信号ＣＰのロウレベル（立ち下がり）をカウントアップすることとする。カウント数がｎ以下の期間はロウレベルの信号ＳＣＮＴがカウンタ回路１０から出力される。従って、信号ＳＮはハイレベル、信号ＳＰはロウレベルとなり、ＰＭＯＳ１３及びＮＭＯＳ１６はオフ状態となる。

時間ｔ１において、信号ＣＰがロウレベル（第１期間）の時、信号ＳＩＮＶ１及びＳＩＮＶ２はハイレベルとなるため、ＮＭＯＳ１４及び２０はオン状態となり、ＰＭＯＳ１５及び１９はオフ状態となる。従って端子Ｃ１Ｐの電位は、電圧ＶＤＣより抵抗Ｒ２による電圧降下ΔＶＲ２分下がった電位（ＶＤＣ−ΔＶＲ２）となる。キャパシタＣ１の他端に電圧（ＶＤＣ−ΔＶＲ２）が印加され、電荷が充電されて保持される。

次に時間ｔ２において信号ＣＰがハイレベル（第２期間）になると、信号ＳＩＮＶ１及びＳＩＮＶ２はロウレベルとなるため、ＰＭＯＳ１５及び１９はオン状態となり、ＮＭＯＳ１４及び２０はオフ状態となる。端子Ｃ１Ｍの電位は電圧ＶＣＣより抵抗Ｒ１による電圧降下ΔＶＲ１分下がった電位（ＶＣＣ−ΔＶＲ１）となる。キャパシタＣ１の一端には電圧（ＶＣＣ−ΔＶＲ１）が印加される。また、キャパシタＣ１には既に電圧（ＶＤＣ−ΔＶＲ２）が印加された時に充電された電荷が保持されているため、端子Ｃ１Ｐの電位は（ＶＤＣ−ΔＶＲ２）＋（ＶＣＣ−ΔＶＲ１）となる。更にキャパシタＣ２の一端の電位も（ＶＤＣ−ΔＶＲ２）＋（ＶＣＣ−ΔＶＲ１）となり、電荷が充電されて保持される。そして、出力端子ＶＧＨから電圧（ＶＤＣ−ΔＶＲ２）＋（ＶＣＣ−ΔＶＲ１）が出力される。

このような動作が繰り返されて、出力端子ＶＧＨから出力される電圧は（ＶＤＣ−ΔＶＲ２）＋（ＶＣＣ−ΔＶＲ１）に維持される。そして時間ｔ３においてカウンタ回路１０によるカウント数がｎ＋１に達すると、信号ＳＣＮＴがハイレベルとなり、これ以降、ハイレベルに維持される。そして、信号ＳＮはロウレベルからハイレベルとなるため、ＮＭＯＳ１６はオン状態となる。

一方、信号ＳＰはハイレベルのままであるため、ＰＭＯＳ１３はオフ状態のままとなる。また信号ＣＰはロウレベルであるため、信号ＳＩＮＶ１及びＳＩＮＶ２はハイレベルとなる。つまり、ＮＭＯＳ１４及び２０はオン状態となり、ＰＭＯＳ１５及び１９はオフ状態となる。然して、ＮＭＯＳ２０がオン状態となるが、ＮＭＯＳ１６もオン状態となるため、端子Ｃ１Ｐには抵抗Ｒ２を介した電圧ではなく、電圧ＶＤＣが直接印加される。そしてキャパシタＣ１によって保持されている電圧と加算されて、端子Ｃ１Ｐの電位は｛ＶＤＣ＋（ＶＣＣ−ΔＶＲ１）｝となる。

次に時間ｔ４において信号ＣＰがハイレベルになると、信号ＳＮはロウレベルとなりＮＭＯＳ１６はオフ状態となる。また信号ＳＰはロウレベルとなり、ＰＭＯＳ１３はオン状態となる。信号ＳＩＮＶ１及びＳＩＮＶ２はロウレベルとなるため、ＰＭＯＳ１５及び１９はオン状態、ＮＭＯＳ１４及び２０はオフ状態となる。然して、ＰＭＯＳ１９がオン状態となるが、ＰＭＯＳ１３もオン状態となるため、端子Ｃ１Ｍには抵抗Ｒ１を介した電圧ではなく、電圧ＶＣＣが直接印加される。従ってキャパシタＣ１によって保持されている電圧と加算されるため端子Ｃ１Ｐの電位は（ＶＤＣ＋ＶＣＣ）となり、キャパシタＣ２の一端には電圧（ＶＤＣ＋ＶＣＣ）が印加されて、電荷が充電され保持される。そして、出力端子ＶＧＨから電圧（ＶＤＣ＋ＶＣＣ）が出力される。時間ｔ４以降はこのような動作が繰り返され、出力端子ＶＧＨから電圧（ＶＤＣ＋ＶＣＣ）が維持されて出力される。

このように、カウンタ回路１０のカウント数がｎ以下の期間においてはキャパシタＣ１の各端子に対して抵抗Ｒ１、Ｒ２を介して各電圧を印加することにより、過渡電流の電流値を抑えることができる。これにより、ラッチアップの発生を防ぐことができて、回路の誤動作を防ぐことができ、電源回路としての信頼性を向上させることができる。

尚、本実施形態の電源回路１００は加算型回路であるが、電源回路の駆動開始後の所定期間においてキャパシタの両端に抵抗を介して電源電圧を印加する電源回路であれば、他の形態のチャージポンプ型電源回路であっても構わない。

また、電源回路１００では時間ｔ３以降において、信号ＣＰがロウレベルのときはＮＭＯＳ１６とＮＭＯＳ２０とが共にオン状態となり、信号ＣＰがハイレベルのときはとＰＭＯＳ１９とが共にオン状態となるようにしたが、それぞれＮＭＯＳ１６及びＰＭＯＳ１３のみがオン状態となるようにしてもよい。

また、電源回路１００では端子Ｃ１Ｐ、Ｃ１Ｍに対して、それぞれ抵抗Ｒ１、Ｒ２を介して電圧ＶＤＣ、ＶＣＣが印加されるようにしたが、どちらか一方にのみ抵抗を配設するようにしてもよい。つまり、電源回路１００において抵抗Ｒ１のみ配設し、抵抗Ｒ２、ＮＭＯＳ２０及びＡＮＤ回路１８をなくして、インバータ１２の出力端子をＮＭＯＳ１６のゲート端子に接続した回路としてもよい。または、電源回路１００において抵抗Ｒ２のみ配設し、抵抗Ｒ１、ＰＭＯＳ１９及びＮＡＮＤ回路１７をなくして、インバータ１１の出力端子をＰＭＯＳ１３のゲート端子に接続した回路としてもよい。

本発明に係る電源回路の実施形態を示す概略構成図。 本実施形態に係る電源回路の具体的な構成の一例を示す回路図。 本実施形態に係る電源回路の動作を説明するためのタイミングチャート。 従来の電源回路の一例を示す概略構成図。

符号の説明

１００ 電源回路
ＴＧ タイミングジェネレータ
１０ カウンタ回路
１１、１２ インバータ
１３、１５、１９ ＰＭＯＳ
１４、１６、２０ ＮＭＯＳ
１７ ＮＡＮＤ回路
１８ ＡＮＤ回路
Ｒ１、Ｒ２ 抵抗
Ｃ１、Ｃ２ キャパシタ
Ｄ ダイオード

Claims (8)

1. 少なくとも一つのキャパシタを備えるチャージポンプ型の電源回路において、
   複数のスイッチ手段を有し、前記複数のスイッチ手段を制御して複数の電圧を周期的に切替えて前記キャパシタの一端へ印加する切替手段を備え、
   前記切替手段は、前記複数の電圧の何れかが前記キャパシタの一端に印加された直後の電流制限期間においては、当該電圧を抵抗を介して前記キャパシタの一端に印加し、
   前記電流制限期間は、前記キャパシタに対する予め定めた印加電圧切替え回数として設定されていることを特徴とする電源回路。
2. 前記切替手段は、駆動パルス信号を出力する信号生成手段と、該信号生成手段より出力された駆動パルス信号のパルス数をカウントするカウント手段と、を備え、前記駆動パルス信号に応じて前記複数のスイッチ手段を制御し、前記電流制限期間は前記カウント手段によるカウント数に基づいて設定されることを特徴とする請求項１記載の電源回路。
3. 前記電流制限期間は、１ｍｓｅｃから３０ｍｓｅｃの時間を有することを特徴とする請求項１記載の電源回路。
4. 前記キャパシタは第１キャパシタ及び第２キャパシタからなり、
   前記切替手段は、駆動パルス信号を出力する信号生成手段と、前記信号生成手段より出力される前記駆動パルス信号に応じて前記第１キャパシタの一端に印加する電圧を第１電圧又は第２電圧に切り替える第１切替手段と、前記駆動パルス信号に応じて前記第１キャパシタの他端に第３電圧を印加するか又は前記第２キャパシタの一端を接続するかを切り替える第２切替手段と、前記信号生成手段より出力された駆動パルス信号のパルス数をカウントするカウント手段と、を備え、前記電流制限期間は前記カウント手段によるカウント数に基づいて設定され、該電流制限期間において、少なくとも、前記第１切替手段における前記第１キャパシタの一端への前記第１電圧の印加を前記抵抗を介して行う手段、又は、前記第２切替手段における前記第３電圧の前記第１キャパシタの他端への印加を前記抵抗を介して行う手段、の何れかを備えることを特徴とする請求項１記載の電源回路。
5. 少なくとも一つのキャパシタを備え、前記キャパシタの一端へ複数の電圧の何れかを周期的に印加して所定の電圧を生成するチャージポンプ型の電源回路の駆動方法において、
   前記キャパシタの一端に前記複数の電圧の何れかが印加された直後の電流制限期間においては、当該電圧を抵抗を介して前記キャパシタの一端に印加するステップと、
   前記電流制限期間経過後においては、前記キャパシタの一端に前記複数の電圧の何れかを直接印加するステップと、を含み、
   前記電流制限期間は、前記キャパシタに対する予め定めた印加電圧切替え回数として設定することを特徴とする電源回路の駆動方法。
6. 前記電圧を前記抵抗を介して前記キャパシタの一端に印加するステップは、駆動パルス信号のパルス数をカウントして前記電流制限期間を設定するステップを含むことを特徴とする請求項５記載の電源回路の駆動方法。
7. 前記電流制限期間は、１ｍｓｅｃから３０ｍｓｅｃの時間を有することを特徴とする請求項５記載の電源回路の駆動方法。
8. 前記キャパシタは第１キャパシタ及び第２キャパシタからなり、
   前記電圧を前記抵抗を介して前記キャパシタの一端に供給するステップは、
   駆動パルス信号のパルス数をカウントするステップと、
   前記駆動パルス信号に応じて前記第１キャパシタの一端に印加する電圧を第１電圧又は第２電圧に切り替えるステップと、
   前記駆動パルス信号に応じて前記第１キャパシタの他端に第３電圧を印加するか又は前記第２キャパシタの一端を接続するかを切り替えるステップと、
   前記駆動パルス信号のパルス数をカウントして前記電流制限期間を設定するステップと、
   前記電流制限期間中において、少なくとも、前記第１キャパシタの一端へ前記抵抗を介して前記第１電圧の印加を行うステップ、又は、前記第１キャパシタの他端へ前記抵抗を介して前記第３電圧の印加を行うステップ、の何れかを含むことを特徴とする請求項５記載の電源回路の駆動方法。
   

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