JP4865367B2 - 半導体集積回路、表示装置、及び電子機器 - Google Patents

Description

本発明は、電源電圧をもとに電源電圧より低い負電圧を発生させる負電圧昇圧回路と、電源電圧をもとに電源電圧より高い正電圧を発生させる正電圧昇圧回路を有する半導体集積回路装置、該装置を有する表示装置、該表示装置を有する電子機器に関する。特に負電圧昇圧回路および正電圧昇圧回路を安定的に起動させる技術に関する。

電源電圧の低電圧化が進む中で、液晶パネルを表示させるために使用される半導体集積回路装置では液晶を駆動するための高電圧を発生する昇圧回路を内蔵したものが求められている。内蔵される従来の昇圧回路としては、コンデンサを用いてその充放電を利用して外部より印加される電源電圧を昇圧する手段がよく知られている。（特許文献１参照）。特に液晶パネルを表示させるために使用される半導体集積回路装置では、外部より印加される電源電圧より低い負電圧を発生する負電圧昇圧回路と、電源電圧より大きい正電圧を発生する正電圧昇圧回路を共に内蔵する構成が広く知られている。
特開昭６２−１５０５９７号公報

前述のような、外部より印加される電源電圧より低い負電圧を発生する負電圧昇圧回路と、電源電圧より大きい正電圧を発生する正電圧昇圧回路を共に内蔵する半導体集積回路装置においては、発生した負電圧を半導体集積回路の基板へと接続し半導体集積回路の基板へ負電圧昇圧回路から発生した電圧を供給する構成が取られる。

特に液晶パネルを表示させるための液晶駆動用半導体集積回路装置においては電源電圧を整数倍する負電圧昇圧回路を内蔵し、電源電圧を整数倍して極性を反転させた負電圧を発生させ基板へと供給している。また正電圧昇圧回路は、負電圧昇圧回路から発生した負電圧と電源電圧との間で任意に発生した電圧と接地電位を基準として電源電圧より高い正電圧を発生している。

正電圧昇圧回路が昇圧を開始する課程において、昇圧用容量に電荷を蓄積するために発生する過大電流が負電圧昇圧回路の昇圧出力に瞬間的に印加され、その過大電流の発生により負電圧昇圧回路の昇圧出力の電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題がある。

また正電圧昇圧回路が昇圧動作を開始する際に、寄生的に存在する寄生バイポーラトランジスタがオンしてしまうことにより発生する過大電流が、負電圧昇圧回路の昇圧出力に瞬間的に印加されその過大電流の発生により負電圧昇圧回路の昇圧出力の電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題がある。

図７を用いて、従来技術である、外部より印加させる電源電圧より低い負電圧を発生する負電圧昇圧回路と、電源電圧より高い正電圧を発生する正電圧昇圧回路の構成及び動作について説明する。

図７において、ＧＮＤは接地電位、ＶＤＤは外部から印加される電源電圧である。負電圧昇圧回路１１はこの図の例では電源電圧ＶＤＤを２倍して極性反転した電圧ＶＳＵＢを発生する回路である。

負電圧昇圧回路１１は、電源電圧ＶＤＤ、接地電位ＧＮＤとの間で構成されたインバータ１１１とインバータ１１２、及びＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、昇圧用容量Ｃ１、Ｃ２、Ｃ３により構成される。昇圧動作を制御するクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５は半導体集積回路装置に内蔵された図示しない回路により生成され、それぞれインバータ１１１の入力端子、インバータ１１２の入力端子、ＭＯＳトランジスタＱ１のゲート電極、Ｑ２のゲート電極、Ｑ３のゲート電極へと入力される。ＭＯＳトランジスタのソース電極は接地電位ＧＮＤに接続されている。インバータ１１１の出力端子は昇圧用容量Ｃ１の片側電極（ノードｎ１）へ接続されＣ１の他方の電極（ノードｎ２）はトランジスタＱ１のドレイン電極とトランジスタＱ２のソース電極へと接続される。インバータ１１２の出力端子は昇圧用容量Ｃ２の片側電極（ノードｎ３）へ接続され昇圧用容量Ｃ２の他方の電極（ノードｎ４）はトランジスタＱ２のドレイン電極とトランジスタＱ３のドレイン電極へと接続される。トランジスタＱ３のソース電極（ノードｎ５）は昇圧用容量Ｃ３の片側電極へと接続され、昇圧用容量Ｃ３の他方の電極は接地電位ＧＮＤへと接続されている。ノードｎ５は負電圧昇圧回路の昇圧出力信号であり、これは図示はしていないが負電圧昇圧回路を内蔵する半導体集積回路装置の基板（ここではＰ基板）へと接続されている。

また、正電圧昇圧回路用基準電圧発生回路１２は、電源電圧ＶＤＤと負電圧昇圧回路の昇圧出力信号（ノードｎ５）の電圧ＶＳＵＢとの間に配置された回路であり接地電位ＧＮＤを基準とした基準電圧信号（ノードｎ６）を発生する。

正電圧昇圧回路１３は、基準電圧信号（ノードｎ６）の電圧ＶＲＥＦを接地電位ＧＮＤを基準として電圧の極性を反転した昇圧出力信号（ノードｎ９）を発生させる。

正電圧昇圧回路１３は、ＭＯＳトランジスタＱ４、Ｑ５、Ｑ６、Ｑ７と昇圧用容量Ｃ４、Ｃ５により構成される。昇圧動作を制御するクロック信号ＣＬＫ６、ＣＬＫ７、ＣＬＫ８、ＣＬＫ９は半導体集積回路装置に内蔵された図示しない回路により生成され、それぞれＭＯＳトランジスタＱ４のゲート電極、Ｑ５のゲート電極、Ｑ６のゲート電極、Ｑ７のゲート電極へと入力される。

昇圧容量Ｃ４の片側電極（ノードｎ７）はＭＯＳトランジスタＱ４のドレイン電極とＭＯＳトランジスタＱ５のソース電極へ接続され、Ｃ４の他方の電極（ノードｎ８）はＭＯＳトランジスタＱ６のドレイン電極とＭＯＳトランジスタＱ７のドレイン電極へと接続されている。ＭＯＳトランジスタＱ５のドレイン電極およびＭＯＳトランジスタＱ６のソース電極は接地電位ＧＮＤへと接続される。ＭＯＳトランジスタＱ４のソース電極（ノードｎ９）は昇圧用容量Ｃ５の片側電極へと接続される。昇圧容量Ｃ５の他方の電極は接地電位ＧＮＤへ接続されている。ＭＯＳトランジスタＱ７のドレイン電極は、正電圧昇圧回路用基準電圧発生回路１２で生成された基準電圧信号（ノードｎ６）へと接続される。ノードｎ９は正電圧昇圧回路の昇圧出力信号であり電圧ＶＣＨが出力される。

ここで図８のタイミング図を用いて、負電圧昇圧回路１１と正電圧昇圧回路用基準電圧発生回路１２、及び正電圧昇圧回路１３が動作を開始する時の動きについて説明する。図８に示すタイミングｔ１でクロック信号ＣＬＫ１〜ＣＬＫ５が動作を開始すると負電圧昇圧回路１１は昇圧動作を開始する。図８ではクロック信号ＣＬＫ１〜ＣＬＫ５の中で代表的な信号ＣＬＫ１を図示してある。

負電圧昇圧回路１１はクロック信号ＣＬＫ１〜ＣＬＫ５により、インバータ１１１の出力（ノードｎ１）の論理がＨ（ハイ）で、かつインバータ１１２の出力（ノードｎ３）の論理がＬ（ロー）、かつＭＯＳトランジスタＱ１、Ｑ３がオン、かつＭＯＳトランジスタＱ２がオフとなる位相と、インバータ１１１の出力（ノードｎ１）の論理がＬ（ロー）で、かつインバータ１１２の出力（ノードｎ３）の論理がＨ（ハイ）、かつＭＯＳトランジスタＱ１、Ｑ３がオフ、かつＭＯＳトランジスタＱ２がオンとなる位相を交互に繰り返すことで昇圧動作を開始し負電圧昇圧出力信号（ノードｎ６）には電圧ＶＳＵＢが発生する。ここで負電圧昇圧出力信号（ノードｎ６）は図示していないが負電圧昇圧回路を内蔵する半導体集積回路装置の基板（ここではＰ基板）へと接続されているため基板電位は電圧ＶＳＵＢへとバイアスされる。負電圧昇圧出力信号（ノードｎ６）が電圧ＶＳＵＢを発生すると電源電圧ＶＤＤと電圧ＶＳＵＢとの間で構成された正電圧昇圧回路用基準電圧発生回路１２は接地電位ＧＮＤを基準とした基準電圧信号（ノードｎ６）を発生しノードｎ６には電圧ＶＲＥＦが発生する。

図８に示すタイミングｔ２でクロック信号ＣＬＫ６〜ＣＬＫ９が動作を開始すると正電圧昇圧回路１３は昇圧動作を開始する。図８ではクロック信号ＣＬＫ６〜ＣＬＫ９中で代表的な信号ＣＬＫ６を図示してある。

正電圧昇圧回路１３はクロック信号ＣＬＫ６〜ＣＬＫ９により、ＭＯＳトランジスタＱ５、Ｑ７がオンとなる位相と、ＭＯＳトランジスタＱ４、Ｑ６がオンとなる位相とを交互に繰り返すことで昇圧動作を開始し正電圧昇圧出力信号（ノードｎ９）は電圧ＶＣＨを発生する。電圧ＶＣＨが定常値になるまで、電圧ＶＲＥＦ、ＶＳＵＢは一時的に変動してしまう。

ここで図９及び図１０を用いて図８に示したタイミングｔ２において正電圧昇圧回路１３が動作を開始したときに半導体集積回路装置内に寄生的に存在するバイポーラトランジスタがＯＮしてしまうことにより正電圧昇圧回路１３および電圧昇圧回路１１が正常に起動できなくなる課題について説明する。

図９は、タイミングｔ２において正昇圧昇圧回路１３が動作をスタートしたときのタイミング図である。図１０は、ＭＯＳトランジスタＱ６のデバイス構造を表す図である。

図９に示す期間Ｔ１は、ＭＯＳトランジスタＱ５、Ｑ７がオンした状態であり、ノードｎ７と接地電位ＧＮＤは電気的にショートされ、かつノードｎ８とノードｎ６は電気的にショートされている。従って昇圧用容量Ｃ４のそれぞれの電極の電圧はＧＮＤと電圧ＶＲＥＦに設定され昇圧用容量Ｃ４には容量値と電圧ＶＲＥＦで決定される電荷がチャージされている。

図９に示す期間Ｔ２は、ＭＯＳトランジスタＱ４、Ｑ６がオンした状態であり、ノードｎ７とノードｎ９は電気的にショートされ、かつノードｎ８とＧＮＤは電気的にショートされる。従って昇圧用容量Ｃ４のそれぞれの電極の電圧は電圧ＶＣＨとＧＮＤに設定され期間Ｔ１で昇圧用容量Ｃ４にチャージされた電荷の一部は容量Ｃ５へと受け渡され正電圧昇圧回路１３の出力信号電圧ＶＣＨは上昇する。

図９に示す期間Ｔ３では、期間Ｔ１と同様の状態へと設定され、期間Ｔ２において昇圧用容量Ｃ４が容量Ｃ５へと受け渡した電荷を補充する動作を行う。

図９に示す期間Ｔ４においては、期間Ｔ２と同様の状態へと設定され、期間Ｔ３において昇圧用容量Ｃ４にチャージされた電荷の一部を容量Ｃ５へと受け渡す動作を行う。

前述の動作を順次繰り返すことで正電圧昇圧動作が実現され理想的には、基準電圧信号（ノードｎ６）の電圧ＶＲＥＦを極性反転した電圧を出力して安定する。

期間Ｔ１、期間Ｔ３では、昇圧用容量Ｃ４のそれぞれの電極の電圧はＧＮＤと電圧ＶＲＥＦに設定され、昇圧用容量Ｃ４には電荷がチャージされるがこのチャージ電流はノードｎ６を介して負電圧昇圧回路１１の昇圧出力信号ノードｎ５から供給される。

期間Ｔ３から期間Ｔ４へ切り換わったタイミングでは、ＭＯＳトランジスタＱ６のＯＮ抵抗と容量Ｃ４からＣ５への電荷の移動によって発生する電流によりＭＯＳトランジスタＱ６のソース電極（ＧＮＤ）とドレイン電極（ノードｎ８）との間には電圧が発生し、ノードｎ８はＧＮＤ電位より高い電圧となってしまう。

このときの動作を図１０に示したＰチャンネルＭＯＳトランジスタＱ６のデバイス構造図を用いて説明する。ＰチャンネルＭＯＳトランジスタＱ６のドレイン電極（ノードｎ８）はＰ＋拡散へと接続され、ＰチャンネルＭＯＳトランジスタＱ６のバルク電極Ｎウェル２０１はＰチャンネルＭＯＳトランジスタＱ６のソース電極とショートされＧＮＤ電圧が印加されている。Ｎウェル２０１は半導体集積回路装置のＰ基板上に製造されているためＰチャンネルＭＯＳトランジスタＱ６のドレイン電極（ノードｎ８）とＮウェル２０１とＰ基板とでＰ−Ｎ−Ｐ接続のトランジスタが寄生的に構成されている。

前述の動作においてＰチャンネルＭＯＳトランジスタＱ６のドレイン電極（ノードｎ８）がＧＮＤ電位より高くなってしまうと、このＰ−Ｎ−Ｐ接続の寄生トランジスタがオンしてしまいノードｎ８からＰ基板へ過大な電流が流れる現象が発生する。

半導体集積回路装置のＰ基板は負電圧昇圧回路１１の昇圧出力信号（ノードｎ５）に接続され、電圧ＶＳＵＢにバイアスされているがＰ基板への過大な電流が発生することでＰ基板の電圧ＶＳＵＢは大きく変動し、条件によっては接地電位ＧＮＤより高くなってしまい負電圧昇圧回路１１、正電圧昇圧回路１３が正常に起動しない事態に至ってしまう課題があった。

また、正電圧昇圧回路が昇圧動作を開始したときに、容量Ｃ４を介して負電圧昇圧回路１１により昇圧用容量Ｃ３へチャージされた電荷を容量Ｃ５へ受け渡す動作を順次繰り返すが、このとき正電圧昇圧回路１３により大きな電圧をノードｎ９へ発生しようとした場合、チャージのための過大電流が発生し負電圧昇圧回路１１の出力信号ノードｎ５の電圧ＶＳＵＢが大きく変動し条件によっては接地電位ＧＮＤより高くなってしまい、負電圧昇圧回路１１、正電圧昇圧回路１３が正常に起動しない事態に至ってしまう課題があった。

本発明はかかる課題に鑑みてなされたものであり、電源電圧をもとに電源電圧より低い負電圧を基板またはウェル領域に発生させる負電圧昇圧回路を有しており、さらに電源電圧をもとに電源電圧より高い正電圧をウェル領域に発生させる正電圧昇圧回路を有している半導体集積回路において、負電圧昇圧回路あるいは正電圧昇圧回路を安定的に起動させることを目的とする。

上述目的を達成するため、本発明の半導体集積回路装置は、電源電圧をもとに電源電圧より低い負電圧を基板またはウェル領域に発生させる負電圧昇圧回路と、正電圧昇圧回路に供給する基準電圧を発生する正電圧昇圧回路用基準電圧発生回路と、電源電圧をもとに電源電圧より高い正電圧をウェル領域に発生させる正電圧昇圧回路とを備えた半導体集積回路装置であって、前記正電圧昇圧回路用基準電圧発生回路は回路を初期化するためのリセット信号と内部に設けたｎビットのカウンター回路（１または複数ビットのカウンター回路）をカウントアップするクロック信号が入力され、前記正電圧昇圧回路が昇圧動作を開始した後、前記リセット信号と前記クロック信号を制御し前記カウンター回路をカウントアップすることで、前記正電圧昇圧回路用基準電圧発生回路の出力電圧および前記正電圧昇圧回路の出力電圧を段階的に絶対値として大きくしていき、前記ｎビットのカウンター回路の出力信号の論理が回路的に設定された論理となることを検出し、前記カウンター回路のカウントアップを停止し、前記正電圧昇圧回路用基準電圧発生回路の出力電圧および前記正電圧昇圧回路の出力電圧を安定させるようにした。

また、前記ｎビットのカウンター回路をカウントアップするクロック信号は、前記正電圧昇圧回路を動作させるクロック信号を分周した信号から作成するようにした。

上記に示した手段によれば、前記正電圧昇圧回路用基準電圧発生回路へクロック信号を入力し前記入力信号をあるタイミングでパルス駆動させ正電圧昇圧回路用基準電圧発生回路の出力電圧および前記正電圧昇圧回路の出力電圧を絶対値として段階的に大きくしていく機能を備えたことで、正電圧昇圧回路が昇圧を開始する時に昇圧用容量に電荷を蓄積するために発生する過大電流が負電圧昇圧回路の昇圧出力に瞬間的に印加されその過大電流の発生により負電圧昇圧回路の昇圧出力の電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題を未然に防ぐことが可能となる。さらには正電圧昇圧回路が昇圧動作を開始する際に、寄生的に存在する寄生バイポーラトランジスタがオンしてしまうことにより発生する過大電流が負電圧昇圧回路の昇圧出力に瞬間的に印加されその過大電流の発生により負電圧昇圧回路の昇圧出力の電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題を未然に防ぐことが可能となる。

上述の目的を達成するため、本発明の半導体集積回路装置は電源電圧をもとに電源電圧より低い負電圧を基板またはウェル領域に発生させる負電圧昇圧回路と、正電圧昇圧回路に供給する基準電圧を発生する正電圧昇圧回路用基準電圧発生回路と、電源電圧をもとに電源電圧より高い正電圧をウェル領域に発生させる正電圧昇圧回路とを備えた半導体集積回路装置であって、前記正電圧昇圧回路用基準電圧発生回路は回路を初期化するためのリセット信号と内部に設けたｎビットのカウンター回路（１または複数ビットのカウンター回路）をカウントアップするクロック信号と正電圧昇圧回路の出力電圧を所定の電圧へと設定するｎビットの選択信号が入力され、前記正電圧昇圧回路が昇圧動作を開始した後、前記リセット信号と前記クロック信号を制御し、前記カウンター回路をカウントアップすることで前記正電圧昇圧回路用基準電圧発生回路の出力電圧および前記正電圧昇圧回路の出力電圧を段階的に絶対値として大きくしていき、前記ｎビットのカウンター回路の出力信号の論理が前記ｎビットの選択信号の論理と一致することを検出し前記カウンター回路のカウントアップを停止し、前記正電圧昇圧回路用基準電圧発生回路の出力電圧および前記正電圧昇圧回路の出力電圧を安定させるようにした。

前記ｎビットのカウンター回路をカウントアップするクロック信号は、前記正電圧昇圧回路を動作させるクロック信号を分周した信号から作成するようにした。

また、本発明の半導体集積回路装置は、電源電圧を入力して昇圧し、出力する第一の昇圧回路と、前記第一の昇圧回路の出力に基づいて前記第一の昇圧回路の出力とは基準電圧に対して逆の極性の出力をする第二の昇圧回路と、を有する半導体集積回路装置であって、前記第一の昇圧回路の昇圧電圧を入力し、接地電位から前記昇圧電圧までの範囲において段階的に順次出力電圧を制御しながら前記第二の昇圧回路へ出力する基準電圧発生回路を有することをを特徴とする半導体集積回路装置である。

さらに、前記基準電圧発生回路は、クロックをカウントしカウント値を出力するカウンタと、複数の基準電圧を発生する基準電圧発生回路と、前記カウント値に対応して前記複数の基準電圧から前記カウント値に対応する基準電圧を選択する選択回路と、を有し、前記選択回路で選択された基準電圧に基づく電圧を出力する構成とすることができる。

さらに、前記選択回路は、予め設定した値をセットすることにより、所定のカウント値とそれに対応する所定の基準電圧を選択し、前記基準電圧発生回路は前記基準電圧に基づく出力をする構成とすることができる。

上述の半導体集積回路装置を有する表示装置を構成することができる。

上述の表示装置を有する電子機器を構成することができる。

本発明によれば、正電圧昇圧回路用基準電圧発生回路へクロック信号を入力し、入力信号をあるタイミングでパルス駆動させ正電圧昇圧回路用基準電圧発生回路の出力電圧および正電圧昇圧回路の出力電圧を絶対値として段階的に大きくしていく機能を備えたことで、正電圧昇圧回路が昇圧を開始するときに昇圧用容量に電荷を蓄積するために発生する過大電流が負電圧昇圧回路の昇圧出力に瞬間的に印加されその過大電流の発生により負電圧昇圧回路の昇圧出力の電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題を防止することが可能となる。さらには正電圧昇圧回路が昇圧動作を開始するときに、寄生的に存在する寄生バイポーラトランジスタがオンしてしまうことにより発生する過大電流が負電圧昇圧回路の昇圧出力に瞬間的に印加されその過大電流の発生により負電圧昇圧回路の昇圧出力の電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題を防止することが可能となる。

また、本願の半導体集積回路装置を、例えば薄膜トランジスタＴｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ）を用いた液晶パネルを駆動する液晶駆動表示用ＬＳＩへ適用した場合には、正電圧昇圧回路の出力電圧を所定の電圧へと設定する選択信号を、使用するパネルのＴＦＴの特性に合わせて所定の値に設定することが可能であり、かつＴＦＴの特性に合わせて昇圧出力ＶＣＨを高電圧に設定することが必要とされる場合でも、正電圧昇圧回路は絶対値として比較的小さな電圧をまず昇圧出力し、その後、段階的に昇圧電圧が大きくなっていく動作をとるため安定して昇圧動作を起動させることができる。また、この表示装置を搭載した電子機器においても電子機器の動作が安定する。

また、本発明において得られる効果は以下のものもある。本発明にかかる半導体集積回路装置は電源電圧をもとに電源電圧より低い負電圧を基板またはウェル領域に発生させる負電圧昇圧回路と、電源電圧をもとに電源電圧より高い正電圧をウェル領域に発生させる正電圧昇圧回路と正電圧昇圧回路に供給する基準電圧を発生する正電圧昇圧回路用基準電圧発生回路とを備えた半導体集積回路装置であって、正電圧昇圧回路用基準電圧発生回路は正電圧昇圧回路が動作を開始した後、段階的に正電圧昇圧回路用基準電圧信号の電圧を変化させる機能を有するようにしたものであるので、正電圧昇圧回路が昇圧を開始するときに昇圧用容量に電荷を蓄積するために発生する過大電流や正電圧昇圧回路が昇圧動作を開始する際に、寄生的に存在する寄生バイポーラトランジスタがオンしてしまうことにより発生する過大電流によって負電圧昇圧回路の昇圧出力電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題を防止できる。

（実施の形態１）
本発明の実施の形態１による半導体集積回路装置を図面に基づいて説明する。図１は本発明の実施の形態１による半導体集積回路装置の概略ブロック図である。

ＧＮＤは接地電位、ＶＤＤは外部から印加される電源電圧である。負電圧昇圧回路１１はこの図の例では電源電圧ＶＤＤを２倍して極性反転した電圧ＶＳＵＢを発生する回路である。

正電圧昇圧回路用基準電圧発生回路１２は、電源電圧ＶＤＤと負電圧昇圧回路の昇圧出力信号(ノードｎ５）の電圧ＶＳＵＢとの間で構成された回路であり、図示していないが本半導体集積回路装置に内蔵された定電圧発生回路によって発生した定電圧信号Ｖｃｏｎｓｔが入力され、また、正電圧昇圧回路用基準電圧発生回路１２の内部を初期化する信号ＲＥＳＥＴと内部のカウンター回路をカウントアップするクロック信号ＣＬＫ１０が入力される。

定電圧信号Ｖｃｏｎｓｔと、リセット信号ＲＥＳＥＴ、クロック信号ＣＬＫ１０を入力とした論理回路により接地電位ＧＮＤを基準とした基準電圧信号(ノードｎ６）の電圧ＶＲＥＦが設定される。

正電圧昇圧回路１３は基準電圧信号(ノードｎ６）の電圧ＶＲＥＦを接地電位ＧＮＤを基準として電圧の極性を反転した昇圧出力信号(ノードｎ９）に電圧ＶＣＨを発生させる。

図２は図１に示した正電圧昇圧回路用基準電圧発生回路１２の具体的な回路例を示している。正電圧昇圧回路用基準電圧発生回路１２はブリーダー抵抗１３、オペアンプＡＭＰ１で構成されるインピーダンス変換器、オペアンプＡＭＰ２と抵抗Ｒ１０１、Ｒ１０２で構成される反転増幅回路、ｎビットカウンター回路１６、任意データ検出回路１７、デコーダー回路２０から構成される。

以下に本発明の実施の形態１による正電圧昇圧回路用基準電圧発生回路１２の構成と動作について説明する。

図２において、抵抗Ｒ１〜Ｒ（ｍ）は接地電位ＧＮＤと定電圧信号Ｖｃｏｎｓｔとの間に構成されたブリーダー抵抗１３を構成している。定電圧信号Ｖｃｏｎｓｔ及びブリーダー抵抗１３により分圧された各信号は各々ＭＯＳスイッチＳＷ１〜ＳＷ（ｍ）の片側電極へと接続されている。ＭＯＳスイッチＳＷ１〜ＳＷ（ｍ）の他方の電極は全てノードｎ１０に接続される。ノードｎ１０を入力とするＡＭＰ１はノードｎ１０の信号をインピーダンス変換する機能を持ちノードｎ１０をインピーダンス変換した信号(ノードｎ１１）を出力する。ＡＭＰ２と抵抗Ｒ１０１、Ｒ１０２は反転増幅回路を構成しＡＭＰ２の入力信号(ノードｎ１１）の電圧ＶＯＵＴ１を接地電位ＧＮＤを基準に抵抗Ｒ１０１、Ｒ１０２の比で決まる係数倍し、かつ極性反転した信号をノードｎ６へと出力する。このときノードｎ６の電圧ＶＲＥＦは、ＶＲＥＦ＝−（Ｒ１０２／Ｒ１０１）×（ＶＯＵＴ１）の電圧値となる。

基準電圧信号(ノードｎ６）の電圧ＶＲＥＦを制御するカウンター回路１６は、カウンターリセット信号ＲＥＳＥＴとカウントアップするためのクロック信号ＣＬＫ１０が入力され、クロック信号ＣＬＫ１０が変化するとカウントアップ動作を行いｎビットの出力信号ＣＮＴ１〜ＣＮＴ（ｎ）を出力する。

データ一致検出回路１７は、ｎビットのカウンター回路１６の出力信号ＣＮＴ１〜ＣＮＴ（ｎ）を入力とするＮＡＮＤ回路１８およびＮＡＮＤ回路１８の出力信号ｎ１２を入力とする２入力のＡＮＤ回路１９から構成される。ＡＮＤ回路１９の他方の入力にはクロック信号ＣＬＫ１０が入力されている。

本発明の実施の形態１の具体的な回路例を表す図２では、カウンター回路１６の出力信号ＣＮＴ１〜ＣＮＴ（ｎ）の論理が全てＨ（ハイ）となることを検出する回路を例として取り上げている。データ一致検出回路１７はカウンター回路１６の出力信号ＣＮＴ１〜ＣＮＴ（ｎ）を入力とする論理回路で設定された所定の入力値となることを検出する回路でありこの所定の論理値を変更することは、ＮＡＮＤ回路１８で示した論理回路を変更することで実現することができる。

カウンター回路１６は、クロック信号ＣＬＫ１０が変化するとカウントアップ動作を行い、ｎビットの出力信号ＣＮＴ１〜ＣＮＴ（ｎ）のカウンタト値を出力する。出力信号ＣＮＴ１〜ＣＮＴ（ｎ）が論理回路で設定された所定の値と一致するとＮＡＮＤ回路１８の出力信号ノードｎ１２の論理はＬ（ロー）となり、ＡＮＤ回路１９の出力信号ｎ１３はクロック信号ＣＬＫ１０の変化に関係なくローレベルに固定されカウンター回路１６はカウントアップ動作を停止する。

デコーダー回路２０は、カウンター回路１６のｎビットの出力信号ＣＮＴ１〜ＣＮＴ（ｎ）が入力され、信号ＣＮＴ１〜ＣＮＴ（ｎ）をデコードしたｍビットの信号ＤＥＣ１〜ＤＥＣ（ｍ）を出力する。

デコーダー回路２０のｍビットの出力信号ＤＥＣ１〜ＤＥＣ（ｍ）はＭＯＳスイッチＳＷ１〜ＳＷ（ｍ）へと各々接続され、カウンター回路１６の出力信号ＣＮＴ１〜ＣＮＴ（ｎ）を入力し、ｍビットの出力信号ＤＥＣ１〜ＤＥＣ（ｍ）の値が変化しＭＯＳスイッチＳＷ１〜ＳＷ（ｍ）の内１つだけをオンさせる。

図３は本発明の実施の形態１による半導体集積回路装置の動作タイミングを表すタイミングチャート図である。図３においては正電圧昇圧回路用基準電圧の電圧ＶＲＥＦを制御するｎビットのカウンター回路１６の出力信号ＣＮＴ１〜ＣＮＴ（ｎ）はｎ＝２、デコーダー回路２０のｍビットの信号ＤＥＣ１〜ＤＥＣ（ｍ）はｍ＝４の場合の動作について表している。

図３に示すタイミングｔ１において、負電圧昇圧回路１１を動作させるクロック信号ＣＬＫ１〜ＣＬＫ５が動作を開始すると負電圧昇圧回路１１は昇圧動作を開始し、ある期間経過後、接地電位ＧＮＤより電圧レベルとして低い安定した電圧ＶＳＵＢをノードｎ５へと出力する。図３ではクロック信号ＣＬＫ１〜ＣＬＫ５の中で代表的な信号ＣＬＫ１を図示してある。タイミングｔ１ではリセット信号ＲＥＳＥＴの論理はＨ（ハイ）に設定されておりカウンター回路１６は初期化され、２ビットのカウンター回路１６の出力信号はＣＮＴ１＝Ｌ（ロー）、ＣＮＴ２＝Ｌ（ロー）に設定されデコーダー回路２０の４ビットの出力信号ＤＥＣ１〜ＤＥＣ４はＭＯＳスイッチＳＷ１のみをオンさせ、ノードｎ１１の電圧ＶＯＵＴ１及びノードｎ６の電圧ＶＲＥＦは絶対値として比較的小さな電圧が発生される。

図３に示すタイミングｔ２において、正電圧昇圧回路１３を動作させるクロック信号ＣＬＫ６〜ＣＬＫ９が動作を開始すると正電圧昇圧回路１３は昇圧動作を開始する。図３ではクロック信号ＣＬＫ６〜ＣＬＫ９の中で代表的な信号ＣＬＫ６を図示してある。またタイミングｔ２においてリセット信号ＲＥＳＥＴの論理はＨ（ハイ）からＬ（ロー）へと変化するが、クロック信号ＣＬＫ１０が動作を開始するまではノードｎ１１の電圧ＶＯＵＴ１及びノードｎ６の電圧ＶＲＥＦは絶対値として比較的小さな電圧が発生されている。正電圧昇圧回路１３はノードｎ６の絶対値として比較的小さな電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を開始し、ある期間経過後に絶対値として比較的小さな安定した電圧ＶＣＨをノードｎ９へと出力する。

図３に示すタイミングｔ３において、クロック信号ＣＬＫ１０が動作をするとカウンター回路１６がカウントアップ動作をして２ビットのカウンター回路１６の出力信号はＣＮＴ１＝Ｈ（ハイ）、ＣＮＴ２＝Ｌ（ロー）に設定されデコーダー回路２０の４ビットの出力信号ＤＥＣ１〜ＤＥＣ４はＭＯＳスイッチＳＷ２のみをオンさせ、ノードｎ１１の電圧ＶＯＵＴ１及びノードｎ６の電圧ＶＲＥＦにはタイミングｔ２での電圧に対して絶対値として大きくなる電圧が発生されるようになり、正電圧昇圧回路１３は絶対値として大きくなったノードｎ６の電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を開始し、ある期間経過後にタイミングｔ２での電圧に対して絶対値として大きくなった安定した電圧ＶＣＨをノードｎ９へと出力する。

またこのとき、任意データ検出回路１７は出力信号ＣＮＴ１〜ＣＮＴ２と回路的に設定された所定の論理値とが一致していないためカウンター回路１６のカウントアップ動作を停止する信号ノードｎ１２をＨ（ハイ）に設定しているためカウントアップ動作は停止しない。

図３に示すタイミングｔ４における動作は、タイミングｔ３における動作と同様である。

図３に示すタイミングｔ５においては、クロック信号ＣＬＫ１０が動作をするとカウンター回路１６がカウントアップ動作をして２ビットのカウンター回路１６の出力信号はＣＮＴ１＝Ｈ（ハイ）、ＣＮＴ２＝Ｈ（ハイ）に設定されデコーダー回路２０の４ビットの出力信号ＤＥＣ１〜ＤＥＣ４はＭＯＳスイッチＳＷ４のみをオンさせ、ノードｎ１１の電圧ＶＯＵＴ１及びノードｎ６の電圧ＶＲＥＦにはタイミングｔ４での電圧に対して絶対値として大きくなる電圧が発生されるようになり、正電圧昇圧回路１３は絶対値として大きくなったノードｎ６の電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を開始し、ある期間経過後に、タイミングｔ４での電圧に対して絶対値として大きくなった安定した電圧ＶＣＨをノードｎ９へと出力する。

ただしこのとき任意データ検出回路１７は出力信号ＣＮＴ１〜ＣＮＴ２と回路的に設定された値（図２の回路例ではＣＮＴ１＝Ｈ（ハイ）かつＣＮＴ２＝Ｈ（ハイ））となったことを検出してカウンター回路１６のカウントアップ動作を停止する信号ノードｎ１２をＬ（ロー）に変化させる。

従って、図３に示すタイミングｔ６においては、クロック信号ＣＬＫ１０が動作をしてもデータ一致回路１７のカウントアップ動作を停止する信号ノードｎ１２がＬ（ロー）に設定されているためカウンター回路１６はカウントアップ動作をせずに、リセット信号ＲＥＳＥＴがＨ（ハイ）となるまで出力信号ＣＮＴ１〜ＣＮＴ２は回路的に設定された値で固定される。

上述したように、正電圧昇圧回路１３は、絶対値として比較的小さな電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を開始しその条件で昇圧出力ＶＣＨが安定し、その後、ある時間経過する毎に電圧ＶＲＥＦが段階的に絶対値として大きくなる動作をとり、電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を再度開始することを繰り返す。

本発明の実施の形態１による半導体集積回路装置においては、回路的に設定された値にカウンター回路１６の出力信号ＣＮＴ１〜ＣＮＴ（ｎ）が等しくなったところで電圧ＶＲＥＦは安定し、電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作をする正電圧昇圧回路１３の出力ＶＣＨも安定する。

また、本発明の実施の形態１による半導体集積回路装置において、正電圧昇圧回路用基準電圧発生回路１２へと入力されるカウントアップ用のクロック信号ＣＬＫ１０は、正電圧昇圧回路１３へと入力される昇圧動作用のクロック信号ＣＬＫ６〜９を図示しない分周回路によって分周した信号で構成しても良い。

このように本実施の形態１による半導体集積回路装置は正電圧昇圧回路用基準電圧発生回路へ正電圧昇圧回路用基準電圧の電圧ＶＲＥＦを制御するためのクロック信号ＣＬＫ１０を入力し、入力信号をあるタイミングでパルス駆動させ正電圧昇圧回路用基準電圧を絶対値として段階的に大きくしていく機能を備えたことで、正電圧昇圧回路が昇圧を開始する時に昇圧用容量に電荷を蓄積するために発生する過大電流が負電圧昇圧回路の昇圧出力に瞬間的に印加されその過大電流の発生により負電圧昇圧回路の昇圧出力電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題を防止することが可能となる。さらには正電圧昇圧回路が昇圧動作を開始する際に、寄生的に存在する寄生バイポーラトランジスタがオンしてしまうことにより発生する過大電流が負電圧昇圧回路の昇圧出力に瞬間的に印加されその過大電流の発生により負電圧昇圧回路の昇圧出力電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題を防ぐことが可能となる。

（実施の形態２）
本発明の実施の形態２による半導体集積回路装置を図面に基づいて説明する。図４は本発明の実施の形態２による半導体集積回路装置の概略ブロック図である。

ＧＮＤは接地電位、ＶＤＤは外部から印加される電源電圧である。負電圧昇圧回路１１はこの図の例では電源電圧ＶＤＤを２倍して極性反転した電圧ＶＳＵＢを発生する回路である。

正電圧昇圧回路用基準電圧発生回路１２は、電源電圧ＶＤＤと負電圧昇圧回路の昇圧出力信号(ノードｎ５）の電圧ＶＳＵＢとの間で構成された回路であり、図示していないが本半導体集積回路装置に内蔵された定電圧発生回路によって発生した定電圧信号Ｖｃｏｎｓｔが入力され、またＶｃｏｎｓｔを抵抗分圧した複数の電圧のうちいずれかの電圧を選択するｎビットの選択信号ＡＳＥＬ１〜ＡＳＥＬ（ｎ）が入力される。また正電圧昇圧回路用基準電圧発生回路１２の内部を初期化する信号ＲＥＳＥＴと内部のカウンター回路をカウントアップするクロック信号ＣＬＫ１０が入力される。

電圧Ｖｃｏｎｓｔと選択信号ＡＳＥＬ１〜ＡＳＥＬ（ｎ）、リセット信号ＲＥＳＥＴ、クロック信号ＣＬＫ１０の論理により接地電位ＧＮＤを基準とした基準電圧信号(ノードｎ６）の電圧ＶＲＥＦが設定される。正電圧昇圧回路１３は基準電圧信号(ノードｎ６）の電圧ＶＲＥＦを接地電位ＧＮＤを基準として電圧の極性を反転した昇圧出力信号(ノードｎ９）に電圧ＶＣＨを発生させる。

図５は図４に示した正電圧昇圧回路用基準電圧発生回路１２の具体的な回路例を示している。正電圧昇圧回路用基準電圧発生回路１２はブリーダー抵抗１３、オペアンプＡＭＰ１で構成されるインピーダンス変換器、オペアンプＡＭＰ２と抵抗Ｒ１０１、Ｒ１０２で構成される反転増幅回路、ｎビットカウンター回路１６、データ一致検出回路１７、デコーダー回路２０から構成される。

以下に本発明の実施の形態２による正電圧昇圧回路用基準電圧発生回路１２の構成と動作について説明する。

図５において、抵抗Ｒ１〜Ｒ（ｍ）は接地電位ＧＮＤと電圧Ｖｃｏｎｓｔとの間に直列に接続されたブリーダー抵抗１３を構成している。ブリーダー抵抗１３により分圧された各信号は各々ＭＯＳスイッチＳＷ１〜ＳＷ（ｍ）の片側電極へと接続されている。ＭＯＳスイッチＳＷ１〜ＳＷ（ｍ）の他方の電極は全てノードｎ１０に接続されノードｎ１０を入力とするオペアンプＡＭＰ１はノードｎ１０の信号をインピーダンス変換する機能を持ちノードｎ１０の信号をインピーダンス変換した信号(ノードｎ１１）に電圧ＶＯＵＴ１を出力する。オペアンプＡＭＰ２と抵抗Ｒ１０１、Ｒ１０２は反転増幅回路を構成しノードｎ１１の電圧ＶＯＵＴ１を接地電位ＧＮＤを基準に抵抗Ｒ１０１、Ｒ１０２の比で決まる係数倍し、かつ極性反転した信号をノードｎ６へと出力する。ノードｎ６の電圧ＶＲＥＦは、ＶＲＥＦ＝−（Ｒ１０２／Ｒ１０１）×ＶＯＵＴ１の電圧値となる。

基準電圧信号（ノードｎ６）の電圧ＶＲＥＦを制御するカウンター回路１６は、カウンターリセット信号ＲＥＳＥＴと、カウントアップするためのクロック信号ＣＬＫ１０が入力され、クロック信号ＣＬＫ１０が変化するとカウントアップ動作を行いｎビットの出力信号ＣＮＴ１〜ＣＮＴ（ｎ）を出力する。出力信号ＣＮＴ１〜ＣＮＴ（ｎ）の取る組み合わせが電圧Ｖｃｏｎｓｔを抵抗分圧した複数の電圧のうちいずれかの電圧を選択するｎビットの選択信号ＡＳＥＬ１〜ＡＳＥＬ（ｎ）の組み合わせと一致することを検出するデータ一致検出回路１７はｎ個のＥＸＮＯＲ回路と、ｎビットのＥＸＮＯＲ回路の出力信号ＣＯＭＰ１〜ＣＯＭＰ（ｎ）を入力とするＮＡＮＤ回路１８およびＮＡＮＤ回路１８の出力信号ｎ１２を入力とする２入力のＡＮＤ回路１９から構成される。ＡＮＤ回路１９の他方の入力にはクロック信号ＣＬＫ１０が入力されている。

クロック信号ＣＬＫ１０が変化すると、カウンター回路１６は、カウントアップ動作を行いｎビットの出力信号ＣＮＴ１〜ＣＮＴ（ｎ）のカウント値を出力する。出力信号ＣＮＴ１〜ＣＮＴ（ｎ）と選択信号ＡＳＥＬ１〜ＡＳＥＬ（ｎ）の組み合わせが一致するとＥＸＮＯＲ回路の出力信号ＣＯＭＰ１〜ＣＯＭＰ（ｎ）は全てＨ（ハイ）となりＡＮＤ回路１９の出力信号ｎ１３はクロック信号ＣＬＫ１０の変化に関係なくローレベルに固定されカウンター回路１６はカウントアップ動作を停止する。デコーダー回路２０はカウンター回路１６のｎビットの出力信号ＣＮＴ１〜ＣＮＴ（ｎ）が入力され、信号ＣＮＴ１〜ＣＮＴ（ｎ）をデコードしたｍビットの信号ＤＥＣ１〜ＤＥＣ（ｍ）を出力する。

デコーダー回路２０のｍビットの出力信号ＤＥＣ１〜ＤＥＣ（ｍ）はＭＯＳスイッチＳＷ１〜ＳＷ（ｍ）へと各々接続され、カウンター回路１６の出力信号ＣＮＴ１〜ＣＮＴ（ｎ）の組み合わせにより、ｍビットの出力信号ＤＥＣ１〜ＤＥＣ（ｍ）の組み合わせが変化し、ＭＯＳスイッチＳＷ１〜ＳＷ（ｍ）の内１つだけをオンさせる。

図６は本発明の実施の形態２による半導体集積回路装置の動作タイミングを表すタイミングチャート図である。図６においては正電圧昇圧回路用基準電圧の電圧ＶＲＥＦを制御するｎビットのカウンター回路１６の出力信号ＣＮＴ１〜ＣＮＴ（ｎ）はｎ＝３、デコーダー回路２０のｍビットの信号ＤＥＣ１〜ＤＥＣ（ｍ）はｍ＝８の場合の動作について表している。

また、図６においてはｎビットの選択信号ＡＳＥＬ１〜ＡＳＥＬ（ｎ）は、ＡＳＥＬ１＝Ｈ（ハイ）、ＡＳＥＬ２＝Ｈ（ハイ）、ＡＳＥＬ３＝Ｌ（ロー）に固定されている場合の動作について表している。図６に示すタイミングｔ１で負電圧昇圧回路１１を動作させるクロック信号ＣＬＫ１〜ＣＬＫ５が動作を開始すると負電圧昇圧回路１１は昇圧動作を開始し、ある期間経過後、接地電位ＧＮＤより電圧レベルとして低い安定した電圧ＶＳＵＢをノードｎ５へと出力する。

図６ではクロック信号ＣＬＫ１〜ＣＬＫ５の中で代表的な信号ＣＬＫ１を図示してある。タイミングｔ１ではリセット信号ＲＥＳＥＴの論理はＨ（ハイ）に設定されておりカウンター回路１６は初期化され、３ビットのカウンター回路１６の出力信号はＣＮＴ１＝Ｌ（ロー）、ＣＮＴ２＝Ｌ（ロー）、ＣＮＴ３＝Ｌ（ロー）に設定されデコーダー回路２０の８ビットの出力信号ＤＥＣ１〜ＤＥＣ８はＭＯＳスイッチＳＷ１のみをオンさせ、ノードｎ１１の電圧ＶＯＵＴ１及びノードｎ６の電圧ＶＲＥＦは絶対値として比較的小さな電圧が発生される。

図６に示すタイミングｔ２で正電圧昇圧回路１３を動作させるクロック信号ＣＬＫ６〜ＣＬＫ９が動作を開始すると正電圧昇圧回路１３は昇圧動作を開始する。図６ではクロック信号ＣＬＫ６〜ＣＬＫ９の中で代表的な信号ＣＬＫ６を図示してある。またタイミングｔ２においてリセット信号ＲＥＳＥＴの論理はＨ（ハイ）からＬ（ロー）へと変化するがクロック信号ＣＬＫ１０が動作を開始するまでは、ノードｎ１１の電圧ＶＯＵＴ１及びノードｎ６の電圧ＶＲＥＦは絶対値として比較的小さな電圧が発生されている。

正電圧昇圧回路１３はノードｎ６の絶対値として比較的小さな電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を開始し、ある期間経過後、絶対値として比較的小さな安定した電圧ＶＣＨをノードｎ９へと出力する。

図６に示すタイミングｔ３においてクロック信号ＣＬＫ１０が動作をするとカウンター回路１６がカウントアップ動作をして３ビットのカウンター回路１６の出力信号はＣＮＴ１＝Ｈ（ハイ）、ＣＮＴ２＝Ｌ（ロー）、ＣＮＴ３＝Ｌ（ロー）に設定されデコーダー回路２０の８ビットの出力信号ＤＥＣ１〜ＤＥＣ８はＭＯＳスイッチＳＷ２のみをオンさせ、ノードｎ１１の電圧ＶＯＵＴ１及びノードｎ６の電圧ＶＲＥＦにはタイミングｔ２での電圧に対して絶対値として大きくなる電圧が発生されるようになり、正電圧昇圧回路１３は絶対値として大きくなったノードｎ６の電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を開始し、ある期間経過後、タイミングｔ２での電圧に対して絶対値として大きくなった安定した電圧ＶＣＨをノードｎ９へと出力する。また、このときデータ一致検出回路１７は出力信号ＣＮＴ１〜ＣＮＴ３と選択信号ＡＳＥＬ１〜ＡＳＥＬ３の組み合わせがが一致していないためカウンター回路１６のカウントアップ動作を停止する信号はノードｎ１２をＨ（ハイ）に設定しているためカウントアップ動作は停止しない。

図６に示すタイミングｔ４における動作はタイミングｔ３における動作と同様である。図６に示すタイミングｔ５においてはクロック信号ＣＬＫ１０が動作をするとカウンター回路１６がカウントアップ動作をして３ビットのカウンター回路１６の出力信号はＣＮＴ１＝Ｈ（ハイ）、ＣＮＴ２＝Ｈ（ハイ）、ＣＮＴ３＝Ｌ（ロー）に設定されデコーダー回路２０の８ビットの出力信号ＤＥＣ１〜ＤＥＣ８はＭＯＳスイッチＳＷ４のみをオンさせ、ノードｎ１１の電圧ＶＯＵＴ１及びノードｎ６の電圧ＶＲＥＦにはタイミングｔ４での電圧に対して絶対値として大きくなる電圧が発生されるようになり、正電圧昇圧回路１３は絶対値として大きくなったノードｎ６の電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を開始し、ある期間経過後、タイミングｔ４での電圧に対して絶対値として大きくなった安定した電圧ＶＣＨをノードｎ９へと出力する。ただし、このときデータ一致検出回路１７は出力信号ＣＮＴ１〜ＣＮＴ３と選択信号ＡＳＥＬ１〜ＡＳＥＬ３の組み合わせ一致したことを検出してカウンター回路１６のカウントアップ動作を停止する信号をノードｎ１２をＬ（ロー）に変化させる。従って図６に示すタイミングｔ６においてはクロック信号ＣＬＫ１０が動作をしてもデータ一致検出回路１７のカウントアップ動作を停止する信号ノードｎ１２がＬ（ロー）に設定されているためカウンター回路１６はカウントアップ動作をせずに、リセット信号ＲＥＳＥＴがＨ（ハイ）となるまで出力信号ＣＮＴ１〜ＣＮＴ３は、選択信号ＡＳＥＬ１〜ＡＳＥＬ３と同じ値で固定される。

上述したように、正電圧昇圧回路１３は、絶対値として比較的小さな電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を開始しその条件で昇圧出力ＶＣＨが安定し、その後ある時間経過する毎に電圧ＶＲＥＦが段階的に絶対値として大きくなる動作をとり、電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作を再度開始することを繰り返す。本発明の実施の形態２による半導体集積回路装置においては、入力される抵抗分圧した複数の電圧のうちいずれかの電圧を選択するｎビットの選択信号ＡＳＥＬ１〜ＡＳＥＬ（ｎ）にカウンター回路１６の出力信号ＣＮＴ１〜ＣＮＴ（ｎ）が等しくなったところで電圧ＶＲＥＦは安定し、電圧ＶＲＥＦをもとに接地電位ＧＮＤを基準として昇圧動作をする正電圧昇圧回路１３の出力ＶＣＨも安定する。

また本発明の実施の形態２による半導体集積回路装置において正電圧昇圧回路用基準電圧発生回路１２へと入力されるカウントアップ用のクロック信号ＣＬＫ１０は、正電圧昇圧回路１３へと入力される昇圧動作用のクロック信号ＣＬＫ６〜９を図示しない分周回路によって分周した信号で構成しても良い。

本実施の形態２による半導体集積回路装置を例えば薄膜トランジスタＴｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ）を用いた液晶パネルを駆動する液晶駆動表示用ＬＳＩへ適用した場合について以下に説明する。正電圧昇圧回路１３の昇圧出力ＶＣＨをＴＦＴパネルのＴＦＴのゲート電圧とした場合、電圧ＶＣＨは、使用されるＴＦＴの特性に合わせた電圧に設定することが必要となる。電圧ＶＣＨとして例えば＋１５Ｖという高電圧を必要とする場合、従来の技術では、正電圧昇圧回路１３が昇圧動作を開始するときに過大電流が発生し負電圧昇圧回路１１の昇圧出力電圧が変動し、負電圧昇圧回路１１および正電圧昇圧回路１３が正常に起動できない課題があった。しかし本実施の形態２による半導体集積回路装置を用いれば選択信号ＡＳＥＬ１〜ＡＳＥＬ（ｎ）を使用するパネルのＴＦＴの特性に合わせた所定の値に設定することが可能であり、かつＴＦＴの特性に合わせて昇圧出力ＶＣＨを高電圧に設定することが必要とされる場合でも正電圧昇圧回路１３は絶対値として比較的小さな電圧をまず昇圧出力し、その後、段階的に昇圧電圧が大きくなっていく動作をとるため安定して昇圧動作を起動させることができる。

このように本実施の形態２による半導体集積回路装置は正電圧昇圧回路用基準電圧発生回路へ正電圧昇圧回路用基準電圧の電圧ＶＲＥＦを制御するためのクロック信号ＣＬＫ１０を入力し入力信号をあるタイミングでパルス駆動させ正電圧昇圧回路用基準電圧を絶対値として段階的に大きくしていく機能を備えたことで、正電圧昇圧回路が昇圧を開始するときに昇圧用容量に電荷を蓄積するために発生する過大電流が負電圧昇圧回路の昇圧出力に瞬間的に印加されその過大電流の発生により負電圧昇圧回路の昇圧出力電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題を防止可能となる。さらには正電圧昇圧回路が昇圧動作を開始する際に、寄生的に存在する寄生バイポーラトランジスタがオンしてしまうことにより発生する過大電流が負電圧昇圧回路の昇圧出力に瞬間的に印加されその過大電流の発生により負電圧昇圧回路の昇圧出力電圧が変動し、負電圧昇圧回路および正電圧昇圧回路が正常に起動できない課題を防止可能となる。

本発明の実施の形態１による半導体集積回路装置の概略ブロック図である。 本発明の実施の形態１による半導体集積回路装置における正電圧昇圧回路用基準電圧発生回路の具体的な回路例を示す回路図である。 本発明の実施の形態１による半導体集積回路装置の動作タイミングを表すタイミングチャート図である。 本発明の実施の形態２による半導体集積回路装置の概略ブロック図である。 本発明の実施の形態２による半導体集積回路装置における正電圧昇圧回路用基準電圧発生回路の具体的な回路例を示す回路図である。 本発明の実施の形態２による半導体集積回路装置の動作タイミングを表すタイミングチャート図である。 従来の外部より印加させる電源電圧より低い負電圧を発生する負電圧昇圧回路と電源電圧より高い正電圧を発生する正電圧昇圧回路の概略ブロック図である。 従来の半導体集積回路装置の動作タイミングを表すタイミングチャート図である。 従来の半導体集積回路装置の課題となる動作を説明するタイミングチャート図である。 本発明の半導体集積回路装置のＰチャンネルＭＯＳトランジスタの構造を示す図である。

符号の説明

１１ 負電圧昇圧回路
１２ 正電圧昇圧回路用基準電圧発生回路
１３ 正電圧昇圧回路
１６ カウンター回路
１７ データ一致検出回路
２０ デコーダー回路
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４ 負電圧昇圧回路のクロック
ＣＬＫ５、ＣＬＫ６、ＣＬＫ７、ＣＬＫ８ 正電圧昇圧回路のクロック
ＣＬＫ１０ 正電圧昇圧回路用基準電圧発生回路のクロック
ＲＥＳＥＴ リセット信号
Ｒ１〜Ｒ（ｍ） 抵抗
ＳＷ１〜ＳＷ（ｍ） スイッチ回路
ＡＭＰ１、ＡＭＰ２ オペアンプ回路

Claims (9)

1. 電源電圧をもとに電源電圧より低い負電圧を基板またはウェル領域に発生させる負電圧昇圧回路と、正電圧昇圧回路に供給する基準電圧を発生する正電圧昇圧回路用基準電圧発生回路と、前記正電圧昇圧回路用基準電圧発生回路の基準電圧をもとに電源電圧より高い正電圧をウェル領域に発生させる正電圧昇圧回路とを備えた半導体集積回路装置であって、前記正電圧昇圧回路用基準電圧発生回路は回路を初期化するためのリセット信号と内部に設けたｎビットのカウンター回路をカウントアップするクロック信号が入力され、前記正電圧昇圧回路が昇圧動作を開始した後前記リセット信号と前記クロック信号を制御し前記カウンター回路をカウントアップすることで前記正電圧昇圧回路用基準電圧発生回路の出力電圧および前記正電圧昇圧回路の出力電圧を段階的に絶対値として大きくしていき、前記ｎビットのカウンター回路の出力信号の論理が回路的に設定された論理となることを検出し前記カウンター回路のカウントアップを停止し前記正電圧昇圧回路用基準電圧発生回路の出力電圧および前記正電圧昇圧回路の出力電圧を安定させるようにしたことを特徴とする半導体集積回路装置。
2. 前記ｎビットのカウンター回路をカウントアップするクロック信号は前記正電圧昇圧回路を動作させるクロック信号を分周した信号から作成することを特徴とする請求項１に記載の半導体集積回路装置。
3. 電源電圧をもとに電源電圧より低い負電圧を基板またはウェル領域に発生させる負電圧昇圧回路と、正電圧昇圧回路に供給する基準電圧を発生する正電圧昇圧回路用基準電圧発生回路と、前記負電圧昇圧回路の出力電圧と電源電圧をもとに電源電圧より高い正電圧をウェル領域に発生させる正電圧昇圧回路とを備えた半導体集積回路装置であって、前記正電圧昇圧回路用基準電圧発生回路は回路を初期化するためのリセット信号と内部に設けたｎビットのカウンター回路をカウントアップするクロック信号と正電圧昇圧回路の出力電圧を所定の電圧へと設定するｎビットの選択信号が入力され、前記正電圧昇圧回路が昇圧動作を開始した後前記リセット信号と前記クロック信号を制御し前記カウンター回路をカウントアップすることで前記正電圧昇圧回路用基準電圧発生回路の出力電圧および前記正電圧昇圧回路の出力電圧を段階的に絶対値として大きくしていき、前記ｎビットのカウンター回路の出力信号の論理が前記ｎビットの選択信号の論理と一致することを検出し前記カウンター回路のカウントアップを停止し前記正電圧昇圧回路用基準電圧発生回路の出力電圧および前記正電圧昇圧回路の出力電圧を安定させるようにしたことを特徴とする半導体集積回路装置。
4. 前記ｎビットのカウンター回路をカウントアップするクロック信号は前記正電圧昇圧回路を動作させるクロック信号を分周した信号から作成することを特徴とする請求項３の半導体集積回路装置。
5. 電源電圧を入力して、接地電位より低い負電圧を出力する第一の昇圧回路と、
   前記第一の昇圧回路の負電圧を入力し、前記接地電位から前記負電圧までの範囲において段階的に低くなる基準電圧を出力する基準電圧回路と、
   前記基準電圧に基づいて、前記接地電位を基準に反転昇圧した正電圧を出力する第二の昇圧回路と、を備え、
   前記基準電圧回路は、前記第二の昇圧回路が昇圧動作を開始してから、前記基準電圧を段階的に低くすることによって、前記第二の昇圧回路を確実に起動させる、
   ことを特徴とする半導体集積回路装置。
6. 前記基準電圧回路は、
   クロックをカウントしカウント値を出力するカウンタと、
   複数の基準電圧を発生する基準電圧発生回路と、
   前記カウント値に対応して前記複数の基準電圧から前記カウント値に対応する基準電圧
   を選択する選択回路と、を有し、
   前記選択回路で選択された基準電圧に基づく電圧を出力することを特徴とする請求項５に記載の半導体集積回路装置。
7. 前記選択回路は、予め設定した値をセットすることにより、所定のカウント値とそれに対応する所定の基準電圧を選択し、前記基準電圧発生回路は前記基準電圧に基づく出力をすることを特徴とする請求項６に記載の半導体集積回路装置。
8. 請求項１から７のいずれか一に記載の半導体集積回路装置を有する表示装置。
9. 請求項８に記載の表示装置を有する電子機器。

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