JP4352598B2

JP4352598B2 - 液晶表示装置および携帯端末

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Application number: JP2000254335A
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Inventors: 益充猪野
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Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置およびこれを用いた携帯端末に関し、特に薄型化、小面積化、狭額縁化が要求される携帯端末に使用される液晶表示装置およびこれを表示部として用いる携帯端末に関する。
【０００２】
【従来の技術】
テレビジョン受像機、コンピュータあるいは携帯端末などの表示装置として、近年、薄型で低消費電力のパネルディスプレイが多用されるようになってきている。
このパネルディスプレイとしては、ガラス基板などの透明絶縁基板（パネル）上に、スイッチング素子として、例えばＴＦＴ（Thin Film Transistor；薄膜トランジスタ）を用いた画素を行列状に多数配列し、液晶などの電気光学的効果を有する物質と組み合わせたアクティブマトリックス型表示装置が知られている。
【０００３】
このアクティブマトリクス型表示装置として、特開平４−２４２７２４号公報では、画素部を駆動するために基板上に形成される周辺回路の一部を、画素に接続されたアクティブ素子と同様の相補型のＴＦＴで構成し、残りの周辺回路を半導体チップで構成した液晶表示装置を提供している。
【０００４】
図１２（ａ）に上記の従来の液晶表示装置の概略構成図を、図１２（ｂ）に図１２（ａ）におけるＡ−Ａ線の断面図を示す。
図１２（ａ）および（ｂ）に示す液晶表示装置では、ＴＦＴにより形成された一部の周辺回路（例えば水平ドライバ１４、垂直ドライバ１３など）が形成された透明絶縁基板１６と、これと対向配置された透明絶縁性基板（対向基板）６２との間に液晶層６３を保持してなる液晶表示装置において、半導体チップで構成した残りの周辺回路（例えばタイミングコントローラ２３、基準電圧発生回路２４、およびＤＣ−ＤＣコンバータ２５など）、すなわちＩＣチップ（２３〜２５）を透明絶縁基板１６における周辺回路（１３，１４）が形成されている面とは、反対側の面に取り付け、フレキシブルケーブル８を用いて周辺回路（１３，１４）との間の電気的接続をなす構成を採っている。
【０００５】
あるいは、図１３に示すように、ＴＦＴにより形成された一部の周辺回路（例えば水平ドライバ１４、垂直ドライバ１３など）が形成された透明絶縁基板１６の同一面に、残りの半導体チップで構成した周辺回路（例えばタイミングコントローラ２３、基準電圧発生回路２４、およびＤＣ−ＤＣコンバータ２５など）、すなわちＩＣチップ（２３〜２５）を取り付け、周辺回路（１３，１４）との間の電気的接続をなす構成を採っている。
【０００６】
【発明が解決しようとする課題】
しかしながら、図１２に示す液晶表示装置では、図１２（ｂ）に示すように、少なくともＩＣチップ（２３〜２５）およびフレキシブルケーブル８の厚みｔａ（例えば、１ｍｍ程度）の分だけ液晶表示装置全体の厚みｔｂが厚くなってしまう。
従って、当該液晶表示装置を表示部として用いる機器の厚みも厚くなってしまう。特に、携帯端末、例えば携帯電話機では、装置本体の薄型化が進められており、この携帯電話機の表示部として用いられる液晶表示装置の厚さｔｂが厚いと、携帯電話機本体の薄型化の妨げとなる。
【０００７】
また、図１３に示す液晶表示装置では、ＴＦＴにより形成された一部の周辺回路（１３，１４）と、残りのＩＣチップ（２３〜２５）の合算された面積が、周辺部（額縁）の面積となり、コンパクト化が損なわれるという不利益がある。また、液晶表示装置に占める有効表示面積（液晶表示部）の割合が小さくなってしまうという不利益もある。
【０００８】
本発明は上記の事情に鑑みてなされたものであり、従って、本発明は、液晶表示装置の薄型化、小面積化、狭額縁化を実現できる液晶表示装置およびこれを用いた携帯端末を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の液晶表示装置は、複数の画素が行列状に配置されており、スイッチング素子として薄膜トランジスタを有する画素部が形成された第１の基板と、前記第１の基板に対向して配置された第２の基板と、前記第１の基板と前記第２の基板との間に保持された液晶組成物を有する液晶表示装置であって、前記画素部に対して画素信号を書き込むための周辺回路のうち少なくとも一部の周辺回路が、前記第１の基板上に薄膜トランジスタで構成され、前記周辺回路のうち残りの部分の周辺回路が、半導体チップで構成されており、前記半導体チップの少なくとも一部が、前記薄膜トランジスタで構成された前記周辺回路領域と重なるように、前記半導体チップが前記第１の基板上に配置されている。
そして、この液晶表示装置は、携帯電話機などの携帯端末において、その表示部として用いられる。
【００１０】
例えば、前記周辺回路として、前記画素部に画素信号を書き込むために前記画素部に接続されたマトリクス配線に接続されている駆動部が薄膜トランジスタで構成されている。
また、前記駆動部のうち、水平あるいは垂直方向の走査を行うシフトレジスタ回路が半導体チップで構成されていてもよい。
【００１１】
前記周辺回路として、タイミング波形を制御するタイミングコントローラ、あるいは、基準電圧を出力する基準電圧発生部、あるいは入力電圧よりも高い電圧を２種類以上発生し他の周辺回路に電源を与えるＤＣ−ＤＣコンバータのいずれかが前記半導体チップで構成されている。
【００１２】
前記半導体チップの少なくとも一部が、ＣＯＧ法によって前記薄膜トランジスタで構成された前記周辺回路領域と重なるように、前記半導体チップが前記第１の基板上に実装されており、前記薄膜トランジスタで構成された前記周辺回路の周辺部分に、前記ＣＯＧ法によって前記半導体チップを接続するための接続部が形成されている。
【００１３】
例えば、前記周辺回路として、低速駆動する一部の周辺回路を前記薄膜トランジスタで構成し、前記一部の周辺回路よりも高速駆動する周辺回路を前記半導体チップで構成する。
【００１４】
上記の本発明の液晶表示装置によれば、例えば第１の基板上に形成された薄膜トランジスタで構成される一部の周辺回路領域に重なるように、半導体チップで構成される残りの周辺回路の少なくとも一部を第１の基板上に配置することで、各周辺回路を並列的に第１の基板上に配置するのと比較して、液晶表示装置の額縁部分の削減を図ることができる。
また、半導体チップの厚さが液晶表示装置全体の厚さに比して、小さくすることで、液晶表示装置の厚さが半導体チップの厚さに依存することなく、液晶表示装置の薄型化を図ることができる。
従って、液晶表示装置全体の狭額縁化および薄型化、ひいてはこれを表示部として用いる携帯端末の狭額縁化および薄型化を図ることが可能となる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１６】
第１実施形態
本実施形態は、アナログ点順次駆動方式のアクティブマトリクス型液晶表示装置に本発明を適用したものである。
図１（ａ）は本実施形態の液晶表示装置の各回路部の概略配置図であり、図１（ｂ）は図１（ａ）におけるＢ−Ｂ線の断面図である。
また、図２は、本実施形態の液晶表示装置を構成する各回路部の電気的接続関係を表した概略構成図である。
【００１７】
図１（ａ）および図２に示すように、本実施形態に係るアクティブマトリクス型液晶表示装置では、画素１１が行列状に多数配列されてなる液晶表示部１２、液晶表示部１２の各画素１１を行単位で順次選択する垂直ドライバ１３、行単位で選択された各画素１１に画素信号を書き込む水平ドライバ１４および当該垂直および水平ドライバ（１３，１４）をコントロールする制御部１５が透明絶縁基板１６上に実装された構成となっている。
【００１８】
透明絶縁基板１６上には、液晶表示部１２において、ｍ行分のゲートライン（垂直選択ライン）１７−１〜１７−ｍと、ｎ列分の信号ライン（ソースライン）１８−１〜１８−ｎとがマトリクス状に配線されるとともに、所定の間隔をもって対向配置された他方の透明絶縁基板６２との間に液晶層６３が保持された構造となっている。そして、ゲートライン（１７−１〜１７−ｍ）と信号ライン（１８−１〜１８−ｎ）との各交差部分に画素１１が配されている。
【００１９】
画素１１の各々は、ゲート電極がゲートライン（１７−１〜１７−ｍ）に接続され、ソース電極が信号ライン（１８−１〜１８−ｎ）に接続されたスイッチング素子であるポリシリコンＴＦＴ（Thin Film Transistor；薄膜トランジスタ）１９と、このＴＦＴ１９のドレイン電極に画素電極が接続された液晶セル（液晶容量）２０と、ＴＦＴ１９のドレイン電極に一方の電極が接続された補助容量２１とから構成されている。
【００２０】
上記の画素構造において、液晶セル２０の対向電極は、補助容量２１の他方の電極と共に、コモン線２２に接続されている。
コモン線２２には、所定の直流電圧がコモン電圧ＶＣＯＭとして与えられる。
【００２１】
液晶表示部１２のスイッチング素子としてのトランジスタおよび駆動部（垂直ドライバ１３、水平ドライバ１４）を構成するトランジスタとして用いられるポリシリコンＴＦＴには、ゲート電極がゲート絶縁膜の下に配置されるボトムゲート構造のものと、ゲート電極がゲート絶縁膜の上に配置されるトップゲート構造のものとがある。
図３（ａ）にボトムゲート構造のポリシリコンＴＦＴ、（ｂ）にトップゲート構造のポリシリコンＴＦＴの断面図を示す。
【００２２】
図３（ａ）に示すボトムゲート構造のＴＦＴでは、透明絶縁基板（ガラス基板）１６の上にゲート電極４２が形成され、当該ゲ−ト電極４２の上にゲート絶縁膜４３を介してポリシリコン（Ｐｏｌｙ−Ｓｉ）層４４が形成され、さらに、当該ポリシリコン層４４を被覆して層間絶縁膜４５が形成されている。
また、ゲ−ト電極４２の側方のゲート絶縁膜４３上には、ｎ⁺ 拡散層からなるソース領域４６およびドレイン領域４７が形成され、当該ソース・ドレイン領域（４６，４７）にはソース電極４８およびドレイン電極４９がそれぞれ接続されている。
【００２３】
図３（ｂ）に示すトップゲート構造のＴＦＴでは、透明絶縁基板（ガラス基板）１６の上にポリシリコン層５２が形成され、当該ポリシリコン層５２の上にゲート絶縁膜５３を介してゲ−ト電極５４が形成され、さらにゲ−ト電極５４を被覆して層間絶縁膜５５が形成されている。
また、ポリシリコン層５２の側方の透明絶縁基板１６上には、ｎ⁺ 拡散層からなるソース領域５６およびドレイン領域５７が形成され、当該ソース・ドレイン領域（５６，５７）にはソース電極５８およびドレイン電極５９がそれぞれ接続されている。
【００２４】
制御部１５において、タイミングコントローラ（ＴＣ）２３には、例えば、不図示の外部の電源部から電源電圧ＶＤＤが、不図示の外部のＣＰＵからデジタル画像データｄａｔａが、不図示の外部のクロック発生器からクロックＣＬＫがそれぞれ不図示のＴＣＰ（Tape Carrier Package) を通して入力される。
【００２５】
タイミングコントローラ２３は、タイミング制御しつつ、垂直スタートパルスＶＳＴ、垂直クロックＶＣＫなどのクロック信号および各種のコントロール信号を垂直ドライバ１３に、水平スタートパルスＨＳＴ、水平クロックＨＣＫなどのクロック信号、各種のコントロール信号およびデジタル画像データｄａｔａを水平ドライバ１４にそれぞれ供給する。
【００２６】
基準電圧発生回路（ＲＥＦ）２４は、互いに電圧値の異なる複数の基準電圧を発生し、これら複数の基準電圧を水平ドライバ１４の後述する基準電圧選択型Ｄ／Ａコンバータ３７に対してその基準電圧として与える。
【００２７】
ＤＣ−ＤＣコンバータ（ＤＤＣ）２５は、低い電圧の直流電圧（低電圧）を２種類以上の高い直流電圧（高電圧）に変換して垂直ドライバ１３、水平ドライバ１４、基準電圧発生回路２４などの各回路部に与える。
【００２８】
本実施形態では、高速駆動する回路部分、もしくは特性バラツキが小さい回路部分として、例えば、上記の制御部１５のタイミングコントローラ２３、基準電圧発生回路２４およびＤＣ−ＤＣコンバータ２５が、単結晶シリコンのチップで形成（ＩＣ化）されている。
そして、このシリコンＩＣ（２３〜２５）は、図１（ｂ）に示すように、垂直ドライバ１３上に、例えばＣＯＧ（Chip on Glass)法によって実装されている。この単結晶シリコンによって形成されたシリコンＩＣ（２３〜２５）は、１００ＭＨｚでも駆動することが可能である。
【００２９】
一方、低速駆動で特性バラツキが大きい回路部分として、例えば垂直ドライバ１３および水平ドライバ１４に関しては、上述したようにポリシリコンＴＦＴを用いて形成する。
【００３０】
垂直ドライバ１３は、例えば図４に示すように、シフトレジスタ３１、レベルシフタ３２およびゲートバッファ３３を有する構成となっている。
【００３１】
シフトレジスタ３１は、垂直スタートパルスＶＳＴが入力されると、当該垂直スタートパルスＶＳＴを垂直クロックＶＣＫに同期して、順次転送することによって各転送段からシフトパルスとして順次出力する。
レベルシフタ３２は、シフトレジスタ３１の各転送段から出力されるシフトパルスを昇圧してゲートバッファ３３に供給する。
ゲートバッファ３３は、レベルシフタ３２で昇圧されたシフトパルスを垂直走査パルスとして液晶表示部１２のゲートライン（１７−１〜１７−ｍ）に順次印加し、液晶表示部１２の各画素１１を行単位で選択駆動することによって垂直走査を行う。
【００３２】
水平ドライバ１４は、例えば図５に示すように、シフトレジスタ３４、レベルシフタ３５、データラッチ回路３６、Ｄ／Ａコンバータ３７およびバッファ３８を有する構成となっている。
【００３３】
シフトレジスタ３４は、水平スタートパルスＨＳＴが入力されると、この水平スタートパルスＨＳＴを水平クロックＨＣＫに同期して順次転送することによって、各転送段からシフトパルスとして順次出力し、水平走査を行う。
レベルシフタ３５は、シフトレジスタ３４の各転送段から出力されるシフトパルスを昇圧して、データラッチ回路３６に供給する。
データラッチ回路３６は、レベルシフタ３５を通してシフトレジスタ３４から与えられるシフトパルスに応答して、入力される所定ビットのデジタル画像データｄａｔａを順次ラッチする。
Ｄ／Ａコンバータ３７は、例えば基準電圧選択型の構成をとり、データラッチ回路３６にラッチされたデジタル画像データをアナログ画像信号に変換し、バッファ３８を通して液晶表示部１２の信号ライン（１８−１〜１８−ｎ）に与える。
【００３４】
図６（ａ）にシリコンＩＣ（２３〜２５）で形成された制御部１５と、ポリシリコンＴＦＴで形成された垂直ドライバ１３の接続方法の説明図を示す。また、図６（ｂ）に、接続部分における断面図を示す。
【００３５】
図６（ａ）に示すように、シリコンＩＣ（２３〜２５）の配置を可能にするために、垂直ドライバ１３には、駆動回路領域１３ａが形成されており、当該駆動回路領域１３ａが複数のパッド１３ｂに接続された構成となっている。
一方、シリコンＩＣ（２３〜２５）側も、図６（ａ）に示すように、シリコン基板２５０上に制御回路領域２５１が形成され、当該制御回路領域２５１が複数の不図示のパッドを介してバンプ２５２に電気的に接続された構成となっている。なお、図６（ａ）において、制御回路領域２５１およびバンプ２５２は、紙面上、裏面に形成されている。
【００３６】
そして、図６（ｂ）に示すように、当該垂直ドライバ１３の駆動回路領域１３ａとシリコンＩＣ（２３〜２５）側の制御回路領域２５１が対向するようにして、シリコンＩＣ（２３〜２５）側のバンプ２５２を導電粒子材６６を介して、垂直ドライバ１３側のパッド１３ｂ上に実装することにより、制御回路と駆動回路との電気的接続が達成される。
また、パッド１３ｂは、透明絶縁基板１６上に設けられた不図示のアルミ配線に接続されており、当該アルミ配線によって、図２に示すようなＩＣチップ（２３〜２５）間の電気的接続、およびＩＣチップ（２３〜２５）と水平・垂直ドライバ（１３，１４）との電気的接続を達成している。
なお、図６（ｂ）には、駆動回路領域１３ａが、相補型のＴＦＴにより構成されている例を示した。従って、一方のＴＦＴのｎ⁺ 拡散層からなるドレイン領域４７と、他方のＴＦＴのｐ⁺ 拡散層からなるソース領域４６ａ（あるいはドレイン領域４７ａ）とが、例えばアルミ配線６０によって電気的に接続されている。また、当該相補型のＴＦＴを被覆してパッシベーション膜６１が形成されている。
【００３７】
上記構成の液晶表示装置の動作について説明する。
例えば、外部のＣＰＵからタイミングコントローラ２３に画像データｄａｔａが入力されて、画像データｄａｔａが水平ドライバ１４のシフトレジスタ３４に供給される。
また、基準電圧発生回路２４において、水平ドライバ１４のＤ／Ａコンバータ３７で用いられる複数の基準電圧が発生され、Ｄ／Ａコンバータ３７の不図示の基準電圧線に供給される。
【００３８】
そして、水平クロックＨＣＫおよび水平スタートパルスＨＳＴが水平ドライバ１４のシフトレジスタ３４に入力される。
シフトレジスタ３４においては、水平スタートパルスＨＳＴが入力されると、この水平スタートパルスＨＳＴが水平クロックＨＣＫに同期して順次転送され、各転送段からシフトパルスとして順次レベルシフタ３５に出力される。
レベルシフタ３５において、シフトレジスタの各転送段から出力されるシフトパルスが昇圧され、データラッチ回路３６に供給される。
データラッチ回路３６においては、レベルシフタ３５を通してシフトレジスタ３４から与えられるシフトパルスに応答して、タイミングコントローラ２３から入力される所定ビットのデジタル画像データｄａｔａを順次ラッチする。
【００３９】
データラッチ回路３６にラッチされた画像データは、基準電圧選択型のＤ／Ａコンバータ３７に供給される。
Ｄ／Ａコンバータ３７においては、対応する基準電圧が選択され、デジタル画像データがアナログ画像信号に変換され、バッファ３８を通して液晶表示部１２の信号ライン（１８−１〜１８−ｎ）に、アナログ信号として供給される。
【００４０】
また、垂直ドライバ１３において、垂直スタートパルスＶＳＴがシフトレジスタ３１に入力されると、この垂直スタートパルスＶＳＴが垂直クロックＶＣＫに同期して順次転送され、各転送段からシフトパルスとして順次レベルシフタ３２に出力される。
次に、レベルシフタ３２において、シフトレジスタ３１の各転送段から出力されるシフトパルスが昇圧され、ゲートバッファ３３に供給される。
そして、ゲートバッファ３３において、レベルシフタ３２で昇圧されたシフトパルスが垂直走査パルスとして、ゲートライン（１７−１〜１７−ｍ）に順次印加され、液晶表示部１２の各画素１１が行単位で選択駆動される。
これにより、画像データがｎ個の画素に対して並列に書き込まれることになる。
【００４１】
本実施形態に係る液晶表示装置によれば、低速駆動で特性バラツキが大きい回路部分として、例えば垂直ドライバ１３および水平ドライバ１４に関してポリシリコンＴＦＴを用いて形成する一方、高速駆動する回路部分、もしくは特性バラツキが小さい回路部分として、例えば制御部１５のタイミングコントローラ２３、基準電圧発生回路２４、およびＤＣ−ＤＣコンバータ２５に関しては単結晶シリコンでＩＣ化し、当該ＩＣ化した各回路部分を垂直ドライバ１３などの駆動回路部分上に例えばＣＯＧ法によって、実装することにより、液晶表示装置の額縁部分の削減を図ることができる。
【００４２】
また、図１（ｂ）に示すように、垂直ドライバ１３とＩＣチップ（２３〜２５）を合わせた厚さｔ１が、対向側の透明絶縁基板６２および液晶層６３を合わせた厚さｔ３以下になるようにすることで、液晶表示装置全体の厚さｔ２がＩＣチップ（２３〜２５）の厚さに依存することがないため、液晶表示装置の薄型化が図れる。
すなわち、透明絶縁基板１６、透明絶縁基板６２および液晶層６３のトータルの厚さｔ２が液晶表示装置自体の厚さとなる。
【００４３】
さらに、周辺回路をＩＣ化し、このＩＣチップを透明絶縁基板１６上に実装することにより、透明絶縁基板１６上における外部回路との電気的に接続する箇所を少なくすることができるため、液晶表示装置の機械振動などに対する信頼性を向上することができるとともに、製造工程での電気的な接続不良の発生を抑止することができる。
【００４４】
なお、ＩＣチップ（２３〜２５）を透明絶縁基板１６上に実装した場合、ＩＣチップ自体については、ＩＣ作製時に保護層がシリコンＩＣに形成されるため、信頼性の面で問題になることはない。
【００４５】
第２実施形態
本実施形態は、時分割駆動方式（セレクタ方式）のアクティブマトリクス型液晶表示装置に本発明を適用したものである。
図７は、本発明が適用された時分割駆動方式のアクティブマトリクス型液晶表示装置の各回路部の概略配置図である。
図８は、図７に示す液晶表示装置の各回路部の電気的接続関係を表した概略構成図である。
【００４６】
図７および図８において、本実施形態に係る液晶表示装置は、画素１１が行列状に多数配列されてなる液晶表示部１２、液晶表示部１２の各画素１１を行単位で順次選択する垂直ドライバ１３、行単位で選択された各画素１１に画素信号を書き込む水平ドライバ７４、時分割駆動のための時分割スイッチ部７５、垂直、水平ドライバ（１３，７４）や時分割スイッチ部７５をコントロールする制御部１５が透明絶縁基板１６上に実装された構成となっている。
【００４７】
画素１１の各々は、ゲート電極がゲートライン（１７−１〜１７−ｍ）に接続され、ソース電極が信号ライン（１８−１〜１８−ｎ）に接続されたポリシリコンＴＦＴ１９と、当該ＴＦＴ１９のドレイン電極に画素電極が接続された液晶セル２０と、ＴＦＴ１９のドレイン電極に一方の電極が接続された補助容量２１とから構成されている。
上記構成の画素１１の各々において、液晶セル２０の対向電極は、補助容量２１の他方の電極と共にコモン線２２に接続されている。コモン線２２には、所定の直流電圧がコモン電圧ＶＣＯＭとして与えられる。
【００４８】
垂直ドライバ１３、水平ドライバ７４および時分割スイッチ部７５を制御する制御部１５は、タイミングコントローラ（ＴＣ）２３、基準電圧発生回路（ＲＥＦ）２４、ＤＣ−ＤＣコンバータ（ＤＤＣ）２５などを有する。
タイミングコントローラ２３には、例えば、不図示の外部の電源部から電源電圧ＶＤＤが、不図示の外部のＣＰＵからデジタル画像データｄａｔａが、不図示の外部のクロック発生器からクロックＣＬＫがそれぞれ不図示のＴＣＰを通して入力される。
【００４９】
タイミングコントローラ２３は、タイミング制御しつつ、垂直スタートパルスＶＳＴ、垂直クロックＶＣＫなどのクロック信号および各種のコントロール信号を垂直ドライバに、水平スタートパルスＨＳＴ、水平クロックＨＣＫなどのクロック信号、各種のコントロール信号およびデジタル画像データｄａｔａを水平ドライバ７４に、ゲート選択信号（Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３）を時分割スイッチ部７５にそれぞれ供給する。
【００５０】
基準電圧発生回路２４は、互いに電圧値の異なる複数の基準電圧を発生し、これら複数の基準電圧を水平ドライバ７４の後述する基準電圧選択型Ｄ／Ａコンバータ８８に対してその基準電圧として与える。
ＤＣ−ＤＣコンバータ２５は、低い電圧の直流電圧（低電圧）を２種類以上の高い直流電圧（高電圧）に変換して垂直ドライバ１３、水平ドライバ７４、基準電圧発生回路２４などの各回路部に与える。
【００５１】
上記構成の時分割駆動方式のアクティブマトリクス型液晶表示装置において、垂直ドライバ１３を構成するトランジスタ、時分割スイッチ部７５を構成する各アナログスイッチは、ＴＦＴ、特に液晶表示部１２のスイッチング素子であるトランジスタ１９と同じポリシリコンＴＦＴにより、液晶表示部１２と同じ透明絶縁基板１６上に形成されている。
【００５２】
一方、水平ドライバ７４、制御部１５のタイミングコントローラ２３、基準電圧発生回路２４、ＤＣ−ＤＣコンバータ２５は、単結晶シリコンによってＩＣ化されている。
そして、当該シリコンＩＣで形成された水平ドライバ７４は時分割選択スイッチ部７５上に、シリコンＩＣで形成された基準電圧発生回路２４、およびＤＣ−ＤＣコンバータ２５は、垂直ドライバ１３上に、例えばＣＯＧ法によって実装されている。
【００５３】
ここで、時分割駆動法について、本実施形態の液晶表示の動作とともに説明する。
時分割駆動法とは、液晶表示部１２の互いに隣り合う複数本の信号ラインを１単位（ブロック）として分割し、この１分割ブロック内の複数本の信号ラインに与える信号電圧を時系列で水平ドライバ７４の各出力端子から出力する一方、複数本の信号ラインを１単位として時分割スイッチ部７５を設け、この時分割スイッチ部７５によって水平ドライバ７４から出力される時系列の信号電圧を時分割でサンプリングして複数本の信号ラインに順次与える駆動方法である。
【００５４】
この時分割駆動法を実現するために、水平ドライバ７４は、複数本の信号ラインを１単位とし、これら複数本の信号ラインに与える信号電圧を時系列で出力する構成となっている。
図９に、上記の水平ドライバ７４の構成例を示す。
【００５５】
図９に示す水平ドライバ７４は、シフトレジスタ８４、サンプリングスイッチ群８５、レベルシフタ８６、データラッチ回路８７およびＤ／Ａコンバータ８８を有し、本実施形態では、例えば５ビットのディジタル画像データ（ｄａｔａ１〜ｄａｔａ５）や電源電圧Ｖｄｄ、Ｖｓｓをシフトレジスタ８４のシフト方向における両側から取り込む構成となっている。
【００５６】
上記構成の水平ドライバ７４において、シフトレジスタ８４は、水平スタートパルスＨＳＴが入力されると、この水平スタートパルスＨＳＴを水平クロックＨＣＫに同期して順次転送することによって各転送段からシフトパルスとして順次出力し、水平走査を行う。
サンプリングスイッチ群８５におけるサンプリングスイッチの各々は、シフトレジスタ８４から順次出力されるシフトパルス（サンプリングパルス）に応答して、入力されるデジタル画像データ（ｄａｔａ１〜ｄａｔａ５）を順次サンプリングする。
【００５７】
レベルシフタ８６は、サンプリングスイッチ群８５でサンプリングされた例えば５Ｖのデジタルデータを液晶駆動電圧のデジタルデータに昇圧する。
データラッチ回路８７は、レベルシフタ８６で昇圧されたデジタルデータを１Ｈ分蓄積するメモリである。
Ｄ／Ａコンバータ８８は、例えば基準電圧選択型の構成をとり、データラッチ回路８７から出力される１Ｈ分のデジタル画像データをアナログ画像信号に変換して出力する。
【００５８】
そして、水平ドライバ７４として、いわゆるカラム反転駆動方式のものを用いる。
当該水平ドライバ７４は、カラム反転駆動を実現するために、各出力端子の奇数、偶数ごとに電位が反転する信号電圧を出力し、かつその信号電圧の極性を１フィールドごとに反転する。ここで、カラム反転駆動方式とは、水平方向に隣接する画素間では同極性となり、しかもこの画素極性の状態を１フィールドごとに反転させる駆動方式である。
【００５９】
一方、時分割スイッチ部７５は、水平ドライバ７４から出力される時系列の信号電圧を時分割でサンプリングするアナログスイッチ（トランスミッションスイッチ）によって構成されている。
図１０に、時分割スイッチ部７５の具体的な構成例を示す。
図１０に示す時分割スイッチ部７５は、水平ドライバ７４の各出力に対して１個ずつ設けられるものである。また、ここでは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応して３時分割駆動を行う場合を例にとって示している。
【００６０】
この時分割スイッチ部７５は、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタが並列に接続されてなるＣＭＯＳ構成のアナログスイッチ（７５−１，７５−２，７５−３）によって構成されている。
なお、本実施形態では、アナログスイッチ（７５−１，７５−２，７５−３）として、ＣＭＯＳ構成のものを用いるとしたが、ｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタ構成のものを用いることも可能である。
【００６１】
上記の時分割スイッチ部７５において、３個のアナログスイッチ（７５−１，７５−２，７５−３）の各入力端が共通に接続され、各出力端が３本の信号ライン（１８−１，１８−２，１８−３）の各一端にそれぞれ接続されている。
そして、これらのアナログスイッチ（７５−１，７５−２，７５−３）の各入力端には、水平ドライバ７４から時系列で出力される信号電位が与えられる。
【００６２】
また、１個のアナログスイッチにつき２本ずつ、合計６本の制御ライン（８９−１〜８９−６）が配線されている。そして、アナログスイッチ７５−１の２つの制御入力端（すなわち、ＣＭＯＳトランジスタの各ゲート）が制御ライン（８９−１，８９−２）に、アナログスイッチ７５−２の２つの制御入力端が制御ライン（８９−３，８９−４）に、アナログスイッチ７５−３の２つの制御入力端が制御ライン（８９−５，８９−６）にそれぞれ接続されている。
【００６３】
６本の制御ライン（８９−１〜８９−６）に対して、３個のアナログスイッチ（７５−１，７５−２，７５−３）を順に選択するためのゲート選択信号（Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３）がタイミングコントローラ（ＴＣ）２３（図８参照）から与えられる。ここで、ゲート選択信号（ＸＳ１〜ＸＳ３）は、ゲート選択信号（Ｓ１〜Ｓ３）の反転信号である。
【００６４】
ゲート選択信号（Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３）は、水平ドライバ７４から出力される時系列の信号電位に同期して、３個のアナログスイッチ（７５−１，７５−２，７５−３）を順次オンさせる。
これにより、アナログスイッチ（７５−１，７５−２，７５−３）は、水平ドライバ７４から出力される時系列の信号電位を、１Ｈ期間に３時分割でサンプリングしつつ、対応する信号ライン（１８−１，１８−２，１８−３）にそれぞれ供給する。
【００６５】
本実施形態に係る液晶表示装置では、低速駆動で特性バラツキが大きい回路部分として、例えば垂直ドライバ１３および時分割スイッチ部７５に関してポリシリコンＴＦＴを用いて形成する一方、高速駆動する回路部分、もしくは特性バラツキが小さい回路部分として、例えば水平ドライバ７４や、制御部１５のタイミングコントローラ２３、基準電圧発生回路２４、およびＤＣ−ＤＣコンバータ２５に関しては単結晶シリコンでＩＣ化し、当該ＩＣ化した各回路部分を垂直ドライバ１３や時分割スイッチ部７５上に例えばＣＯＧ法によって、実装することにより、第１実施形態と同様の効果を得ることができる。
【００６６】
なお、本発明に係る液晶表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる他、特に、装置本体の薄型化が進められている携帯電話器やＰＤＡ（Personal Digital Asistants）などの携帯端末の表示部として用いるのに好適なものである。
【００６７】
図１１は、本発明が適用される携帯端末、例えばＰＤＡの構成の概略を示す斜視図である。
【００６８】
本例に係るＰＤＡは、装置筐体９１の前面側に、表示部９２、スピーカ部９３、操作部９４および電源部９５などが配置された構成となっている。
なお、図１１に示すＰＤＡでは、例えば、表示部９２上から、ペン９６などにより入力可能となっている。
かかる構成のＰＤＡの表示部９２において、本発明の液晶表示装置が使用される。
【００６９】
このように、ＰＤＡや携帯電話機などの携帯端末において、本発明に係る液晶表示装置を表示部９２として用いることにより、当該液晶表示装置は、薄型化および狭額縁化を達成できる構成となっていることから、携帯端末の装置本体の薄型化、狭額縁化に大きく寄与できる利点がある。
【００７０】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、ＣＰＵ、画像データを格納するメモリあるいはクロック発生器を液晶表示部の外部に設けるとしたが、それらの少なくとも１つを制御部の一部として液晶表示部上に実装することも可能である。
また、本実施形態では、垂直ドライバ上にＩＣ化された制御部をＣＯＧ法によって実装する例を示したが、これに限られるものではなく、例えば、ＴＡＢ（Tape Automated bonding) 法などにより実装することも、また、水平ドライバ上に実装することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７１】
【発明の効果】
以上説明したように、本発明によれば、液晶表示装置の薄型化、小面積化、狭額縁化を実現でき、ひいてはこれを表示部として用いる携帯端末の薄型化、小面積化、狭額縁化を実現できる。
【図面の簡単な説明】
【図１】図１（ａ）は第１実施形態の液晶表示装置の各回路部の概略配置図であり、図１（ｂ）は図１（ａ）におけるＢ−Ｂ線の断面図である。
【図２】図２は、第１実施形態の液晶表示装置を構成する各回路部の電気的接続関係を表した概略構成図である。
【図３】図３は、ポリシリコンＴＦＴの断面構造を示す断面図であり、図３（ａ）は、ボトムゲート構造のポリシリコンＴＦＴ、（ｂ）はトップゲート構造のポリシリコンＴＦＴを示したものである。
【図４】図４は、アナログ点順次駆動方式のアクティブマトリクス型液晶表示装置における垂直ドライバの構成の一例を示すブロック図である。
【図５】図５は、アナログ点順次駆動方式のアクティブマトリクス型液晶表示装置における水平ドライバの構成の一例を示すブロック図である。
【図６】図６（ａ）は、シリコンＩＣで形成された制御部と、ポリシリコンＴＦＴで形成された垂直ドライバの接続方法の説明図であり、図６（ｂ）は、接続部分おける断面図である。
【図７】図７は、第２実施形態における液晶表示装置の各回路部の概略配置図である。
【図８】図８は、図７に示す液晶表示装置の各回路部の電気的接続関係を表した概略構成図である。
【図９】図９は、第２実施形態の時分割駆動方式のアクティブマトリクス型液晶表示装置における水平ドライバの構成の一例を示すブロック図である。
【図１０】図１０は、時分割スイッチ部の構成の一例を示す回路図である。
【図１１】図１１は、本発明が適用される携帯端末として、例えばＰＤＡの構成の概略を示す斜視図である。
【図１２】図１２（ａ）は、従来例１の液晶表示装置の概略構成図、図１２（ｂ）は図１２（ａ）におけるＡ−Ａ線の断面図を示したものである。
【図１３】図１３は、従来例２の液晶表示装置の概略構成図を示したものである。
【符号の説明】
１１…画素、１２…液晶表示部、１３…垂直ドライバ、１４，７４…水平ドライバ、１５…制御部、１６…透明絶縁基板、１９…ポリシリコンＴＦＴ、２０…液晶セル、２３…タイミングコントローラ、２４…基準電圧発生回路、２５…ＤＣ−ＤＣコンバータ。

Claims

複数の画素が行列状に配置されており、スイッチング素子として薄膜トランジスタを有する画素部が形成された第１の基板と、前記第１の基板に対向して配置された第２の基板と、前記第１の基板と前記第２の基板との間に保持された液晶組成物を有する液晶表示装置であって、
前記画素部に対して画素信号を書き込むための周辺回路のうち少なくとも一部の周辺回路が、前記第１の基板上に薄膜トランジスタで構成され、
前記周辺回路のうち残りの部分の周辺回路が、半導体チップで構成されており、
前記半導体チップの少なくとも一部が、前記薄膜トランジスタで構成された前記周辺回路領域と重なるように、前記半導体チップが前記第１の基板上に配置されている
液晶表示装置。
前記周辺回路として、前記画素部に画素信号を書き込むために前記画素部に接続されたマトリクス配線に接続されている駆動部が薄膜トランジスタで構成されている
請求項１記載の液晶表示装置。
前記駆動部のうち、水平あるいは垂直方向の走査を行うシフトレジスタ回路が半導体チップで構成されている
請求項２記載の液晶表示装置。
前記周辺回路として、タイミング波形を制御するタイミングコントローラが前記半導体チップで構成されている
請求項１記載の液晶表示装置。
前記周辺回路として、基準電圧を出力する基準電圧発生部が前記半導体チップで構成されている
請求項１記載の液晶表示装置。
前記周辺回路として、入力電圧よりも高い電圧を２種類以上発生し、他の周辺回路に電源を与えるＤＣ−ＤＣコンバータが前記半導体チップで構成されている
請求項１記載の液晶表示装置。
前記半導体チップの少なくとも一部が、ＣＯＧ法によって前記薄膜トランジスタで構成された前記周辺回路領域と重なるように、前記半導体チップが前記第１の基板上に実装されている
請求項１記載の液晶表示装置。
前記薄膜トランジスタで構成された前記周辺回路の周辺部分に、前記ＣＯＧ法によって前記半導体チップを接続するための接続部が形成されている
請求項７記載の液晶表示装置。
前記周辺回路として、低速駆動する一部の周辺回路を前記薄膜トランジスタで構成し、前記一部の周辺回路よりも高速駆動する周辺回路を前記半導体チップで構成する
請求項１記載の液晶表示装置。
複数の画素が行列状に配置されており、スイッチング素子として薄膜トランジスタを有する画素部が形成された第１の基板と、前記第１の基板に対向して配置された第２の基板と、前記第１の基板と前記第２の基板との間に保持された液晶組成物を有し、
前記画素部に対して画素信号を書き込むための周辺回路のうち少なくとも一部の周辺回路が、前記第１の基板上に薄膜トランジスタで構成され、
前記周辺回路のうち残りの部分の周辺回路が、半導体チップで構成されており、
前記半導体チップの少なくとも一部が、前記薄膜トランジスタで構成された前記周辺回路領域と重なるように、前記半導体チップが前記第１の基板上に配置されている液晶表示装置を表示部として有する
携帯端末。