JPH11352516A

JPH11352516A - アクティブマトリックス型液晶表示パネル

Info

Publication number: JPH11352516A
Application number: JP16072898A
Authority: JP
Inventors: Yutaka Minamino; 裕南野; Takashi Okada; 隆史岡田; Mika Nakamura; 美香中村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-06-09
Filing date: 1998-06-09
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】外部回路と液晶表示パネルとの接続点数を、
大幅に低減し、薄型化及び狭額縁化のアクティブマトリ
ックス型液晶表示パネルの提供を目的とする。【構成】画素スイッチング素子（薄膜トランジスタ）
１６がアレイ基板１１に形成されている。駆動回路１
７，１８は、画素スイッチング素子（薄膜トランジス
タ）１６と同一製造プロセスにより、アレイ基板１１上
に形成されている。また、映像信号を分周する機能を有
する集積回路３０が、アレイ基板１１上にＣＯＧ（チッ
プオンガラス）実装されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＡＶ（Au
dio Vidual) 機器や、ＯＡ(Office Automation)機器な
どに適用されるアクティブマトリックス方式の駆動回路
を備えた液晶表示パネルに関し、特に、上記駆動回路が
画素スイッチング素子と同様にしてアレイ基板上に形成
された、駆動回路一体型の液晶表示パネルに関するもの
である。

【０００２】

【従来の技術】従来より、アクティブマトリックス型の
液晶表示パネルには、各画素電極に印加される電圧を断
接する画素スイッチング素子として、ガラス基板上に形
成されたアモルファスシリコンから構成される薄膜トラ
ンジスタ（ａ−Ｓｉ−ＴＦＴ）が用いられている。一
方、画素電極に印加される画像信号電圧等を出力する駆
動回路（ドライバ回路）は、上記スイッチング素子より
も高速な動作等が必要とされ、上記のようなａ−Ｓｉ−
ＴＦＴでは、十分な特性が得られないため、単結晶シリ
コンを用いて構成されるドライバＩＣチップを基板に実
装した、いわゆる外付けの駆動回路により液晶パネルを
駆動している。そして、ドライバＩＣチップを基板に実
装するに当たって、近年の駆動回路の狭額縁化の要請に
応じて、ＣＯＧ（チップオンガラス）実装することによ
って、駆動回路の面積を減らしている。

【０００３】一方、アモルファスシリコンＴＦＴに対し
て、ポリシリコンから構成される薄膜トランジスタ（ｐ
−Ｓｉ−ＴＦＴ）をアクティブマトリックスのスイッチ
ング素子として用いた液晶表示パネルの場合は、半導体
層の移動度がａ−Ｓｉ−ＴＦＴの移動度に対して１桁〜
２桁以上高いため、（SID '97 P171) 、画素スイッチン
グ素子としてのｐ−Ｓｉ−ＴＦＴと同一のプロセスでガ
ラス基板に形成されたｐ−Ｓｉ−ＴＦＴによって駆動回
路を構成することが可能となる。これにより、一層のコ
ストダウンを図ることができるとともに、ＣＯＧ実装と
同様に狭額縁化を達成することができる。さらに画素ス
イッチング素子をポリシリコンで作成することにより、
画素への充電能力が高くなり、このため、液晶パネルの
高精細化が進むことによる画素スイッチング素子のＯＮ
時間が短くなっても、対処することが可能となる。

【０００４】このような駆動回路を内蔵したｐ−Ｓｉの
アクティブマトリックス型液晶表示パネルの駆動は、一
般に、特公平４−３５５２号公報に開示されているよう
に、時間的に連続して送られてくる映像信号を、アナロ
グスイッチを順次スイッチングして、各画素列の信号線
に取り込む点順次駆動で行われる。このような点順次駆
動方式の液晶パネルの駆動回路は、各データ線に接続す
るアナログスイッチと、このアナログスイッチをオンに
するパルスをドットタイミング信号で順次に送るシフト
レジスタとにより構成されており、回路構成が簡単であ
る。しかしながら、画面の解像度が上がりサイズが大き
くなると、アナログスイッチのＯＮ期間内にデータ線へ
の書き込みが不十分になるという問題が生じる。なぜな
ら、１フレーム周期は一定であるため、画面の解像度が
上がりサイズが大きくなると、ドットタイミング信号の
周波数が上がるが、その一方では各信号線の時定数は長
くなり、この結果、アナログスイッチをオンにする時間
が時定数に対して短くなるからである。

【０００５】そこで、このような高い駆動周波数を必要
とするパネルに対しては、映像信号を液晶パネルに入力
する前に分割することによってデータ線に対する書き込
み時間を長くする方法がとられている。しかしながら、
大画面化、高精細化に伴ってビデオ信号の分割数が増え
た場合、外部回路の負担が大きくなり、パネルモジュー
ル全体として考えた場合に回路規模においてもコストに
おいても不利になる。例えば、解像度が１０２４×７６
８×３（ＸＧＡ仕様）の１２．１型パネルにおけるデー
タ線の分割数と書き込み時間の関係を図１７に示す。映
像信号を伝達するデータ線に対し９９％の充電率を想定
すると、データ線の時定数の４．６倍の時間が必要とな
り、この場合は７００ｎｓｅｃ以上の書き込み時間が必
要となる。従って、ＸＧＡ仕様の液晶パネルのドットク
ロック（１５．７６ｎｓｅｃ）を考慮すると、ＲＧＢそ
れぞれに対してデータを４５分割以上行う必要がある。

【０００６】このように、データの分割による方法で
は、外部回路の負担が大きくなる等の問題が生じる。そ
こで、ｐ−Ｓｉ液晶パネルでは、点順次駆動に代わり線
順次駆動が提案されている（SID 96 DIGEST 21 )。ここ
で、液晶表示パネルに送信される映像信号としては、デ
ジタル映像信号の場合と、アナログ映像信号の場合とが
あり、これら映像信号の種類に応じた回路構成により線
順次駆動を実現している。このようなデジタル方式の駆
動回路、アナログ方式の駆動回路のいずれの方式の駆動
回路であっても、データ線への書き込み時間が、水平走
査期間とほぼ同一となるため、点順次駆動において大き
な課題であった信号線の時定数の増加に起因した書き込
み不足を一気に解決することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、デジタ
ル方式あるいはアナログ方式いずれの方式の駆動回路に
おいても、ポリシリコンＴＦＴを用いてアクティブマト
リックスアレイと同一工程で駆動回路を形成した場合、
ポリシリコンＴＦＴの特性により動作する周波数の上限
が決定されため、動作する周波数の上限が、データのク
ロック周波数より低い場合は予め液晶パネルにデータを
送る前にデータを分割し周波数を落とさなければならな
いという新たな課題が生じる。この理由は一般的にポリ
シリコン特性が結晶シリコンと比較して移動度、しきい
値等において劣るためである。表１にトランジスタの電
界効果移動度と動作可能な周波数帯域を比較したものを
示す。

【０００８】

【表１】

【０００９】ポリシリコンＴＦＴの電界効果移動度は１
００ｃｍ²／Ｖ・ｓｅｃ程度であるため、例えばドット
クロックが２５ＭＨｚであるＶＧＡパネルであれば、ｐ
−ＳｉＴＦＴを用いて線順次回路を一体形成する場合で
も、駆動周波数に合わせてデータを予め分割する必要が
ある。例えば、この場合では、上記表１より動作可能な
周波数帯域は４ＭＨｚ程度であるため、データを少なく
とも６分割以上必要である。同様に、ＸＧＡパネルにお
いては、ドットクロックが６４ＭＨｚであるため、１６
分割以上必要である。従って、これら駆動回路を結晶シ
リコンにより外付けで形成した場合に対して信号を分割
するための外部回路を付加する必要が生じる。しかしな
がら、信号分割のための付加回路が液晶パネル外のプリ
ント基板に設けた場合は、このプリント基板と液晶パネ
ルとを接続するコネクタの接続端子数は前記信号の分割
数に従って増加する。

【００１０】画像信号のサンプリング周波数と画像デー
タ書き込みに最低必要なデータ線の時定数を計算した場
合、例えば、１２．１型ＸＧＡ（画素数１０２４×ＲＧ
Ｂ×７６８、ドットクロック６４ＭＨｚ）の液晶パネル
で入力信号線数はアナログ信号で１４６本（４５×３
（ＲＧＢ）＋制御信号（シフトレジスタのクロック、ス
タートパルスに相当）線数＋電源に相当する線数）、デ
ジタル信号で３００本（１６×３（ＲＧＢ）×６（ビッ
ト）＋制御信号（シフトレジスタのクロック、スタート
パルスに相当）線数＋電源に相当する線数）となる。従
って、このままでは外部回路と液晶パネルを接続する点
数が大幅に増え、コネクタの形状も大きくなり、そのた
め、狭額縁化の液晶パネルが得られず、また、製造コス
トのアップとなり、更には接続信頼性の低下を招く。さ
らに接続に必要な線数が増加するために、この接続線に
よる電磁波障害（ＥＭＩ）発生の可能性が高くなる。

【００１１】本発明は、上記課題に鑑み、外部回路との
接続点数を大幅に低減し、薄型化、狭額縁化を実現する
ことができるアクティブマトリックス型液晶表示パネル
の提供を目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明のうちで請求項１記載の発明は、薄膜トラン
ジスタのマトリックスアレイを備えた液晶表示部に駆動
回路を内蔵してなるアクティブマトリックス型液晶表示
パネルであって、前記マトリックスアレイが形成されて
いるアレイ基板上に、少なくとも映像信号を分周する機
能を有する集積回路が、実装されていることを特徴とす
る。

【００１３】また、請求項２記載の発明は、請求項１記
載のアクティブマトリックス型液晶表示パネルにおい
て、前記実装される集積回路の分周機能が、外部より送
られるアナログ映像信号を低い周波数のアナログ映像信
号に分周する機能であることを特徴とする。

【００１４】また、請求項３記載の発明は、請求項１記
載のアクティブマトリックス型液晶表示パネルにおい
て、前記実装される集積回路の分周機能が、外部より送
られるデジタル映像信号を低い周波数のデジタル映像信
号に分周する機能であることを特徴とする。

【００１５】また、請求項４記載の発明は、請求項２又
は請求項３に記載のアクティブマトリックス型液晶表示
パネルにおいて、前記実装される集積回路の機能が、前
記分周機能の他に、駆動回路のコントロール信号を発生
するコントローラ機能を有することを特徴とする。

【００１６】以下に、本発明の作用について詳述する。
本発明においては、マトリックスアレイが形成されてい
る基板上に、少なくとも映像信号を分周する機能を有す
る集積回路を、実装するようにしたので、入力映像信号
がアナログ信号、デジタル信号のいずれの場合であって
も、外部プリント基板と液晶パネルの接続点数を大幅に
減少させることができる。以下この理由を説明する。

【００１７】先ず、映像信号がアナログ信号の場合につ
いて説明する。この場合の液晶パネルのアプリケーショ
ンとしては、小型のＡＶ用機器（ビデオムービー、デジ
タルスチルカメラ、小型液晶ＴＶ等）がある。パネル解
像度が低いあるいはパネルサイズが小型の場合は映像信
号の遅延がなく、信号のサンプリング周波数も低いため
に、映像信号を分割する必要はない。しかしながら大画
面高精細化が進むに従い信号遅延、サンプリングエラー
の課題が大きい。例えば、１２．１型ＸＧＡパネルで十
分な映像信号の書き込み時間を確保するためには、最低
でＲＧＢそれぞれの信号を４５以上に分周する必要があ
る。この場合の高速のアナログ信号を分周する機能を持
った集積回路は、Ａ／Ｄ変換回路部とラッチ回路部とＤ
／Ａ変換回路部とを有し、入力されたアナログ信号（ド
ットクロック６４ＭＨｚ）をＡ／Ｄ変換回路部により６
ビットのデジタルデータに変換し、次に、このデジタル
データをラッチ回路を用いて４５分割する。この時点で
分割されたデジタル信号の周波数は１．２ＭＨｚまで分
周される。次に、この分周されたデジタル信号をＤ／Ａ
変換回路部により、アナログデータに変換する。

【００１８】この集積回路を外部プリント基板に実装し
た場合、このプリント基板と液晶パネルの接続点数は１
４５点以上となる。従って、接続のためのコネクタ並び
に接続のための線数も同数必要となる。この集積回路を
液晶パネル基板上に直接実装する本発明によれば、外部
回路と液晶パネルの接続点数は１５点となり、コネクタ
の形状も小型化できてコストを下げることが可能とな
る。加えて接続点数が少ない分だけ接続信頼性が向上す
る。

【００１９】次に、映像信号がデジタル信号の場合を説
明する。この場合は液晶パネル自身にデジタル／アナロ
グ変換機能を付加する必要があるが、画質及びコスト的
には先のアナログによる入力方式に比較して有利とな
る。しかしながら表示の階調を各ビットに対応したデー
タで電送するために液晶パネルと外部回路を接続する点
数はさらに増加し、例えば、１２．１型ＸＧＡパネルで
は３００点以上必要である。従って、アナログ、デジタ
ル方式の如何に関わらず映像信号分割の機能を持つ集積
回路をアクティブマトリックス基板上に実装することに
より、その接続点数を削減することが可能であり、さら
に駆動回路一体型の特徴である狭額縁の特徴を生かすこ
とが可能となる。この場合の各方式並びに本発明によ
る、外部回路と液晶パネルの接続点数を表２に示す。
尚、表２は、移動度１００ｃｍ²／Ｖ・ｓｅｃの１２．
１型ＸＧＡ仕様のパネルについてのものである。

【００２０】

【表２】

【００２１】さらに、集積回路が、映像信号を分周する
機能に加えて、駆動回路をコントロールする機能、例え
ば、水平シフトレジスタのスタートパルスや垂直シフト
レジスタのスタートパルス等を発生する機能を有するも
のであれば、一層のコストダウンを図ることが可能とな
る。尚、集積回路を基板上に実装する方法は、例えば、
ＣＯＧ（チップオンガラス）実装によればよい。

【００２２】

【発明の実施の形態】（実施の形態１）図１は実施の形
態１に係るアクティブマトリックス型液晶表示パネルの
一部分を示す斜視図であり、図２はアクティブマトリッ
クス型液晶表示パネルの全体構成を示す斜視図であり、
図３は図２の一部を拡大した分解斜視図であり、図４は
アクティブマトリックス型液晶表示パネルの構成を示す
ブロック図である。本発明に係る液晶表示パネルは、液
晶表示部を駆動するための駆動回路が、ガラス基板に一
体的に形成された、いわゆる駆動回路内蔵型の液晶表示
パネルである。本実施の形態１では、１２．１型ＸＧＡ
仕様のカラー液晶表示パネルの例が示されている。従っ
て、解像度は、水平方向の画素数が１０２４、垂直方向
の画素数が７６８であり、水平方向に配列されたＲ（赤
色）Ｇ（緑色）Ｂ（青色）各３ドットで１画素を構成し
ている。また、この液晶表示パネルは、点順次駆動方式
の液晶表示パネルである。

【００２３】液晶表示パネルは、図１に示すように、ア
レイ基板１１と、アレイ基板１１に対向する対向基板１
２と、アレイ基板１１と対向基板１２間に挟持された液
晶層（図示せず）とを有する。アレイ基板１１及び対向
基板１２は、共に、透明なガラス基板である。アレイ基
板１１の表面には、複数の走査線Ｙ（個別的に示すとき
は、参照符号Ｙに数字を添えて示す。例えば第１行目の
走査線を意味するときはＹ１で示す。）と、各走査線Ｙ
に直交する複数のデータ線Ｘ（個別的に示すときは、参
照符号Ｘに数字を添えて示す。例えば第１列目のデータ
線を意味するときはＸ１で示す。）と、各Ｒ（赤色）Ｇ
（緑色）Ｂ（青色）ドット毎に設けられる複数の画素電
極１５…と、複数の画素スイッチング素子１６…とが形
成されている。この画素スイッチング素子１６は、前記
走査線Ｙに接続されたゲート電極１６ａと、前記データ
線Ｘに接続されたソース電極１６ｂと、前記画素電極１
５に接続されたドレイン電極１６ｃとを有し、前記走査
線Ｙの電位により前記データ線Ｘと前記画素電極１５と
の導通を制御する低温ポリシリコンにより構成される薄
膜トランジスタ（ＴＦＴ）である。尚、これら複数の画
素電極１５…、複数の画素スイッチング素子１６…、デ
ータ線Ｘ及び走査線Ｙ等により、液晶表示部が構成され
ている。

【００２４】更に、アレイ基板１１上の液晶表示部の外
縁には、駆動電圧をデータ線Ｘを介して導出するデータ
線駆動回路１７（図２及び図４参照）と、走査線Ｙを介
して画素スイッチング素子１６のゲート電極１６ａに走
査信号を導出する走査線駆動回路１８（図２及び図４参
照）と、リセット回路４３（図２及び図４参照）とが設
けられている。また、対向基板１２の内側表面には、カ
ラーフィルタ１９が形成されており、更にカラーフィル
タ１９の内側表面には、透明導電膜から成る対向電極２
０が形成されている。また、前記対向基板１２の外側表
面には、偏光板２１が形成されており、前記アレイ基板
１１の外側表面には、偏光板２２が形成されている。

【００２５】尚、前記リセット回路４３、データ線駆動
回路１７及び走査線駆動回路１８は、画素電極１５及び
画素スイッチング素子１６と同一の製造プロセスで、ア
レイ基板１１上に作り込まれた、いわゆる内蔵駆動回路
である。このデータ線駆動回路１７は、図４に示すよう
に、シフトレジスタ回路４０と、バッフア回路４１と、
アナログスイッチ回路４２とから構成されている。ま
た、走査線駆動回路１８は、シフトレジスタ回路から構
成されており、リセット回路４３はアナログスイッチ回
路から構成されている。

【００２６】また、アレイ基板１１上には、映像信号を
分周する機能を有する集積回路３０がＣＯＧ実装されて
いる。この集積回路３０は、図３に明らかに示すよう
に、アレイ基板１１に形成されている配線パターンを介
してコネクタ３１に接続されている。このコネクタ３１
にはフレキシブルケーブル３２の一端が接続されてお
り、フレキシブルケーブル３２の他端は、外部プリント
基板３４に設けられたコネクタ３５に接続されている。
尚、プリント基板３４には、駆動回路１７，１８のコン
トロール信号（例えば、水平同期信号、ドットクロック
信号）等を出力する制御回路等が実装されている。

【００２７】コネクタ３１は、図５に示すように、複数
の接続端子を備えている。接続端子Ｐ１はドットクロッ
クＣＬ１用であり、接続端子Ｐ２は反転ドットクロック
ＣＬ２用であり、接続端子Ｐ３はデータ線側シフトレジ
スタのスタートパルスＳＴ１用であり、接続端子Ｐ４は
Ｒ用アナログ映像信号用であり、接続端子Ｐ５はＧ用ア
ナログ映像信号用であり、接続端子Ｐ６はＢ用アナログ
映像信号用であり、接続端子Ｐ７はデータ線リセット信
号ＲＳＴ用であり、接続端子Ｐ８はデータ線基準電圧Ｖ
ｒｅｆ用であり、接続端子Ｐ９は走査線側シフトレジス
タクロックＣＬ１Ｘ用であり、接続端子Ｐ１０は走査線
側シフトレジスタ反転クロックＣＬ２Ｘ用であり、接続
端子Ｐ１１は走査線側シフトレジスタ反転クロックＣＬ
２Ｘ用である。このコネクタ３１には、その他電源供給
線用接続端子（図示せず）も設けられている。このよう
に、本実施の形態１においては、外部回路との信号接続
を行うコネクタ３１の接続点数は、電源供給線用接続端
子をも含めると１２程度となる。尚、コネクタ３５も、
基本的にはコネクタ３１と同様な構成である。

【００２８】前記集積回路３０は、アナログ映像信号を
４５分割して、駆動周波数を６４ＭＨｚから１．２ＭＨ
ｚに分周する機能を有する。この集積回路３０の具体的
な回路構成は、図６に示されている。集積回路３０は、
ＲＧＢ毎のシリアルアナログ映像信号を入力してＲＧＢ
各６ビットのパラレルデジタルデータに変換するデジタ
ル／アナログ変換回路部（Ａ／Ｄ変換回路部と略称とす
る）３０ａと、Ａ／Ｄ変換回路部３０ａの出力をラッチ
するラッチ回路部３０ｂと、ラッチ回路部３０ｂの出力
をアナログデータに変換するデジタル／アナログ変換回
路部（以下、Ｄ／Ａ変換回路部と略称する）３０ｃと、
出力アンプ３０ｄとから構成されている。このような構
成の集積回路３０により、アナログ映像信号を４５分割
することができる。即ち、ＲＧＢ毎のシリアルアナログ
映像信号が、信号線Ａ，Ｂ，Ｃを介してＡ／Ｄ変換回路
部３０ａに入力されると、Ａ／Ｄ変換されて各ＲＧＢ毎
に、６ビットのデジタルデータＲ（０）〜Ｒ（５），Ｇ
（０）〜Ｇ（５），Ｂ（０）〜Ｂ（５）としてラッチ回
路部３０ｂに出力される。尚、Ａ／Ｄ変換回路部３０ａ
のサンプリング周波数は６４ＭＨｚである。よって、各
デジタルデータＲ（０）〜Ｒ（５），Ｇ（０）〜Ｇ
（５），Ｂ（０）〜Ｂ（５）の駆動周波数は６４ＭＨｚ
である。次に、ラッチ回路部３０ｂにより、各デジタル
データＲ（０）〜Ｒ（５），Ｇ（０）〜Ｇ（５），Ｂ
（０）〜Ｂ（５）が４５に分割されて出力される。

【００２９】このときのデジタルデータの分割の詳細
を、デジタルデータＲ（０）を例にして、デジタルデー
タＲ（０）が図７に示すように、分割されて４５本の出
力ラインＥ１〜Ｅ４５から出力される場合を図８を参照
して、具体的に説明する。例えば、図８（ａ）に示すデ
ジタルデータＲ（０）が４５分割され、図８（ｂ）に示
すように、第１番目のデータＲ１、第４６番目のデータ
Ｒ４６、第９１番目のデータＲ９１、…が、出力ライン
Ｅ１から出力される。また、図８（ｃ）に示すように、
デジタルデータＲ（０）のうちの第２番目のデータＲ
２、第４７番目のデータＲ４７、第９２番目のデータＲ
９２、…が、出力ラインＥ２から出力される。以下同様
にして、４５分割された各デジタルデータが、出力ライ
ンＥ３，Ｅ４，…，Ｅ４５から出力される。これによ
り、各出力ラインＥ１〜Ｅ４５から出力されるデジタル
データは、その駆動周波数が、６４／４５＝１．２ＭＨ
ｚとなり、デジタルデータＲ（０）の駆動周波数が１／
４５分周されたことになる。このようなデジタルデータ
Ｒ（０）に関する分割による分周処理は、他のデジタル
データＲ（１）〜Ｒ（５），Ｇ（０）〜Ｇ（５），Ｂ
（０）〜Ｂ（５）に関しても同様である。

【００３０】次に、ラッチ回路部３０ｂからの出力が、
Ｄ／Ａ変換回路部３０ｃに与えられ、アナログ信号に変
換され、出力アンプ３０ｄを介してＲ用信号線Ｌ１〜Ｌ
４５（総称するときは、参照符号Ｌで示す）、Ｇ用信号
線Ｍ１〜Ｍ４５（総称するときは、参照符号Ｍで示
す）、Ｇ用信号線Ｎ１〜Ｎ４５（総称するときは、参照
符号Ｎで示す）の１３５本の信号線により出力される。
このようにして、集積回路３０により、ＲＧＢのアナロ
グ映像信号が、４５に分割されて各ＲＧＢ毎に４５本の
信号線を介して出力され、且つ６４ＭＨｚの駆動周波数
が、１．２ＭＨｚまで分周されることになる。よって、
集積回路３０が外部プリント基板３４に設けられている
場合には、ＲＧＢのアナログ映像信号に関して、コネク
タは４５×３＝１３５本の接続端子を必要とするのが、
本実施の形態１では、ＲＧＢのアナログ映像信号に関し
ては、３本の接続端子があればよく、従って、従来例に
比べて大幅な接続端子数の低減となる。この結果、本実
施の形態１におけるコネクタは、従来例のコネクタに比
べて、形状が小さいものを使用することが可能となる。
加えて、形状の小型化に応じて、アレイ基板に占めるコ
ネクタの面積を大幅に低減することが可能となり、薄型
化及び狭額縁化の液晶表示パネルを実現することができ
る。

【００３１】また、フレキシブルケーブル３２は線数が
１５本程度であるため、フレキシブルケーブル３２から
発生する電磁波ノイズも４０ｄＢ以下と非常に小さい。

【００３２】図９は本実施の形態１の液晶表示パネルの
駆動動作を示すタイミングチャートである。先ず、図９
（ｃ）に示すスタートパルスＳＴ１がシフトレジスタ４
０に入力されると、図９（ａ）に示すドットクロックＣ
Ｌ１と図９（ｂ）に示す反転ドットクロックＣＬ２のタ
イミングに応じて、シフトレジスタ４０は、図９（ｄ）
に示すように、各サンプリングパルスＳ１〜Ｓ１０２４
を出力ラインを介して順次出力する。これにより、この
サンプリングパルスＳ１〜Ｓ１０２４がバッファ回路４
１を介してアナログスイッチ回路４２に与えられて、順
次スイッチングされる。これにより図９（ｅ）に示すア
ナログ映像信号がサンプリングされて図９（ｆ）に示す
ように、順次データ線Ｘに書き込まれる。尚、便宜上、
図９（ｆ）においては、Ｒに関するデータ線のみ示して
いる。即ち、図９（ｆ）において、例えばＸＲ１は、Ｒ
に関する第１列目のデータ線を意味する。このような図
９（ｆ）に示す波形は、その他のＧ、Ｂに関するデータ
線についても同様となる。

【００３３】このようにしてい本実施の形態１において
は、従来例に比べて、液晶パネルと外部回路の接続点数
を約１／１０に削減することが可能となる。尚、集積回
路の構成は、上記構成に限定されず、映像信号を分周す
る機能を有すればどのような回路構成であってもよい。

【００３４】（実施の形態２）図１０は実施の形態２に
係る液晶表示パネルの構成を示すブロック図である。こ
の実施の形態２は、実施の形態１に類似し、対応する部
分には同一の参照符号を付す。この実施の形態２は、入
力データがデジタルデータであり、そのためデジタル方
式の駆動回路を使用し、線順次駆動方式となっている点
が実施の形態１と異なる。このようなデータの入力方法
をデジタル方式とすることによって、実施の形態１に比
べて画質的にはサンプリング誤差がなく、にじみの発生
しない高画質が得られる。しかしながら、たとえばアナ
ログ方式ならばＲ、Ｇ、Ｂそれぞれの配線数が１本です
むのに対し、たとえば６ビットのデータを電送する場合
は、それぞれの色に対して６本の配線が必要となる。従
って信号線の本数がアナログ方式に比較して多くなる欠
点がある。そこで、本実施の形態２では、データ信号の
分周機能を持つ集積回路６０をアレイ基板１１上にＣＯ
Ｇ実装するものである。

【００３５】以下、図１０に基づいて実施の形態２の構
成を説明する。本実施の形態２におけるデータ線駆動回
路１７は、シフトレジスタ４０と、ＲＧＢ各デジタルデ
ータＤ０〜Ｄ５をラッチする第１ラッチ回路５０と、第
１ラッチ回路５０の出力をラッチする第２ラッチ回路５
１と、第２ラッチ回路５１からのデジタルデータをアナ
ログデータに変換し各データ線Ｘに出力するデジタル／
アナログ変換回路５２とから構成されている。

【００３６】また、本実施の形態２における集積回路６
０の具体的な回路構成は、図１１に示すように、ＲＧＢ
毎のシリアルデジタル映像信号を入力してＲＧＢ各６ビ
ットのパラレルデジタルデータに変換するラッチ回路６
０ａと、ラッチ回路６０ａの出力を増幅するパルスアン
プ６０ｂとから構成されている。このような構成の集積
回路６０により、デジタル映像信号を１６分割すること
ができる。即ち、ＲＧＢ毎のシリアルデジタル映像信号
が、各ＲＧＢ毎に、１６に分割され、各ＲＧＢ毎に６
（ビット数）×１６（分割数）＝９６本の信号線を介し
て出力されることになり、６４ＭＨｚの駆動周波数が、
１．２ＭＨｚまで分周される。具体的な分周処理は、実
施の形態１における図８に示す動作と基本的に同一の動
作によって行われる。このようにして、集積回路６０に
より、ＲＧＢのデジタル映像信号が、１６に分割されて
各ＲＧＢ毎に９６本の信号線を介して出力され、且つ６
４ＭＨｚの駆動周波数が、１．２ＭＨｚまで分周される
ことになる。よって、集積回路６０が外部プリント基板
に設けられている場合には、ＲＧＢのデジタル映像信号
に関して、コネクタは９６×３＝２８８本の接続端子を
必要とするのが、本実施の形態２では、ＲＧＢのデジタ
ル映像信号に関しては、１８本の接続端子があればよ
く、従って、従来例に比べて大幅な接続端子数の低減と
なる。また、本実施の形態２では、従来例に対する接続
端子数の低減率は、実施の形態１よりも格段に大きく、
これに応じてコストダウンの効果も大となる。

【００３７】図１２及び図１３は実施の形態２の駆動回
路のタイミングチャートである。先ず、図１２（ｃ）に
示すスタートパルスＳＴ１がシフトレジスタ４０に入力
されると、図１２（ａ）に示すドットクロックＣＬ１と
図１２（ｂ）に示す反転ドットクロックＣＬ２のタイミ
ングに応じて、シフトレジスタ４０は、図１２（ｄ）に
示すように、各出力ラインＳ１〜Ｓ１０２４に順次ラッ
チパルスを出力する。これにより、図１２（ｅ）に示す
デジタルデータＤ０〜Ｄ５が、図１３（ｆ）に示すよう
に、各第１ラッチ回路５０…に順次ラッチされる。こう
して、１行分のデジタルデータが第１ラッチ回路５０…
にラッチされると、図１３（ｇ）に示すように、ラッチ
パルスＬＰが各第２ラッチ回路５１…に同時に出力さ
れ、図１３（ｈ）に示すように、第２ラッチ回路５１…
に１行分のデジタルデータがラッチされる。これによ
り、各第２ラッチ回路５１…毎にラッチされたデジタル
データは、図１３（ｉ）に示すように、デジタル／アナ
ログ変換回路５２…に与えられて、デジタル／アナログ
変換回路５２…から、入力デジタルデータに対応する駆
動電圧が各データ線Ｘに出力される。一方、このような
駆動電圧がデータ線Ｘへ出力されるのに同期して、走査
線駆動回路１８から走査パルスが走査線Ｙに出力され、
画素スイッチング素子１６がＯＮとなって、画素電極に
駆動電圧が書き込まれる。このような動作が各行に関し
て行われ、映像信号の１フィールド分の画像が表示され
る。尚、図１３（ｆ）、（ｈ）において、例えばＸ１
（０）〜Ｘ１（５）は、データ線Ｘ１に関する６ビット
データを意味し、Ｘ２（０）〜Ｘ２（５）はデータ線Ｘ
１に関する６ビットデータを意味し、Ｘ１０２４（０）
〜Ｘ１０２４（５）はデータ線Ｘ１０２４に関する６ビ
ットデータを意味する。

【００３８】尚、本実施の形態２では、ＣＯＧ実装する
集積回路６０の接続端子数は、実施の形態１のようなア
ナログ方式に比較して多くなるが、これはチップの実装
コストとして、ＣＯＧ実装の特徴から基本的には変わり
がない。一方、外部回路との接続点数の削減メリットと
してはＸＧＡパネルに関しアナログ方式の１／１０に比
較して、約１／１５に削減可能となり、コストメリット
は極めて大きい。併せて不要な電磁波ノイズの発生も大
幅に軽減することが可能となる。

【００３９】（実施の形態３）図１４は実施の形態３に
係る液晶表示パネルの構成を示すブロック図である。こ
の実施の形態３は実施の形態２に類似し、対応する部分
には同一の参照符号を付す。この実施の形態３は、集積
回路の機能が実施の形態２と相違する。即ち、本実施の
形態３における集積回路６０Ａは、集積回路６０の機能
に加えてコントロール機能を内蔵している。即ち、集積
回路６０Ａは、映像信号の分周機能の他に、駆動回路１
７，１８をコントロールする機能、例えばシフトレジス
タ４０のスタートパルスＳＴ１や走査側駆動回路（シフ
トレジスタにより構成されている。）１８のスタートパ
ルスＳＴ１Ｘ等を発生する機能を有する。このような集
積回路６０Ａを用いることにより、さらに接続端子数を
低減することができ、一層のコストダウンを図ることが
可能となる。

【００４０】尚、上記実施の形態では、デジタル方式の
駆動回路について説明したけれども、映像信号の分周機
能の他にコントロール信号を発生する機能を有する集積
回路をアナログ方式の駆動回路に適用するようにしても
よく、このようにすれば、上記と同様のメリットがあ
る。

【００４１】（実施の形態４）図１５は実施の形態４に
係る液晶表示パネルの構成を示すブロック図である。こ
の実施の形態４は実施の形態３に類似し、対応する部分
には同一の参照符号を付す。この実施の形態４における
集積回路６０Ｂは、実施の形態３の集積回路６０Ａの機
能に加えて、電圧レベルを変換するいわゆるレベルシフ
ト機能を併せ持たせたものである。一般的に、ポリシリ
コンＴＦＴのしきい値電圧は、結晶シリコンによるＭＯ
Ｓ−Ｔｒに比較して１〜２Ｖ程度高い。従って、駆動回
路の動作電圧が高くなる場合が生じる。そのため、映像
信号源から送られてくる電圧レベルに対し、駆動回路の
動作電圧が高くなる場合は、この信号レベルを変換する
必要がある。このレベルシフト機能が必要な場合に、こ
の機能をＣＯＧ実装する集積回路に加えることによっ
て、ＣＯＧ実装による液晶パネルのコンパクト性並びに
信頼性を高める効果が増加する。尚、デジタル方式に限
らず、アナログ方式の駆動回路にも適用することができ
る。

【００４２】（実施の形態５）上記実施の形態１〜４で
は、コネクタによりフレキシブルケーブル３２の一端を
アレイ基板１１に接続するようにしたけれども、図１６
に示すように、フレキシブルケーブル３２を導電性接着
剤により直接アレイ基板１１に接続固定するように構成
してもよい。

【００４３】

【発明の効果】以上のように本発明によれば、外部回路
との接続点数を大幅に低減することができる。これによ
り、内蔵駆動回路を大幅に小型化でき、狭額縁な駆動回
路一体型液晶表示パネルを実現することができる。

【図面の簡単な説明】

【図１】実施の形態１に係るアクティブマトリックス型
液晶表示パネルの一部分を示す斜視図である。

【図２】実施の形態１に係るアクティブマトリックス型
液晶表示パネルの全体構成を示す斜視図である。

【図３】図２の一部を拡大した分解斜視図である。

【図４】図４はアクティブマトリックス型液晶表示パネ
ルの構成を示すブロック図である。

【図５】コネクタ３１の接続端子の配置状態を示す図で
ある。

【図６】集積回路３０の具体的な回路構成図である。

【図７】ラッチ回路３０ｂの出力ラインを示す図であ
る。

【図８】分周処理を説明するための波形図である。

【図９】実施の形態１に係る液晶表示パネルの駆動動作
を示すタイミングチャートである。

【図１０】実施の形態２に係る液晶表示パネルの構成を
示すブロック図である。

【図１１】集積回路６０の具体的な回路構成図である。

【図１２】実施の形態２に係る液晶表示パネルの駆動動
作を示すタイミングチャートである。

【図１３】実施の形態２に係る液晶表示パネルの駆動動
作を示すタイミングチャートである。

【図１４】実施の形態３に係る液晶表示パネルの構成を
示すブロック図である。

【図１５】実施の形態４に係る液晶表示パネルの構成を
示すブロック図である。

【図１６】実施の形態５に係る液晶表示パネルの一部を
示す斜視図である。

【図１７】１２．１型ＸＧＡパネルを例とした映像信号
分割数と書き込み時間の関係を示すグラフである。

【符号の説明】

１１：アレイ基板１２：対向基板１５：画素電極１６：画素スイッチング素子１７：データ線駆動回路１８：走査線駆動回路３０，６０，６０Ａ，６０Ｂ：集積回路３１：コネクタ３２：フレキシブルケーブルＸ：データ線Ｙ：走査線

Claims

【特許請求の範囲】

【請求項１】薄膜トランジスタのマトリックスアレイ
を備えた液晶表示部に駆動回路を内蔵してなるアクティ
ブマトリックス型液晶表示パネルであって、前記マトリックスアレイが形成されているアレイ基板上
に、少なくとも映像信号を分周する機能を有する集積回
路が、実装されていることを特徴とするアクティブマト
リックス型液晶表示パネル。
【請求項２】前記実装される集積回路の分周機能が、
外部より送られるアナログ映像信号を低い周波数のアナ
ログ映像信号に分周する機能であることを特徴とする請
求項１記載のアクティブマトリックス型液晶表示パネ
ル。
【請求項３】前記実装される集積回路の分周機能が、
外部より送られるデジタル映像信号を低い周波数のデジ
タル映像信号に分周する機能であることを特徴とする請
求項１記載のアクティブマトリックス型液晶表示パネ
ル。
【請求項４】前記実装される集積回路の機能が、前記
分周機能の他に、駆動回路のコントロール信号を発生す
るコントローラ機能を有することを特徴とする請求項２
又は請求項３に記載のアクティブマトリックス型液晶表
示パネル。