JP4343774B2 - 再生装置 - Google Patents

Description

本発明は再生装置に関し、特に、再生信号に位相同期したクロックを発生する再生装置に関する。

デジタル情報を高密度に記録可能な光ディスクを記録媒体とするＣＤプレーヤーやＤＶＤプレーヤーが普及している。これらの装置は、再生された信号からデジタル情報を検出するため、再生信号の位相に同期したクロックを生成する必要がある。例えば、特許文献１には、再生信号に位相同期した安定したクロックを得る位相検出回路の構成例が開示されている。

図２は、従来の再生装置のＰＬＬ回路の構成図である。

図２において、ディスク２０１に記録されているデジタル情報を光ピックアップ２０３により読み取り、アナログ再生信号２０５は波形等化回路２０７により等化される。波形等化後のアイパターンを図３に示す。この図３のアイパターンのアイ開口率が最大となる点で信号を２値判別すると、正確なデータを再生することが出来る。よって、ＶＣＯ２２９から発生されるクロック２３１は、アイ開口率が最大となるタイミングで発生させる必要がある。

波形等化回路２０７の出力信号２０９は、ＶＣＯ２２９から発生されたクロックのタイミングで、Ａ／Ｄ変換器２１１でサンプリングされる。位相検出器２１７では、サンプリングされたｎ個のデジタルデータから演算を行うことにより、再生データとクロックとの位相差を検出し、位相差信号２１９を出力する。位相差信号２１９は、ループフィルタ２２１を介してＤ／Ａ変換器２２５で両者が所定の位相差をもつようにＶＣＯ２２９を制御する構成となる。
特開２０００−１１５５０号公報

しかし、図２における位相検出器２１７で演算するデジタルデータの個数ｎを多くすれば、位相差検出の精度が良くなるが、位相差を検出するまでの時間が長くなる。位相検出器の位相遅れが大きくなるとＰＬＬのループのゲインを上げることが出来ない。

逆に、位相検出器２１７で演算するデジタルデータの個数ｎを少なくすると位相差を検出するまでの時間が短くなるが、個数が多い場合と比較して位相差検出の精度が下がるという問題が生じる。

本発明はこの様な問題を解決し、ＰＬＬが安定するまでの時間（ロックインタイム）を短くし、ＰＬＬ安定後は、精度の良い位相差検出をするＰＬＬ回路構成を持つ再生装置を提供することにある。

前記目的を達成するため、本発明は、記録媒体から情報信号を再生する再生手段と、前記再生手段により再生された情報信号をクロックに応じてサンプリングし、デジタル信号に変換する変換手段と、前記変換手段から出力された連続するｎ個のサンプルのデジタル信号をそれぞれ２値判別したｎビットのデータから前記再生信号の位相変動に対応した特定のパターンを検出すると前記ｎ個のサンプルのデジタル信号を減算処理した信号を前記クロックと前記再生信号との位相差として出力する第１の位相差検出動作と、前記変換手段から出力された連続するｎ＋ｍ個のサンプルのデジタル信号をそれぞれ２値判別したｎ＋ｍビットのデータから前記再生信号の位相変動に対応した特定のパターンを検出すると前記ｎ＋ｍ個のサンプルのデジタル信号を減算処理した信号を前記位相差として出力する第２の位相差検出動作のうちの何れかを行う位相差検出手段と、前記位相差検出手段の出力に応じた周波数の信号を前記クロックとして出力するクロック発生手段と、前記位相差検出手段の出力に基づき、前記第１の位相差検出動作と第２の位相差検出動作を切り替える制御手段とを備える。

本発明によれば、再生データとクロックとの位相差の状態に応じた、最適な検出方法により位相差を検出することができる。

以下、本発明の実施形態について説明する。

図１は、本発明の実施形態である再生装置の構成を示す図である。

図１の装置は、光ディスクから再生された信号に位相同期したクロックを検出し、このクロックに従って再生信号をサンプリングし、デジタルデータに変換する。

ディスク１０１に記録されているデジタル信号を光ピックアップ１０３により読み取る。読み取ったアナログ再生信号１０５は、符号間干渉が０となるような周波数特性を持つように設計された波形等化回路１０７により等化され、Ａ／Ｄ変換器１１１に出力される。Ａ／Ｄ変換器１１１はＶＣＯ１４１から発生されたクロック１４３のタイミングで、波形等化回路１０７の出力信号１０９をサンプリングし、サンプリングされたデジタルデータ１１３を位相検出器１１７へ出力する。

位相検出器１１７では、ＶＣＯクロック１４３とサンプリングされたデジタルデータ１１３との位相差を検出する。本形態においては、後述の様に二種類の検出方法を切り替えながら位相差を検出し、位相差検出信号１１９を出力する。

ＰＬＬロック判定部１２１は、位相検出器１１７から出力される位相差信号１１９に基づき、位相検出器１１７〜ループフィルタ１２９〜Ｄ／Ａ変換器１３１〜ＶＣＯ１３３から構成されるＰＬＬ回路がロックしているか否かを判定し、ロック判定信号１２３を制御部１２５へ出力する。具体的には、位相差検出器１１７から出力される位相差が所定の閾値よりも小さい状態が所定期間連続している場合にロック状態と判定する。

制御部１２５は、ＰＬＬロック判定部１２１からＰＬＬ回路がロックしていないという判定信号１２３が入力された場合は、ＰＬＬの応答特性を早くするため、位相検出器１１７にて位相差検出のために用いるデジタルデータの個数を少なくするよう制御すると共に、ループフィルタ１２９のゲインを上げ、ＰＬＬ回路のロックインタイムを短くする。

また、制御部１２５は、ＰＬＬロック判定部１２１からＰＬＬ回路がロックしているという判定信号１２３が入力された場合には、位相検出の精度をあげるため、位相検出器１１７にて位相差検出のために用いるデジタルデータの個数を多くするよう位相検出器１１７を制御すると共に、ロックしていない時と比較してループフィルタ１２９のゲインを下げ、ＰＬＬ回路が安定して動作するよう制御する。

位相検出器１１７から出力される位相差信号１１９は、ループフィルタ１２９を介してＤ／Ａ変換器１３１に出力され、アナログ信号に変換されてＶＣＯ１３３に出力される。ＶＣＯ１３３はＤ／Ａ変換器１３１の出力電圧に応じた周波数のクロックをＡ／Ｄ変換器１１１に出力する。

次に、位相検出器１１７の動作を図４を用いて説明する。図４は位相差検出器１１７の構成を示す図である。

波形等化回路１０７から出力された信号１０９はＡ／Ｄ変換器１１１によりサンプリングされ、１サンプル毎に複数ビット（本形態では６ビット）のデジタルデータ１１３に変換される。このデジタルデータ１１３が入力端子４０１に入力され、レジスタ４０５に出力されるとともに、そのＭＳＢが信号ａとしてデコーダ４０３に出力される。即ち、デコーダには、入力されたデータを２値判別した結果が入力されることになる。レジスタ４０５からの出力データはレジスタ４０７に出力され、レジスタ４０７の出力はレジスタ４０９に、レジスタ４０９の出力はレジスタ４１１に、レジスタ４１１の出力はレジスタ４１３に順次出力される。また、各レジスタ４０５、４０７、４０９、４１１及び４１３の出力のＭＳＢ ｂ、ｃ、ｄ、ｅ、ｆがそれぞれデコーダ４０３に出力される。

一方、入力端子４０２には制御部１２５からの制御信号が入力される。制御部１２５は、図１におけるＰＬＬロック判定部１２１よりＰＬＬ回路がロックしているという判定結果が出力されている場合に、デコーダ４０３に対し、これらのデータａ、ｂ、ｃ、ｄ、ｅ、ｆの６ビットのデータから後述の特定のパターンを検出するよう、制御信号を出力すると共に、演算処理部Ｂ４３３の出力を選択するようスイッチ４３５に対して制御信号を出力する。

デコーダ４０３は入力端子４０２からの制御信号に基づいて、データａ、ｂ、ｃ、ｄ、ｅ、ｆの６ビットのデータから特定のパターンを検出し、制御信号ｓ、ｕを出力する。

また、入力端子４０１から入力されたデジタルデータ１１３とレジスタ４０５の出力が、減算器４１５に出力され、減算処理が行われる。同様に、レジスタ４０５とレジスタ４０７の出力、レジスタ４０７とレジスタ４０９の出力、レジスタ４０９とレジスタ４１１の出力、レジスタ４１１とレジスタ４１３の出力がそれぞれ減算器４１７、４１９、４２１、４２３において減算処理が行われる。これは、入力データを１サンプル分遅延したデータと入力データとの差分を求めたことになり、等化された再生データに対してＰＲ（１，−１）特性を持つことになる。

次に、減算器４１５と減算器４１９の出力が、減算器４２５に出力され、減算処理が行われる。同様に減算器４１７と減算器４２１の出力、減算器４１９と減算器４２３の出力がそれぞれ減算器４２７、減算器４２９に出力され、減算処理が行われる。この演算は、入力したデータをＰＲ（１，−１）処理し、さらにＰＲ（１，−１）処理したデータと、ＰＲ（１，−１）処理したデータを２サンプル分遅延したデータとの差分を求めたことになり、ＰＲ（１，−１）特性のデータに対し、ＰＲ（１，０，−１）特性を持つことになる。減算器４２５、減算器４２７、減算器４２９の減算結果が演算処理部Ｂ４３３へ出力される。

演算処理部Ｂ４３３の動作について説明する。

演算処理部Ｂ４３３は、図７（ａ）に示すような位相差信号４３７が位相差に対し比例する位相差検出特性をもつために、入力データの符号を反転する符号反転回路と傾き調整回路が含まれている。

デコーダ４０３に入力される６ビットのデータのパターンと、そのときに出力される信号の真理値表を図５に示す。

ｆ、ｅ、ｄ、ｃ、ｂ、ａがそれぞれレジスタ４１３、４１１、４０９、４０７、４０５及び入力端子４０３の出力のＭＳＢであり、ｓとｕはデコーダ４０３から演算処理部Ａ４３１及び演算処理部Ｂ４３３へ出力される制御信号である。

本形態では、光ディスク１０１に記録されるデータがＲＬＬ（１，７）方式にて変調されており、チャネルビットをＴとするとき、再生データのパルス幅は２Ｔ〜８Ｔとなる。よって図５の真理値表において、１Ｔのパターン０１０、１０１は再生データには現れないはずなので０とし、２Ｔから８Ｔは１として真理値表を作成した。

次に、ｔの選び方、制御信号ｓについて説明する。

制御信号ｓは、入力谷４０１及び、各レジスタ４０５、４０７、４０９、４１１、４１３から出力された６サンプルがゼロクロス点を有するか否かを判定する信号で、ゼロクロスポイントがあった場合にはｓ＝１、ゼロクロスポイントがない場合には、ｓ＝０とする。

ｔは、再生データパルス幅が２Ｔ〜８Ｔのもので、かつゼロクロスポイントである場合にｔ＝１、そうでない場合には、ｔ＝０とする。

制御信号ｕについて説明する。

再生データをＰＲ（１，−１）処理の後にＰＲ（１，０，−１）処理した結果にゼロクロスポイントがあり、かつ位相差に比例した傾きをもつ場合にｕ＝１、そうでない場合には、ｕ＝０とする。

図５の真理値表より、図４に示した位相検出器に６ビットのデジタル信号が入力された場合、演算処理部Ｂ４３３では、全部で６４種類の６ビットパターンのうち、位相差に比例した傾きをもつパターンは、８パターンあった。演算処理部Ｂ４３３は、信号ｕが入力されているときの減算器４２５、４２９の出力を比較することにより、入力端子４０１及び各レジスタ４０５〜４１３の出力の６サンプルをＰＲ（１，０，−１）処理して得られた三つのサンプルの間の傾きを検出する。そして、信号ｕが入力されているときの減算器４２７の出力を抽出して、そのときの傾きによってこの減算器４２７の符号を反転して位相差検出出力Ｂとしてスイッチ４３５に出力する。この８パターンの位相検出特性は図７（ｂ）となるので、パターンの傾きによって符号を反転することで、図７（ａ）に示す理想的な位相検出特性をもつように制御する。

一方、制御部１２５は、ＰＬＬロック判定部１２１によりＰＬＬ回路がロックしていないことを示す信号が出力されている場合、デコーダ４０３に対して、データａ、ｂ、ｃ、ｄの４ビットのデータから後述の様に特定のパターンを検出するよう入力端子４０２より制御信号を出力すると共に、演算処理部Ａ４３１の出力を選択するようスイッチ４３５に対して制御信号を出力する。

また、前述の様に、レジスタ４０９とレジスタ４０７の出力を減算器４１９で減算処理した結果と、レジスタ４０５の出力と入力されたデジタルデータを減算器４１５で減算処理した結果を、さらに減算器４２５で減算した結果を演算処理部Ａ４３１に出力している。この際に演算の対象となるデジタルデータの個数はａ、ｂ、ｃ、ｄの４ビットである。

ここで、ＰＬＬ回路がロックしているときには、デコーダ４０３は６ビットのデジタルデータ中の特定パターンを検出することで位相検出するのに対し、ＰＬＬ回路がロックしていない場合には、デコーダ４０３はこの４ビットのデジタルデータ中の特定パターンを検出することで位相差を検出する。そのためＰＬＬ回路がロックしているときに比較して、サンプル２個分の遅延時間分だけ位相を検出するのが早いことになる。

演算処理部Ａ４３１の動作ロジック真理値表を図６に示す。演算処理部Ａ４３１では、全部で１６種類の４ビットパターンのうち、位相差を検出可能なパターンは、ａｂｃｄ＝００１１、１１００の２パターンあった。この特定のパターンから、傾きの正負を判断するために、例えば、ａｂｃｄ＝００１１のパターン前後のデータに０、１がある場合、０００１１０、０００１１１、１００１１０、１００１１１の４パターンを考える。この４パターンの位相検出特性は、図８（ａ）に示すようにどれも負の傾きをもつことが分かるので、ａｂｃｄ＝００１１のパターンがある場合には、符号を反転させればいいことが分かる。

即ち、演算処理部Ａ４３１は信号ｕが出力されている場合に減算器４２５の出力を抽出すると共に、その符号を示す信号ｒに基づき、符号を反転してスイッチ４３５に出力する。

同様に、ａｂｃｄ＝１１００のパターン前後のデータに０、１がある場合、０１１０００、０１１００１、１１１０００、１１１００１の４パターンを考える。この４パターンの位相検出特性は、図８（ｂ）に示すようにどれも正の傾きをもつことが分かるので、ａｂｃｄ＝１１００のパターンがある場合には、演算処理部Ａ４３１の中の符号反転回路で符号を反転する必要はなく、傾きはそのままでいいことが分かる。

また、演算処理部Ａ４３１及び演算処理部Ｂ４３３において、特定の検出パターン以外のパターンが入力された場合は、ひとつ前の位相差信号を出力端子４３５へ出力するように構成されている。

この様に、制御部１２５は、ＰＬＬ回路がロックしている場合とロックしていない場合で、演算の対象となるデジタルデータの個数を選択することで、ループフィルタのゲイン調整を可能とし、その結果、ＰＬＬのロックインタイムを短くすることが可能となった。

なお、前述の実施形態では、ディスク媒体からデータを再生する装置に対して本発明を適用した場合について説明したが、これ以外にも、伝送路を介して信号を受信し、この受信した信号に位相同期したクロックを用いてデジタルデータを検出する装置にも同様に本発明を適用可能である。

本発明が適用される再生装置の構成を示す図である。 従来の再生装置の構成を示す図である。 再生信号のアイパターンを示す図である。 位相差検出回路の構成を示す図である。 位相差検出回路の動作を示す真理値表である。 位相差検出回路の動作を示す真理値表である。 位相差検出回路の特性を示す図である。 位相差検出回路の特性を示す図である。

Claims (5)

1. 記録媒体から情報信号を再生する再生手段と、
   前記再生手段により再生された情報信号をクロックに応じてサンプリングし、デジタル信号に変換する変換手段と、
   前記変換手段から出力された連続するｎ個のサンプルのデジタル信号をそれぞれ２値判別したｎビットのデータから前記再生信号の位相変動に対応した特定のパターンを検出すると前記ｎ個のサンプルのデジタル信号を減算処理した信号を前記クロックと前記再生信号との位相差として出力する第１の位相差検出動作と、前記変換手段から出力された連続するｎ＋ｍ個のサンプルのデジタル信号をそれぞれ２値判別したｎ＋ｍビットのデータから前記再生信号の位相変動に対応した特定のパターンを検出すると前記ｎ＋ｍ個のサンプルのデジタル信号を減算処理した信号を前記位相差として出力する第２の位相差検出動作のうちの何れかを行う位相差検出手段と、
   前記位相差検出手段の出力に応じた周波数の信号を前記クロックとして出力するクロック発生手段と、
   前記位相差検出手段の出力に基づき、前記第１の位相差検出動作と第２の位相差検出動作を切り替える制御手段とを備える再生装置。
2. 前記制御手段は、前記位相差検出手段により検出された位相差が所定の位相差よりも大きい場合には前記第１の位相差検出動作を行い、前記位相差が前記所定の位相差よりも小さい場合には前記第２の位相差検出動作を行うように前記位相差検出手段を制御することを特徴とする請求項１記載の再生装置。
3. 前記特定のパターンは、前記ｎ個あるいはｎ＋ｍ個のサンプルに対してパーシャルレスポンス（１，０，−１）処理を施した信号のアイパターンにゼロクロス点が存在するパターンであることを特徴とする請求項１記載の再生装置。
4. 前記位相差検出手段の出力をフィルタ処理して前記クロック発生手段に出力するループフィルタを備え、前記制御手段は更に、前記位相差検出手段の出力に基づき、前記位相差検出手段の位相差検出動作と前記ループフィルタのゲインとを連動して切り替えることを特徴とする請求項１記載の再生装置。
5. 前記制御手段は、前記検出された位相差が所定の位相差よりも大きい場合には前記第１の位相差検出動作を前記位相差検出手段に行わせると共に前記ループフィルタのゲインを第１のゲインとし、前記検出された位相差が前記所定の位相差よりも小さい場合には前記第２の位相差検出動作を前記位相差検出手段に行わせると共に前記ループフィルタのゲインを前記第１のゲインよりも低い第２のゲインとすることを特徴とする請求項４記載の再生装置。

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