JP4343774B2

JP4343774B2 - Playback device

Info

Publication number: JP4343774B2
Application number: JP2004169984A
Authority: JP
Inventors: 尚子渡澤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2004-06-08
Filing date: 2004-06-08
Publication date: 2009-10-14
Anticipated expiration: 2024-06-08
Also published as: JP2005354178A

Description

本発明は再生装置に関し、特に、再生信号に位相同期したクロックを発生する再生装置に関する。 The present invention relates to a reproduction apparatus, and more particularly to a reproduction apparatus that generates a clock that is phase-synchronized with a reproduction signal.

デジタル情報を高密度に記録可能な光ディスクを記録媒体とするＣＤプレーヤーやＤＶＤプレーヤーが普及している。これらの装置は、再生された信号からデジタル情報を検出するため、再生信号の位相に同期したクロックを生成する必要がある。例えば、特許文献１には、再生信号に位相同期した安定したクロックを得る位相検出回路の構成例が開示されている。 CD players and DVD players that use optical disks capable of recording digital information at high density as recording media have become widespread. Since these devices detect digital information from the reproduced signal, it is necessary to generate a clock synchronized with the phase of the reproduced signal. For example, Patent Document 1 discloses a configuration example of a phase detection circuit that obtains a stable clock that is phase-synchronized with a reproduction signal.

図２は、従来の再生装置のＰＬＬ回路の構成図である。 FIG. 2 is a configuration diagram of a PLL circuit of a conventional reproducing apparatus.

図２において、ディスク２０１に記録されているデジタル情報を光ピックアップ２０３により読み取り、アナログ再生信号２０５は波形等化回路２０７により等化される。波形等化後のアイパターンを図３に示す。この図３のアイパターンのアイ開口率が最大となる点で信号を２値判別すると、正確なデータを再生することが出来る。よって、ＶＣＯ２２９から発生されるクロック２３１は、アイ開口率が最大となるタイミングで発生させる必要がある。 In FIG. 2, digital information recorded on a disk 201 is read by an optical pickup 203, and an analog reproduction signal 205 is equalized by a waveform equalization circuit 207. The eye pattern after waveform equalization is shown in FIG. If the signal is binary-determined at the point where the eye opening ratio of the eye pattern of FIG. 3 is maximum, accurate data can be reproduced. Therefore, the clock 231 generated from the VCO 229 needs to be generated at a timing at which the eye opening ratio is maximized.

波形等化回路２０７の出力信号２０９は、ＶＣＯ２２９から発生されたクロックのタイミングで、Ａ／Ｄ変換器２１１でサンプリングされる。位相検出器２１７では、サンプリングされたｎ個のデジタルデータから演算を行うことにより、再生データとクロックとの位相差を検出し、位相差信号２１９を出力する。位相差信号２１９は、ループフィルタ２２１を介してＤ／Ａ変換器２２５で両者が所定の位相差をもつようにＶＣＯ２２９を制御する構成となる。
特開２０００−１１５５０号公報 The output signal 209 of the waveform equalization circuit 207 is sampled by the A / D converter 211 at the timing of the clock generated from the VCO 229. The phase detector 217 detects the phase difference between the reproduction data and the clock by performing an operation from the n pieces of sampled digital data, and outputs a phase difference signal 219. The phase difference signal 219 is configured such that the VCO 229 is controlled by the D / A converter 225 via the loop filter 221 so that both have a predetermined phase difference.
JP 2000-11550 A

しかし、図２における位相検出器２１７で演算するデジタルデータの個数ｎを多くすれば、位相差検出の精度が良くなるが、位相差を検出するまでの時間が長くなる。位相検出器の位相遅れが大きくなるとＰＬＬのループのゲインを上げることが出来ない。 However, if the number n of digital data calculated by the phase detector 217 in FIG. 2 is increased, the accuracy of phase difference detection is improved, but the time until the phase difference is detected becomes longer. If the phase lag of the phase detector increases, the gain of the PLL loop cannot be increased.

逆に、位相検出器２１７で演算するデジタルデータの個数ｎを少なくすると位相差を検出するまでの時間が短くなるが、個数が多い場合と比較して位相差検出の精度が下がるという問題が生じる。 Conversely, if the number n of digital data calculated by the phase detector 217 is reduced, the time until the phase difference is detected is shortened, but there is a problem that the accuracy of the phase difference detection is lowered as compared with the case where the number is large. .

本発明はこの様な問題を解決し、ＰＬＬが安定するまでの時間（ロックインタイム）を短くし、ＰＬＬ安定後は、精度の良い位相差検出をするＰＬＬ回路構成を持つ再生装置を提供することにある。 The present invention solves such problems, and provides a playback device having a PLL circuit configuration that detects a phase difference with high accuracy after the PLL is stabilized by shortening the time until the PLL is stabilized (lock-in time). There is.

前記目的を達成するため、本発明は、記録媒体から情報信号を再生する再生手段と、前記再生手段により再生された情報信号をクロックに応じてサンプリングし、デジタル信号に変換する変換手段と、前記変換手段から出力された連続するｎ個のサンプルのデジタル信号をそれぞれ２値判別したｎビットのデータから前記再生信号の位相変動に対応した特定のパターンを検出すると前記ｎ個のサンプルのデジタル信号を減算処理した信号を前記クロックと前記再生信号との位相差として出力する第１の位相差検出動作と、前記変換手段から出力された連続するｎ＋ｍ個のサンプルのデジタル信号をそれぞれ２値判別したｎ＋ｍビットのデータから前記再生信号の位相変動に対応した特定のパターンを検出すると前記ｎ＋ｍ個のサンプルのデジタル信号を減算処理した信号を前記位相差として出力する第２の位相差検出動作のうちの何れかを行う位相差検出手段と、前記位相差検出手段の出力に応じた周波数の信号を前記クロックとして出力するクロック発生手段と、前記位相差検出手段の出力に基づき、前記第１の位相差検出動作と第２の位相差検出動作を切り替える制御手段とを備える。 In order to achieve the above object, the present invention provides a reproducing means for reproducing an information signal from a recording medium, a conversion means for sampling the information signal reproduced by the reproducing means in accordance with a clock and converting the information signal into a digital signal, When a specific pattern corresponding to the phase variation of the reproduction signal is detected from n-bit data obtained by binary-determining the digital signal of n consecutive samples output from the conversion means, the digital signal of the n samples is detected. A first phase difference detection operation for outputting a subtracted signal as a phase difference between the clock and the reproduction signal, and n + m obtained by performing binary discrimination on digital signals of n + m consecutive samples output from the conversion unit. When a specific pattern corresponding to the phase variation of the reproduction signal is detected from the bit data, the digit of the n + m samples is detected. A phase difference detection means for performing any one of the second phase difference detection operations for outputting a signal obtained by subtracting a signal as a phase difference, and a signal having a frequency corresponding to the output of the phase difference detection means as the clock signal. And a control means for switching between the first phase difference detection operation and the second phase difference detection operation based on the output of the phase difference detection means.

本発明によれば、再生データとクロックとの位相差の状態に応じた、最適な検出方法により位相差を検出することができる。 According to the present invention, the phase difference can be detected by an optimum detection method according to the state of the phase difference between the reproduction data and the clock.

以下、本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described.

図１は、本発明の実施形態である再生装置の構成を示す図である。 FIG. 1 is a diagram showing a configuration of a playback apparatus according to an embodiment of the present invention.

図１の装置は、光ディスクから再生された信号に位相同期したクロックを検出し、このクロックに従って再生信号をサンプリングし、デジタルデータに変換する。 The apparatus shown in FIG. 1 detects a clock that is phase-synchronized with a signal reproduced from an optical disk, samples the reproduced signal in accordance with this clock, and converts it into digital data.

ディスク１０１に記録されているデジタル信号を光ピックアップ１０３により読み取る。読み取ったアナログ再生信号１０５は、符号間干渉が０となるような周波数特性を持つように設計された波形等化回路１０７により等化され、Ａ／Ｄ変換器１１１に出力される。Ａ／Ｄ変換器１１１はＶＣＯ１４１から発生されたクロック１４３のタイミングで、波形等化回路１０７の出力信号１０９をサンプリングし、サンプリングされたデジタルデータ１１３を位相検出器１１７へ出力する。 A digital signal recorded on the disk 101 is read by the optical pickup 103. The read analog reproduction signal 105 is equalized by a waveform equalization circuit 107 designed to have a frequency characteristic such that intersymbol interference becomes zero, and is output to the A / D converter 111. The A / D converter 111 samples the output signal 109 of the waveform equalization circuit 107 at the timing of the clock 143 generated from the VCO 141 and outputs the sampled digital data 113 to the phase detector 117.

位相検出器１１７では、ＶＣＯクロック１４３とサンプリングされたデジタルデータ１１３との位相差を検出する。本形態においては、後述の様に二種類の検出方法を切り替えながら位相差を検出し、位相差検出信号１１９を出力する。 The phase detector 117 detects the phase difference between the VCO clock 143 and the sampled digital data 113. In this embodiment, a phase difference is detected while switching between two types of detection methods as described later, and a phase difference detection signal 119 is output.

ＰＬＬロック判定部１２１は、位相検出器１１７から出力される位相差信号１１９に基づき、位相検出器１１７〜ループフィルタ１２９〜Ｄ／Ａ変換器１３１〜ＶＣＯ１３３から構成されるＰＬＬ回路がロックしているか否かを判定し、ロック判定信号１２３を制御部１２５へ出力する。具体的には、位相差検出器１１７から出力される位相差が所定の閾値よりも小さい状態が所定期間連続している場合にロック状態と判定する。 Based on the phase difference signal 119 output from the phase detector 117, the PLL lock determination unit 121 locks the PLL circuit including the phase detector 117, the loop filter 129, the D / A converter 131, and the VCO 133. The lock determination signal 123 is output to the control unit 125. Specifically, the lock state is determined when a state in which the phase difference output from the phase difference detector 117 is smaller than a predetermined threshold continues for a predetermined period.

制御部１２５は、ＰＬＬロック判定部１２１からＰＬＬ回路がロックしていないという判定信号１２３が入力された場合は、ＰＬＬの応答特性を早くするため、位相検出器１１７にて位相差検出のために用いるデジタルデータの個数を少なくするよう制御すると共に、ループフィルタ１２９のゲインを上げ、ＰＬＬ回路のロックインタイムを短くする。 When the determination signal 123 indicating that the PLL circuit is not locked is input from the PLL lock determination unit 121, the control unit 125 detects the phase difference with the phase detector 117 in order to accelerate the response characteristic of the PLL. While controlling to reduce the number of digital data to be used, the gain of the loop filter 129 is increased and the lock-in time of the PLL circuit is shortened.

また、制御部１２５は、ＰＬＬロック判定部１２１からＰＬＬ回路がロックしているという判定信号１２３が入力された場合には、位相検出の精度をあげるため、位相検出器１１７にて位相差検出のために用いるデジタルデータの個数を多くするよう位相検出器１１７を制御すると共に、ロックしていない時と比較してループフィルタ１２９のゲインを下げ、ＰＬＬ回路が安定して動作するよう制御する。 In addition, when the determination signal 123 that the PLL circuit is locked is input from the PLL lock determination unit 121, the control unit 125 detects the phase difference with the phase detector 117 in order to increase the accuracy of phase detection. The phase detector 117 is controlled so as to increase the number of digital data used for this purpose, and the gain of the loop filter 129 is lowered compared to when the lock is not performed, so that the PLL circuit operates stably.

位相検出器１１７から出力される位相差信号１１９は、ループフィルタ１２９を介してＤ／Ａ変換器１３１に出力され、アナログ信号に変換されてＶＣＯ１３３に出力される。ＶＣＯ１３３はＤ／Ａ変換器１３１の出力電圧に応じた周波数のクロックをＡ／Ｄ変換器１１１に出力する。 The phase difference signal 119 output from the phase detector 117 is output to the D / A converter 131 via the loop filter 129, converted into an analog signal, and output to the VCO 133. The VCO 133 outputs a clock having a frequency corresponding to the output voltage of the D / A converter 131 to the A / D converter 111.

次に、位相検出器１１７の動作を図４を用いて説明する。図４は位相差検出器１１７の構成を示す図である。 Next, the operation of the phase detector 117 will be described with reference to FIG. FIG. 4 is a diagram showing the configuration of the phase difference detector 117.

波形等化回路１０７から出力された信号１０９はＡ／Ｄ変換器１１１によりサンプリングされ、１サンプル毎に複数ビット（本形態では６ビット）のデジタルデータ１１３に変換される。このデジタルデータ１１３が入力端子４０１に入力され、レジスタ４０５に出力されるとともに、そのＭＳＢが信号ａとしてデコーダ４０３に出力される。即ち、デコーダには、入力されたデータを２値判別した結果が入力されることになる。レジスタ４０５からの出力データはレジスタ４０７に出力され、レジスタ４０７の出力はレジスタ４０９に、レジスタ４０９の出力はレジスタ４１１に、レジスタ４１１の出力はレジスタ４１３に順次出力される。また、各レジスタ４０５、４０７、４０９、４１１及び４１３の出力のＭＳＢｂ、ｃ、ｄ、ｅ、ｆがそれぞれデコーダ４０３に出力される。 The signal 109 output from the waveform equalization circuit 107 is sampled by an A / D converter 111 and converted into digital data 113 having a plurality of bits (6 bits in this embodiment) for each sample. The digital data 113 is input to the input terminal 401 and output to the register 405, and the MSB is output to the decoder 403 as a signal a. That is, the result of binary discrimination of the input data is input to the decoder. The output data from the register 405 is output to the register 407, the output of the register 407 is output to the register 409, the output of the register 409 is output to the register 411, and the output of the register 411 is sequentially output to the register 413. Further, the MSBs b, c, d, e, and f of the outputs of the registers 405, 407, 409, 411, and 413 are output to the decoder 403, respectively.

一方、入力端子４０２には制御部１２５からの制御信号が入力される。制御部１２５は、図１におけるＰＬＬロック判定部１２１よりＰＬＬ回路がロックしているという判定結果が出力されている場合に、デコーダ４０３に対し、これらのデータａ、ｂ、ｃ、ｄ、ｅ、ｆの６ビットのデータから後述の特定のパターンを検出するよう、制御信号を出力すると共に、演算処理部Ｂ４３３の出力を選択するようスイッチ４３５に対して制御信号を出力する。 On the other hand, a control signal from the control unit 125 is input to the input terminal 402. When the determination result that the PLL circuit is locked is output from the PLL lock determination unit 121 in FIG. 1, the control unit 125 sends these data a, b, c, d, e, A control signal is output so as to detect a specific pattern to be described later from the 6-bit data of f, and a control signal is output to the switch 435 so as to select the output of the arithmetic processing unit B433.

デコーダ４０３は入力端子４０２からの制御信号に基づいて、データａ、ｂ、ｃ、ｄ、ｅ、ｆの６ビットのデータから特定のパターンを検出し、制御信号ｓ、ｕを出力する。 Based on the control signal from the input terminal 402, the decoder 403 detects a specific pattern from the 6-bit data a, b, c, d, e, and f, and outputs the control signals s and u.

また、入力端子４０１から入力されたデジタルデータ１１３とレジスタ４０５の出力が、減算器４１５に出力され、減算処理が行われる。同様に、レジスタ４０５とレジスタ４０７の出力、レジスタ４０７とレジスタ４０９の出力、レジスタ４０９とレジスタ４１１の出力、レジスタ４１１とレジスタ４１３の出力がそれぞれ減算器４１７、４１９、４２１、４２３において減算処理が行われる。これは、入力データを１サンプル分遅延したデータと入力データとの差分を求めたことになり、等化された再生データに対してＰＲ（１，−１）特性を持つことになる。 In addition, the digital data 113 input from the input terminal 401 and the output of the register 405 are output to the subtracter 415, and a subtraction process is performed. Similarly, the outputs of the registers 405 and 407, the outputs of the registers 407 and 409, the outputs of the registers 409 and 411, and the outputs of the registers 411 and 413 are subtracted by the subtracters 417, 419, 421, and 423, respectively. Is called. This means that the difference between the input data delayed by one sample of the input data and the input data is obtained, and the PR (1, −1) characteristic is obtained for the equalized reproduction data.

次に、減算器４１５と減算器４１９の出力が、減算器４２５に出力され、減算処理が行われる。同様に減算器４１７と減算器４２１の出力、減算器４１９と減算器４２３の出力がそれぞれ減算器４２７、減算器４２９に出力され、減算処理が行われる。この演算は、入力したデータをＰＲ（１，−１）処理し、さらにＰＲ（１，−１）処理したデータと、ＰＲ（１，−１）処理したデータを２サンプル分遅延したデータとの差分を求めたことになり、ＰＲ（１，−１）特性のデータに対し、ＰＲ（１，０，−１）特性を持つことになる。減算器４２５、減算器４２７、減算器４２９の減算結果が演算処理部Ｂ４３３へ出力される。 Next, the outputs of the subtractor 415 and the subtracter 419 are output to the subtracter 425, and a subtraction process is performed. Similarly, the outputs of the subtracter 417 and subtracter 421 and the outputs of the subtractor 419 and subtracter 423 are output to the subtracter 427 and subtracter 429, respectively, and a subtraction process is performed. This calculation is performed by performing PR (1, -1) processing on the input data, and further performing PR (1, -1) processing and data obtained by delaying PR (1, -1) processing by two samples. Thus, the difference is obtained, and the PR (1, -1) characteristic data has the PR (1, 0, -1) characteristic. The subtraction results of the subtractor 425, subtracter 427, and subtractor 429 are output to the arithmetic processing unit B433.

演算処理部Ｂ４３３の動作について説明する。 The operation of the arithmetic processing unit B433 will be described.

演算処理部Ｂ４３３は、図７（ａ）に示すような位相差信号４３７が位相差に対し比例する位相差検出特性をもつために、入力データの符号を反転する符号反転回路と傾き調整回路が含まれている。 Since the phase difference signal 437 has a phase difference detection characteristic proportional to the phase difference as shown in FIG. 7A, the arithmetic processing unit B433 has a sign inversion circuit and an inclination adjustment circuit for inverting the sign of the input data. include.

デコーダ４０３に入力される６ビットのデータのパターンと、そのときに出力される信号の真理値表を図５に示す。 FIG. 5 shows a 6-bit data pattern input to the decoder 403 and a truth table of signals output at that time.

ｆ、ｅ、ｄ、ｃ、ｂ、ａがそれぞれレジスタ４１３、４１１、４０９、４０７、４０５及び入力端子４０３の出力のＭＳＢであり、ｓとｕはデコーダ４０３から演算処理部Ａ４３１及び演算処理部Ｂ４３３へ出力される制御信号である。 f, e, d, c, b, a are the MSBs of the outputs of the registers 413, 411, 409, 407, 405 and the input terminal 403, respectively, and s and u are from the decoder 403 to the arithmetic processing unit A431 and the arithmetic processing unit B433. Is a control signal output to

本形態では、光ディスク１０１に記録されるデータがＲＬＬ（１，７）方式にて変調されており、チャネルビットをＴとするとき、再生データのパルス幅は２Ｔ〜８Ｔとなる。よって図５の真理値表において、１Ｔのパターン０１０、１０１は再生データには現れないはずなので０とし、２Ｔから８Ｔは１として真理値表を作成した。 In this embodiment, data recorded on the optical disc 101 is modulated by the RLL (1, 7) method, and when the channel bit is T, the pulse width of the reproduction data is 2T to 8T. Therefore, in the truth table of FIG. 5, since the 1T patterns 010 and 101 should not appear in the reproduction data, the truth table is created with 0 as 2T to 8T.

次に、ｔの選び方、制御信号ｓについて説明する。 Next, how to select t and the control signal s will be described.

制御信号ｓは、入力谷４０１及び、各レジスタ４０５、４０７、４０９、４１１、４１３から出力された６サンプルがゼロクロス点を有するか否かを判定する信号で、ゼロクロスポイントがあった場合にはｓ＝１、ゼロクロスポイントがない場合には、ｓ＝０とする。 The control signal s is a signal for determining whether or not the six samples output from the input valley 401 and the registers 405, 407, 409, 411, and 413 have a zero cross point. = 1 and s = 0 if there is no zero cross point.

ｔは、再生データパルス幅が２Ｔ〜８Ｔのもので、かつゼロクロスポイントである場合にｔ＝１、そうでない場合には、ｔ＝０とする。 t is t = 1 when the reproduction data pulse width is 2T to 8T and is a zero cross point, and t = 0 otherwise.

制御信号ｕについて説明する。 The control signal u will be described.

再生データをＰＲ（１，−１）処理の後にＰＲ（１，０，−１）処理した結果にゼロクロスポイントがあり、かつ位相差に比例した傾きをもつ場合にｕ＝１、そうでない場合には、ｕ＝０とする。 When the reproduction data has PR (1, -1) processing followed by PR (1, 0, -1) processing, there is a zero cross point and the slope is proportional to the phase difference, u = 1, otherwise Let u = 0.

図５の真理値表より、図４に示した位相検出器に６ビットのデジタル信号が入力された場合、演算処理部Ｂ４３３では、全部で６４種類の６ビットパターンのうち、位相差に比例した傾きをもつパターンは、８パターンあった。演算処理部Ｂ４３３は、信号ｕが入力されているときの減算器４２５、４２９の出力を比較することにより、入力端子４０１及び各レジスタ４０５〜４１３の出力の６サンプルをＰＲ（１，０，−１）処理して得られた三つのサンプルの間の傾きを検出する。そして、信号ｕが入力されているときの減算器４２７の出力を抽出して、そのときの傾きによってこの減算器４２７の符号を反転して位相差検出出力Ｂとしてスイッチ４３５に出力する。この８パターンの位相検出特性は図７（ｂ）となるので、パターンの傾きによって符号を反転することで、図７（ａ）に示す理想的な位相検出特性をもつように制御する。 From the truth table of FIG. 5, when a 6-bit digital signal is input to the phase detector shown in FIG. 4, the arithmetic processing unit B433 is proportional to the phase difference among the 64 types of 6-bit patterns in total. There were 8 patterns with inclination. The arithmetic processing unit B 433 compares the outputs of the subtracters 425 and 429 when the signal u is input, and outputs six samples of the output of the input terminal 401 and the registers 405 to 413 to PR (1, 0, − 1) The inclination between the three samples obtained by processing is detected. Then, the output of the subtractor 427 when the signal u is input is extracted, and the sign of the subtracter 427 is inverted according to the slope at that time, and is output to the switch 435 as the phase difference detection output B. Since the phase detection characteristics of these eight patterns are as shown in FIG. 7B, control is performed so as to have the ideal phase detection characteristics shown in FIG.

一方、制御部１２５は、ＰＬＬロック判定部１２１によりＰＬＬ回路がロックしていないことを示す信号が出力されている場合、デコーダ４０３に対して、データａ、ｂ、ｃ、ｄの４ビットのデータから後述の様に特定のパターンを検出するよう入力端子４０２より制御信号を出力すると共に、演算処理部Ａ４３１の出力を選択するようスイッチ４３５に対して制御信号を出力する。 On the other hand, when the signal indicating that the PLL circuit is not locked is output from the PLL lock determination unit 121, the control unit 125 outputs 4-bit data of data a, b, c, and d to the decoder 403. As described later, a control signal is output from the input terminal 402 so as to detect a specific pattern, and a control signal is output to the switch 435 so as to select the output of the arithmetic processing unit A431.

また、前述の様に、レジスタ４０９とレジスタ４０７の出力を減算器４１９で減算処理した結果と、レジスタ４０５の出力と入力されたデジタルデータを減算器４１５で減算処理した結果を、さらに減算器４２５で減算した結果を演算処理部Ａ４３１に出力している。この際に演算の対象となるデジタルデータの個数はａ、ｂ、ｃ、ｄの４ビットである。 Further, as described above, the result of subtracting the outputs of the registers 409 and 407 by the subtractor 419 and the result of subtracting the output of the register 405 and the input digital data by the subtractor 415 are further subtracted by the subtractor 425. The result of subtracting is output to the arithmetic processing unit A431. At this time, the number of digital data to be calculated is 4 bits a, b, c, and d.

ここで、ＰＬＬ回路がロックしているときには、デコーダ４０３は６ビットのデジタルデータ中の特定パターンを検出することで位相検出するのに対し、ＰＬＬ回路がロックしていない場合には、デコーダ４０３はこの４ビットのデジタルデータ中の特定パターンを検出することで位相差を検出する。そのためＰＬＬ回路がロックしているときに比較して、サンプル２個分の遅延時間分だけ位相を検出するのが早いことになる。 Here, when the PLL circuit is locked, the decoder 403 detects the phase by detecting a specific pattern in the 6-bit digital data, whereas when the PLL circuit is not locked, the decoder 403 The phase difference is detected by detecting a specific pattern in the 4-bit digital data. Therefore, it is faster to detect the phase by the delay time corresponding to two samples than when the PLL circuit is locked.

演算処理部Ａ４３１の動作ロジック真理値表を図６に示す。演算処理部Ａ４３１では、全部で１６種類の４ビットパターンのうち、位相差を検出可能なパターンは、ａｂｃｄ＝００１１、１１００の２パターンあった。この特定のパターンから、傾きの正負を判断するために、例えば、ａｂｃｄ＝００１１のパターン前後のデータに０、１がある場合、０００１１０、０００１１１、１００１１０、１００１１１の４パターンを考える。この４パターンの位相検出特性は、図８（ａ）に示すようにどれも負の傾きをもつことが分かるので、ａｂｃｄ＝００１１のパターンがある場合には、符号を反転させればいいことが分かる。 FIG. 6 shows an operation logic truth table of the arithmetic processing unit A431. In the arithmetic processing unit A431, there are two patterns of abcd = 0011, 1100 that can detect the phase difference among the 16 types of 4-bit patterns in total. In order to determine whether the slope is positive or negative from this specific pattern, for example, when there are 0 and 1 in the data before and after the pattern of abcd = 0011, four patterns of 000110, 000111, 100110, and 100111 are considered. It can be seen that the phase detection characteristics of these four patterns all have a negative slope as shown in FIG. 8A. Therefore, if there is a pattern of abcd = 0011, the sign may be reversed. I understand.

即ち、演算処理部Ａ４３１は信号ｕが出力されている場合に減算器４２５の出力を抽出すると共に、その符号を示す信号ｒに基づき、符号を反転してスイッチ４３５に出力する。 That is, the arithmetic processing unit A431 extracts the output of the subtractor 425 when the signal u is output, and inverts the sign based on the signal r indicating the sign, and outputs it to the switch 435.

同様に、ａｂｃｄ＝１１００のパターン前後のデータに０、１がある場合、０１１０００、０１１００１、１１１０００、１１１００１の４パターンを考える。この４パターンの位相検出特性は、図８（ｂ）に示すようにどれも正の傾きをもつことが分かるので、ａｂｃｄ＝１１００のパターンがある場合には、演算処理部Ａ４３１の中の符号反転回路で符号を反転する必要はなく、傾きはそのままでいいことが分かる。 Similarly, when there are 0 and 1 in the data before and after the pattern of abcd = 1100, four patterns 011000, 011001, 111000, and 111001 are considered. Since it can be seen that the phase detection characteristics of the four patterns all have a positive slope as shown in FIG. 8B, when there is a pattern of abcd = 1100, the sign inversion in the arithmetic processing unit A431 is performed. It can be seen that it is not necessary to invert the sign in the circuit, and that the inclination is not changed.

また、演算処理部Ａ４３１及び演算処理部Ｂ４３３において、特定の検出パターン以外のパターンが入力された場合は、ひとつ前の位相差信号を出力端子４３５へ出力するように構成されている。 Further, the arithmetic processing unit A 431 and the arithmetic processing unit B 433 are configured to output the previous phase difference signal to the output terminal 435 when a pattern other than a specific detection pattern is input.

この様に、制御部１２５は、ＰＬＬ回路がロックしている場合とロックしていない場合で、演算の対象となるデジタルデータの個数を選択することで、ループフィルタのゲイン調整を可能とし、その結果、ＰＬＬのロックインタイムを短くすることが可能となった。 In this way, the control unit 125 can adjust the gain of the loop filter by selecting the number of digital data to be calculated depending on whether the PLL circuit is locked or not. As a result, it has become possible to shorten the lock-in time of the PLL.

なお、前述の実施形態では、ディスク媒体からデータを再生する装置に対して本発明を適用した場合について説明したが、これ以外にも、伝送路を介して信号を受信し、この受信した信号に位相同期したクロックを用いてデジタルデータを検出する装置にも同様に本発明を適用可能である。 In the above-described embodiment, the case where the present invention is applied to an apparatus that reproduces data from a disk medium has been described. However, in addition to this, a signal is received via a transmission path, and the received signal is converted into the received signal. The present invention is also applicable to an apparatus that detects digital data using a phase-synchronized clock.

本発明が適用される再生装置の構成を示す図である。It is a figure which shows the structure of the reproducing | regenerating apparatus with which this invention is applied. 従来の再生装置の構成を示す図である。It is a figure which shows the structure of the conventional reproducing | regenerating apparatus. 再生信号のアイパターンを示す図である。It is a figure which shows the eye pattern of a reproduction signal. 位相差検出回路の構成を示す図である。It is a figure which shows the structure of a phase difference detection circuit. 位相差検出回路の動作を示す真理値表である。It is a truth table which shows operation | movement of a phase difference detection circuit. 位相差検出回路の動作を示す真理値表である。It is a truth table which shows operation | movement of a phase difference detection circuit. 位相差検出回路の特性を示す図である。It is a figure which shows the characteristic of a phase difference detection circuit. 位相差検出回路の特性を示す図である。It is a figure which shows the characteristic of a phase difference detection circuit.

Claims

記録媒体から情報信号を再生する再生手段と、
前記再生手段により再生された情報信号をクロックに応じてサンプリングし、デジタル信号に変換する変換手段と、
前記変換手段から出力された連続するｎ個のサンプルのデジタル信号をそれぞれ２値判別したｎビットのデータから前記再生信号の位相変動に対応した特定のパターンを検出すると前記ｎ個のサンプルのデジタル信号を減算処理した信号を前記クロックと前記再生信号との位相差として出力する第１の位相差検出動作と、前記変換手段から出力された連続するｎ＋ｍ個のサンプルのデジタル信号をそれぞれ２値判別したｎ＋ｍビットのデータから前記再生信号の位相変動に対応した特定のパターンを検出すると前記ｎ＋ｍ個のサンプルのデジタル信号を減算処理した信号を前記位相差として出力する第２の位相差検出動作のうちの何れかを行う位相差検出手段と、
前記位相差検出手段の出力に応じた周波数の信号を前記クロックとして出力するクロック発生手段と、
前記位相差検出手段の出力に基づき、前記第１の位相差検出動作と第２の位相差検出動作を切り替える制御手段とを備える再生装置。 Reproducing means for reproducing an information signal from a recording medium;
A conversion means for sampling the information signal reproduced by the reproduction means according to a clock and converting it into a digital signal;
When a specific pattern corresponding to the phase variation of the reproduction signal is detected from n-bit data obtained by binary-determining the digital signal of n consecutive samples output from the conversion means, the digital signal of the n samples The first phase difference detection operation for outputting the signal obtained by subtracting the signal as the phase difference between the clock and the reproduction signal, and the digital signal of the consecutive n + m samples output from the conversion means are each subjected to binary discrimination. When a specific pattern corresponding to the phase fluctuation of the reproduction signal is detected from n + m-bit data, a signal obtained by subtracting the digital signal of the n + m samples is output as the phase difference. Phase difference detection means for performing any of the above,
Clock generating means for outputting a signal having a frequency corresponding to the output of the phase difference detecting means as the clock;
A reproduction apparatus comprising: control means for switching between the first phase difference detection operation and the second phase difference detection operation based on the output of the phase difference detection means.

前記制御手段は、前記位相差検出手段により検出された位相差が所定の位相差よりも大きい場合には前記第１の位相差検出動作を行い、前記位相差が前記所定の位相差よりも小さい場合には前記第２の位相差検出動作を行うように前記位相差検出手段を制御することを特徴とする請求項１記載の再生装置。 The control means performs the first phase difference detection operation when the phase difference detected by the phase difference detection means is larger than a predetermined phase difference, and the phase difference is smaller than the predetermined phase difference. 2. The reproducing apparatus according to claim 1, wherein the phase difference detecting means is controlled so as to perform the second phase difference detecting operation.

前記特定のパターンは、前記ｎ個あるいはｎ＋ｍ個のサンプルに対してパーシャルレスポンス（１，０，−１）処理を施した信号のアイパターンにゼロクロス点が存在するパターンであることを特徴とする請求項１記載の再生装置。 The specific pattern is a pattern in which a zero cross point exists in an eye pattern of a signal obtained by performing partial response (1, 0, -1) processing on the n or n + m samples. Item 4. The playback device according to Item 1.

前記位相差検出手段の出力をフィルタ処理して前記クロック発生手段に出力するループフィルタを備え、前記制御手段は更に、前記位相差検出手段の出力に基づき、前記位相差検出手段の位相差検出動作と前記ループフィルタのゲインとを連動して切り替えることを特徴とする請求項１記載の再生装置。 A loop filter that filters the output of the phase difference detection unit and outputs the filtered signal to the clock generation unit; and the control unit further performs a phase difference detection operation of the phase difference detection unit based on the output of the phase difference detection unit 2. The reproducing apparatus according to claim 1, wherein the gain and the gain of the loop filter are switched in conjunction with each other.

前記制御手段は、前記検出された位相差が所定の位相差よりも大きい場合には前記第１の位相差検出動作を前記位相差検出手段に行わせると共に前記ループフィルタのゲインを第１のゲインとし、前記検出された位相差が前記所定の位相差よりも小さい場合には前記第２の位相差検出動作を前記位相差検出手段に行わせると共に前記ループフィルタのゲインを前記第１のゲインよりも低い第２のゲインとすることを特徴とする請求項４記載の再生装置。 The control means causes the phase difference detection means to perform the first phase difference detection operation when the detected phase difference is larger than a predetermined phase difference, and sets the gain of the loop filter to the first gain. When the detected phase difference is smaller than the predetermined phase difference, the second phase difference detection operation is performed by the phase difference detection means, and the gain of the loop filter is set higher than that of the first gain. 5. The reproducing apparatus according to claim 4, wherein the second gain is also low.