JP2000011550A

JP2000011550A - 再生装置、クロック発生装置及びその方法、コンピュータ読み取り可能な記憶媒体

Info

Publication number: JP2000011550A
Application number: JP10177144A
Authority: JP
Inventors: Yasuyuki Tanaka; 康之田中
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-06-24
Filing date: 1998-06-24
Publication date: 2000-01-14

Abstract

(57)【要約】【課題】再生信号に位相同期したクロックを安定して
得る。【解決手段】再生装置は、デジタル信号を再生する再
生手段と、前記デジタル信号中の特定パターンを検出す
る検出手段と、前記デジタル信号の一部を抽出し、抽出
されたデジタル信号を用いて制御信号を生成する制御信
号生成手段と、前記制御信号に基づいてクロックを発生
する発生手段と、前記パターン検出手段の検出結果と前
記抽出手段の出力とに応じて前記制御信号生成手段の動
作を制御する制御手段とを備えて構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は再生装置、クロック
発生装置及びその方法、コンピュータ読み取り可能な記
憶媒体に関し、特には、再生データ及び入力データに同
期したクロックの発生動作に関する。

【０００２】

【従来の技術】この種の装置として、外部より供給され
るビデオ信号をデジタル化して磁気テープに対して記録
再生するデジタルＶＴＲや、デジタルビデオ信号やデジ
タルオーディオ信号が記録された光磁気ディスクからこ
のデジタル信号を再生するＤＶＤ（Digital Video Dis
c）プレーヤが知られている。

【０００３】この種の装置においては、再生信号からも
とのデジタルデータを検出するため、再生データに位相
同期したクロックを得る必要がある。再生データ列から
クロックを抽出する手段として、ＰＬＬ回路が用いられ
ている。

【０００４】

【発明が解決しようとする課題】これらの装置において
は、再生データはアナログ信号の状態で得られる。この
再生信号に同期したクロックを得るため、アナログ回路
にてＰＬＬ回路を構成した場合、特にデジタルＶＴＲの
ように再生信号の品質が悪く、かつ高速である場合、安
定してクロックを得ることが難しく、また、デジタル信
号に変換する際のサンプリング位相の調整が必要となる
などの問題がある。

【０００５】本発明は前述の如き問題点を解決すること
を目的とする。

【０００６】本発明の他の目的は、入力データに同期し
たクロックを精度よく得る処にある。

【０００７】本発明の更に他の目的は、入力データの位
相変動を精度よく検出し、安定したクロックの発生を可
能とする処にある。

【０００８】

【課題を解決するための手段】前記課題を解決し、目的
を達成するため、本発明は、デジタル信号を再生する再
生手段と、前記デジタル信号中の特定パターンを検出す
る検出手段と、前記デジタル信号の一部を抽出し、抽出
されたデジタル信号を用いて制御信号を生成する制御信
号生成手段と、前記制御信号に基づいてクロックを発生
する発生手段と、前記パターン検出手段の検出結果と前
記抽出手段の出力とに応じて前記制御信号生成手段の動
作を制御する制御手段とを備えて構成されている。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。

【００１０】図１は本発明が適用されるデジタルＶＴＲ
の再生系の構成を示すブロック図である。

【００１１】図１において、磁気ヘッド、再生アンプ等
を含む再生回路１０２により磁気テープ１０１から記録
信号を再生し、イコライザ１０５に出力する。図１のＶ
ＴＲにおける磁気記録再生系の周波数特性は、面内記録
媒体とリング型磁気ヘッドとの組み合わせの場合、図２
（ａ）に示すように、低域では微分特性、高域では各種
の損失による減衰特性となっている。

【００１２】そこで図２（ｂ）に示すような周波数特性
を持つイコライザ１０５を用い、例えば等化後の周波数
特性が図２（ｃ）に示したコサインロールオフ特性とな
るよう等化する。コサインロールオフ特性はデータ検出
点において波形干渉が最小になるような特性であり、等
化された信号を２値判別することにより、記録されたデ
ータが復元される。

【００１３】このような等化を積分等化と呼び、積分等
化された信号の正負をコンパレータ等により判定するデ
ータ検出法を積分検出と呼ぶ。積分等化された信号のア
イパターンは、図３（ａ）のようになり、アイ開口の最
大となる点を正確にサンプルするためのクロックを発生
することが必要である。このクロックは、位相検出回路
１１９、ループフィルタ１２１、ＶＣＯ１２３からなる
ＰＬＬにより発生する。

【００１４】ＶＣＯ１２３で発生されたクロックと、イ
コライザ１０５の出力信号との位相差を後述の如く位相
検出回路１１９により検出し、位相差信号をループフィ
ルタ１２１を通じてＶＣＯ１２３に加え、位相差がほぼ
０となるように位相ロックをかける。本形態では、アイ
開口が最大となる点をサンプルように後述の如く位相差
検出回路１１５を構成している。

【００１５】イコライザ１０５により等化された信号は
このクロックで制御されるＡ／Ｄ変換器１０７によりサ
ンプルされ、１サンプル複数ビット（本形態では５ビッ
ト）のデジタル信号に変換される。デジタル信号に変換
された再生データはＰＲフィルタ１０９に出力される。

【００１６】ＰＲフィルタは周知のパーシャルレスポン
スクラス４の特性を与えるフィルタであり、２サンプル
分データを遅延させる遅延回路と減算器とから構成され
る。即ち、入力データを２サンプル分遅延したデータと
入力データとの差分を求めることにより、イコライザ１
０５により積分等化された再生データに対してＰＲ
（１、０、−１）特性を与える。このＰＲ（１、０、−
１）特性をもった再生データのアイパターンは図３
（ｂ）に示すように３値となる。次にこのＰＲ（１、
０、−１）信号はデータ検出回路１１１に出力される。
データ検出回路１１１は周知のビタビアルゴリズムを用
いて１サンプル複数ビットの入力データから１サンプル
１ビットのデジタル信号を検出する。

【００１７】ＰＲ（１、０、−１）方式とビタビ復号と
の組み合わせは、高密度磁気記録を用いるディジタルＶ
ＴＲ等でよく用いられ、磁気記録系の低域特性の悪さ
（Ｓ／Ｎ、波形歪等）を回避し、伝送誤りを最少限に保
つことができる。データ検出回路１１１により検出され
た再生データは誤り訂正回路１１３に出力される。誤り
訂正回路１１３は記録時に付加したパリティデータを用
いて伝送路で生じた再生データ中のエラーを訂正し、再
生信号処理回路１１５に出力する。再生信号処理回路１
１５は誤り訂正回路１１３からの再生データに対して記
録時に施された圧縮・符号化処理に対応した伸長・復号
処理を施し、出力端子１１７を介して装置外部に出力す
る。

【００１８】次に、位相差検出回路１１９の例を図４を
用いて説明する。

【００１９】図４において、Ａ／Ｄ変換器１０７から出
力された１サンプル複数ビットのデジタル信号はレジス
タ２０５に出力されるとともに、最上位ビットが信号a
としてデコーダ２０３に出力される。レジスタ２０７の
複数ビットの出力はレジスタ２０７に、レジスタ２０７
の出力はレジスタ２０９に、レジスタ２０９の出力はレ
ジスタ２１１に順次出力され、各レジスタ２０５、２０
７、２０９及び２１１の出力の最上位ビットがそれぞれ
信号ｂ、ｃ、ｄ、ｅとしてデコーダ２０３に出力され
る。デコーダ２０３はこれらの信号ａ、ｂ、ｃ、ｄ、ｅ
に対して所定の論理演算を施し、後述の如く各制御信号
を生成する。

【００２０】また、レジスタ２０５とレジスタ２０９の
出力は減算器２１３に出力され、レジスタ２０５の値か
らレジスタ２０７の値が減算される。この減算結果はＰ
Ｒ（１、０、−１）特性を持っていることになる。この
減算結果がスイッチ２１７の端子０と符号反転回路２１
５に出力される。符号反転回路２１５は入力された値の
正負の符号を反転して、結果をスイッチ２１７のもう一
方の端子１に出力する。スイッチ２１７はデコーダ２０
３からの制御信号ｓで切り換わり、ｓ＝０の時は減算器
２１３の出力が選択され、ｓ＝１の時は減算器２１３の
出力値が符号反転回路２１５で符号反転された結果が選
択される。

【００２１】スイッチ２１７の出力はスイッチ２１９の
一方の端子０を介してレジスタ２２１出力される。スイ
ッチ２１９のもう一方の端子１にはレジスタ２２１の出
力が供給されている。スイッチ２１９はデコーダ２０３
からの信号ｈによって切り換わり、ｈ＝０の時はスイッ
チ２１７の出力を選択し、ｈ＝１の時はレジスタ２２１
の値を選択してその値を保持する。このレジスタ２２１
の値が位相検出信号として出力端子２２３を介してルー
プフィルタ１２１に出力される。

【００２２】デコーダ２０３の動作ロジックの真理値表
を図５に示す。

【００２３】ｅ、ｄ、ｃ、ｂ、ａがそれぞれレジスタ２
１１、２０９、２０７、２０５及び入力端子２０１の出
力の最上位ビットであり、ｓとｈはそれぞれスイッチ２
１７、２１９の制御信号である。

【００２４】次に、信号ｓ及びｈの選び方に関して説明
する。図３（ｂ）はＰＲ（１、０、−１）信号のアイパ
ターンである。このアイパターンはデータ検出点で３値
の値をとる。このアイパターンのゼロクロス点を見る
と、ゼロクロス点を通過する信号は、データと検出点と
の位相差に比例した傾きを持っていることがわかる。但
し、この傾きは正負両方の値を持っている。信号ｓがこ
の傾きの正負を判別し、信号ｈがゼロクロス点であるこ
とを判別するように所定の論理演算を行うことによっ
て、端子２２３からの位相差検出出力がデータと検出点
との位相差に比例した値となる。

【００２５】次に、図４の回路の動作原理を図６を用い
て説明する。第６図（ａ）において、ａ、ｂ、ｃ、ｄ、
ｅの付いた縦線はＡ／Ｄ変換器１０７のサンプリング点
を示し、黒丸はＡ／Ｄ変換器１０７の出力の値を示す。
実線は入力端子２０１に入力されるアナログの波形を示
しており、ここでは２値データで１０００１に対応する
アナログ波形が入力されてきた場合を示している。図６
（ａ）では再生データの位相がＡ／Ｄ変換器１０７のサ
ンプリングクロックの位相より早い場合を示している。
図においては、サンプリング点ｂのサンプリング結果が
サンプリング点ｄのサンプリング結果より大きいので、
減算器２１３の出力結果は正の数となる。

【００２６】デコーダ２０３は、図５の真理値表に従
い、入力データのパターンが１０００１のときｓ＝０、
ｈ＝０を出力する。これによりレジスタ２２１の値を更
新し、出力端子２２３には位相のずれに応じた正の数が
出力されることになる。ここで正の符号は再生データの
位相がサンプリングクロックより進んでいることを示し
ている。

【００２７】再生データの位相がＡ／Ｄ変換器１０７の
サンプリングクロックの位相より遅れている場合につい
て第６図（ｂ）を用いて説明する。図６（ｂ）において
はサンプリング点ｄのサンプリング結果がサンプリング
点ｂのサンプリング結果より大きいので減算器２１３の
出力は負の数となる。

【００２８】デコーダ２０３は、図５の真理値表に従
い、図６（ａ）の場合と同様にｓ＝０、ｈ＝０を出力す
る。これによりレジスタ２２１の値を更新し、出力端子
２２３には位相のずれに応じた負の数が出力されること
になる。負の符号は位相がＡ／Ｄ変換手段５０３のサン
プリング位相より遅れていることを示している。

【００２９】このような位相差に対する出力端子２２３
からの出力データの様子を図７に示す。

【００３０】このように、再生された信号のアナログ波
形をサンプリングしたデータａ、ｂ、ｃ、ｄ、ｅの５点
のＭＳＢデータと、ｂ、ｄ点の間の差分値を用いて、デ
コーダ２０３により図５に示す各パターンを検出し、こ
の真理値表に従って各スイッチ２１７、２１９を制御す
ることにより、極めて簡単且つ、高精度にサンプリング
点における再生データとクロックとの位相差を検出する
ことができる。

【００３１】次に、図１の位相差検出回路１１９の他の
例について説明する。

【００３２】図８は図１の位相差検出回路１１９の他の
例を示す図である。

【００３３】図において、端子３０１には図１のＡ／Ｄ
変換器１０７からのデジタルデータが入力され、レジス
タ３０５に出力されるとともに、そのＭＳＢがデコーダ
３０３に出力される。レジスタ３０５からの出力データ
はレジスタ３０７に出力され、レジスタ３０７の出力は
レジスタ３０９に出力される。また、各レジスタ３０
５、５０７、３０９の出力のＭＳＢがそれぞれデコーダ
３０３に出力される。

【００３４】また、レジスタ３０５の出力とレジスタ３
０７の出力がそれぞれ減算器３１１に出力され、ここで
減算処理が行われる。この減算結果はＰＲ（１、−１）
特性を持っていることになる。減算器３１１の減算結果
がスイッチ３１５の端子０及び符号反転回路３１３に出
力される。符号反転回路３１３は減算器３１１の出力の
符号を反転し、スイッチ３１５の端子１に出力する。

【００３５】スイッチ３１５はデコーダ３０３からの制
御信号ｔによって切り換わり、減算器３１１の出力と符
号反転回路３１３の出力とを選択してスイッチ３１７の
端子０に出力する。スイッチ３１７はデコーダ３０３か
らの制御信号ｈによって切り換わり、その出力をレジス
タ３１７に供給する。レジスタ３１７の出力が位相差検
出出力として図１のループフィルタ１２１に出力され
る。

【００３６】図８においても図４の回路と同様、ラッチ
３０９、３０７、３０５及び入力端子からのデータの各
ＭＳＢがデータａ、ｂ、ｃ、ｄとしてデコーダ３０３に
供給され、デコーダ３０３は各データに対して簡単な論
理演算を施し、図９に示した真理値表に従う制御信号ｔ
及びｈを出力する。

【００３７】図８に示した回路においても、極めて簡単
且つ、高精度にサンプリング点における再生データとク
ロックとの位相差を検出することができる。

【００３８】ここで、図４の回路において、ａｂｃｄｅ
＝００００１となるようなデータが入力された場合につ
いて図１０を用いて説明する。

【００３９】図１０（ａ）は再生データがＡ／Ｄ変換器
１０７のサンプリングクロックの位相よりも進んでいる
場合を示しており、図６（ａ）の場合と同様に出力端子
２２３には位相差に応じた正の値を得ることができる。

【００４０】次に、図１０（ｂ）に再生データの位相が
クロックよりも遅れている場合を示す。この場合、再生
データは００００１となっており、サンプリング点ｂと
サンプリング点ｄの大きさは位相が遅れているにもかか
わらず変化しない。

【００４１】従って、出力端子２２３に得られる値はほ
ぼ０となってしまい、このパターンにおける位相差検出
特性は図１１に示す様に、位相差に対して進み位相の場
合のみ検出可能な非対称な特性となってしまう。

【００４２】図４の回路において位相の進み、遅れに対
する位相差検出特性が対称でないパターンは図１２に示
す８種類である。

【００４３】図４の回路においては、５ビットのＭＳＢ
の全パターンのうち、前述のように位相差を検出可能な
パターンが１２通りあり、そのうち前記非対称な位相差
検出特性を持つパターンが８通りある。このため、非対
称なパターンである場合にスイッチ２１９をｈ＝１とし
てこれらのパターンによる位相差検出結果を使用しない
ようにした場合、残るパターンは４種類となり、位相差
の検出頻度が著しく低下し、安定した動作ができなくな
る。

【００４４】また、このような問題は図８の回路におい
ても同様に発生し、位相の進み、遅れに対する位相差検
出特性が非対称となるパターンは図１３に示す４種類あ
る。

【００４５】図８の回路においては、位相差を検出可能
なパターンが８通りであり、そのうち前記４種類のパタ
ーンが非対称な検出特性をもつ。

【００４６】このように、図４及び図８に示した回路に
よれば、極めて簡単且つ高精度に再生データとクロック
との間の位相差を検出可能ではあるものの、位相差を検
出可能な再生パターンの種類が少ないという点で、安定
してクロックを発生するための改善するべき部分が残さ
れている。

【００４７】そこで、以下に説明する本形態の位相差検
出回路では、前述の如き非対称な位相差検出パターンが
入力された場合であってもこの非対称なパターンから位
相差を検出可能としている。

【００４８】以下、本形態の位相差検出回路１１９につ
いて説明する。

【００４９】図１４は本形態の位相差検出回路１１９の
構成を示す図である。

【００５０】図において、Ａ／Ｄ変換器１０７から出力
されたデジタル信号が端子４０１より入力され、レジス
タ４０５に出力されるとともに、その最上位ビットが信
号ａとしてデコーダ４０３に出力される。レジスタ４０
５の出力は順次レジスタ４０７、４０９、４１１に供給
され、各レジスタ４０７、４０９、４１１の出力の最上
位ビットがそれぞれ信号ｂ、ｃ、ｄ、ｅとしてデコーダ
４０３に出力される。デコーダ４０３はこれら各信号
ａ、ｂ、ｃ、ｄ、ｅに対して論理演算を施し、後述の如
く各制御信号を出力する。

【００５１】なお、本形態では、Ａ／Ｄ変換器１０７は
再生信号を符号なしで量子化するものとする。そのた
め、本形態では、再生されたアナログ信号のレベルがＡ
／Ｄの変換レンジよりも高くなると最上位ビットが１と
なる。

【００５２】レジスタ４０５の出力とレジスタ４０９の
出力は減算器４１５に供給され、減算器４１５はレジス
タ４０５の値からレジスタ４０９の値を減算し、その結
果を符号反転回路４１７及びスイッチ４１９の端子０に
出力する。符号反転回路４１７は入力されたデジタル信
号の値の符号を反転してスイッチ４１９の端子１に出力
する。スイッチ４１９はデコーダ４０３からの制御信号
ｓによって切り換わり、ｓ＝０のときは減算器４１５の
出力を選択し、ｓ＝１のときは符号反転回路４１７の出
力を選択し、その選択結果をスイッチ４２１の端子０に
出力する。

【００５３】また、レジスタ４０５の出力とレジスタ４
０７の出力は減算器４２３に供給され、減算器４２３は
レジスタ４０５の値からレジスタ４０７の値を減算し、
その結果を符号反転回路４２５及びスイッチ４２７の端
子０に出力する。符号反転回路４２５は入力されたデジ
タル信号の値の符号を反転してスイッチ４２７の端子１
に出力する。スイッチ４２７はデコーダ４０３からの制
御信号ｔによって切り換わり、ｔ＝０のときは減算器４
２３の出力を選択し、ｔ＝１のときは符号反転回路４２
５の出力を選択し、その選択結果をスイッチ４２１の端
子１に出力する。

【００５４】スイッチ４２１はデコーダ２０３からの制
御信号ｕに応じて切り換わり、ｕ＝０のときはスイッチ
４１９の出力を選択し、ｕ＝１のときはスイッチ４２７
の出力を選択する。スイッチ４２１の出力はスイッチ４
２９を介してレジスタ４３１に出力される。スイッチ４
２９はデコーダ４０３からの制御信号ｈに従って切り換
わり、ｈ＝０のときはスイッチ４２１からの新たな検出
信号を選択し、ｈ＝１のときはレジスタ４３１からの直
前の値を選択する。レジスタ４３１の出力は端子４３３
を介して位相差検出信号としてループフィルタ１２１に
出力されるとともに、その最上位ビットが信号ｍとして
デコーダ２０３に出力される。本形態では、再生信号の
位相がクロックよりも進んでいる場合にｍ＝０となり、
遅れている場合にはｍ＝１となるものとする。

【００５５】デコーダ４０３は前記各データａ、ｂ、
ｃ、ｄ、ｅ及びｍの６ビットのデータを用いて論理演算
を行い、各制御信号ｓ、ｔ、ｕ、ｈを出力する。デコー
ダ４０３の真理値表を図１５及び図１６に示す。

【００５６】図において、ｅ、ｄ、ｃ、ｂ、ａがそれぞ
れレジスタ４１１、４０９、４０７、４０５の出力及び
入力信号の最上位ビットであり、ｍはその時点でレジス
タ４２３に保持されている位相検出結果の符号である。

【００５７】ｓは信号ｂとｄの差分値を位相検出データ
に変換するために減算器４１５の出力の符号を反転する
必要があるか否かを制御するための信号であり、ｔはｂ
とｃとの差分値を位相検出データに変換するために減算
器４２３の出力の符号を反転する必要があるか否かを制
御するための信号である。また、ｕはスイッチ４１９と
スイッチ４２７のどちらの位相検出データを使用するか
を制御する信号であり、ｈはレジスタ４３１の値を更新
するか直前の値を保持するかを制御するための信号であ
る。

【００５８】次に、図１４の回路の具体的な動作につい
て説明する。

【００５９】図１７は再生信号の位相がクロックの位相
よりも進んでいる場合の位相差検出回路１１９の動作を
説明するための図であり、図中右にいくほど時間的に新
しい信号であるとする。また、縦方向の破線がクロック
による実際のサンプリング点であり、横の破線がＡ／Ｄ
変換器１０７の変換レンジの中心を示しており、この中
心線より上では変換後のデジタル信号の最上位ビットが
１となる。

【００６０】図１７では、時刻ｔ１におけるｅｄｃｂａ
＝１０００１が最初の検出パターンである。このとき、
図１６の真理値表に従い、ｓｔｕｈ＝００００となり、
ｂとｄの差分値である図中Ａがレジスタ４３１に保持さ
れ、端子４３３を介して出力される。このときｍは０と
なる。

【００６１】次に、１クロック経過してｔ２となるとｅ
ｄｃｂａ＝０００１１となる。このとき、ｓｔｕｈ＝＊
＊＊１となり、位相差を検出不能なパターンであるの
で、スイッチ４２９は端子１側に接続され、レジスタ４
３１のデータがそのまま保持される。次の１クロックが
経過してｔ３となるとｅｄｃｂａ＝００１１０となる。
このとき、ｓｔｕｈ＝＊１１０となり、ｂとｃの差分値
である図中Ｂの符号反転出力によりレジスタ４３１が更
新されるとともに端子４３３を介して出力される。再生
信号の位相は進んだままなのでｍは０のままである。次
の１クロックが経過してｔ４となると、ｅｄｃｂａ＝０
１１０１となる。このときｓｔｕｈ＝＊＊＊１となり、
レジスタ４３１の値は保持される。

【００６２】次の１クロックが経過してｔ５となるとｅ
ｄｃｂａ＝１１０１０となる。このとき、ｍ＝０の場合
ｓｔｕｈ＝０＊０１となるので、レジスタ４３１の値は
保持される。次の１クロックが経過してｔ６となると、
ｅｄｃｂａ＝１０１００となる。このパターンでは、ｍ
＝０のとき、ｓｔｕｈ＝０＊００となるので、レジスタ
４３１の値はｂとｄの差分値である図中Ｃで更新され、
端子４３３を介して出力される。

【００６３】次に、再生信号の位相がクロックの位相よ
りも遅れている場合の図１４の回路の動作について図１
８を用いて説明する。図１８は再生信号の位相がクロッ
クの位相よりも遅れている場合の動作を説明するための
図で、縦軸、横軸の破線は図１７と同様であり、また、
図中右へいくほど新しい信号である。

【００６４】まず、時刻ｔ１ではｅｄｃｂａ＝１０００
１となる。このとき、図１６の真理値表に従い、ｓｔｕ
ｈ＝００００となり、ｂとｄの差分値である図中Ａがレ
ジスタ４３１に保持され、端子４３３を介して出力され
る。このときｍは１となる。

【００６５】次に、１クロック経過してｔ２となるとｅ
ｄｃｂａ＝０００１１となる。このとき、ｓｔｕｈ＝＊
＊＊１となり、位相差を検出不能なパターンであるの
で、スイッチ４２９は端子１側に接続され、レジスタ４
３１のデータがそのまま保持される。次の１クロックが
経過してｔ３となるとｅｄｃｂａ＝００１１０となる。
このとき、ｓｔｕｈ＝＊１１０となり、ｂとｃの差分値
である図中Ｂの符号反転出力によりレジスタ４３１が更
新されるとともに端子４３３を介して出力される。再生
信号の位相は遅れたままなのでｍは１のままである。次
の１クロックが経過してｔ４となると、ｅｄｃｂａ＝０
１１０１となる。このときｓｔｕｈ＝＊＊＊１となり、
レジスタ４３１の値は保持される。

【００６６】次の１クロックが経過してｔ５となるとｅ
ｄｃｂａ＝１１０１０となる。このとき、ｍ＝１の場合
ｓｔｕｈ＝０＊００となるので、レジスタ４３１の値が
ｂとｄとの差分値である図中Ｄの値で更新され、端子４
３３を介して出力される。次の１クロックが経過してｔ
６となると、ｅｄｃｂａ＝１０１００となる。このパタ
ーンでは、ｍ＝１のとき、ｓｔｕｈ＝０＊０１となるの
で、レジスタ４３１の値は保持される。

【００６７】このように、本形態では、再生信号中から
特定のパターンを検出する際、直前に保持されている位
相検出データｍの値も考慮しているので、ｅｄｃｂａ＝
１１０１０のパターンにおいては、再生信号の位相が遅
れている場合のみ位相検出データを更新し、同様に、ｅ
ｄｃｂａ＝１０１００のパターンにおいては、再生信号
の位相が進んでいる場合のみ位相検出データを更新して
いる。

【００６８】つまり、本形態では、位相差の検出特性に
非対称性をもつパターンであっても、過去の位相差の方
向（進み／遅れ）を考慮することにより、そのパターン
が直前の位相差方向の位相ずれを検出可能なパターンで
ある場合にはこのパターンに基づく位相差検出出力によ
りレジスタの値を更新するようにしている。

【００６９】具体的には、前述のように、ｅｄｃｂａ＝
１１０１０のパターンは位相遅れの場合にのみ位相差を
検出可能な非対称な位相差検出特性をもつパターンであ
るが、図１４の回路では、直前の位相差方向を示すデー
タｍが位相遅れを示している場合にはレジスタ４３１の
値を更新するように制御する。また、ｅｄｃｂａ＝１０
１００のパターンは位相が進んでいる場合にのみ位相差
を検出可能な非対称な位相差検出特性をもつパターンで
あるが、図１４の回路では、直前の位相差方向を示すデ
ータｍが位相進みを示している場合にはレジスタ４３１
の値を更新するように制御している。

【００７０】更に、図１４の回路では、このような非対
称な検出特性を持つパターンが入力されたときに、直前
の位相差方向が位相差を検出できないものである場合に
は位相差検出出力を更新しないように構成したが、それ
に伴う位相差検出効率の減少についてはｂとｄの差分を
用いるものと、ｂとｃを用いるものの２種類の検出方法
を併用することにより補うように構成した。

【００７１】また、位相の検出にはなるべく新しい再生
信号を用いるのが好ましいので、図９に示したパターン
を検出するため、入力データａ、ｂ、ｃ、ｄ、ｅのう
ち、ｂ、ｃ、ｄ、ｅを用いるのではなく、ａ、ｂ、ｃ、
ｄの４つのデータを用いている。

【００７２】前述のように、図４に示した回路では全部
で３２種類のパターンのうち１２パターンが位相差検出
可能であったが、位相の変化に対して対称な検出パター
ンをもつものはそのうち４パターンであった。また、図
８に示した回路では、全部で１６パターンのうち８パタ
ーンが検出可能であったが、位相の変化に対して対称な
検出特性を持つパターンはそのうち４パターンであっ
た。

【００７３】これに対し、図１４の回路では、図１２、
図１３に示す非対称な検出パターンのうち半分を検出可
能とすると、入力される５ビットのデータ３２パターン
のうち、対称な検出特性をもつパターンと合わせて１４
パターンで位相差を検出可能となる。

【００７４】その結果、位相差検出の頻度を向上させ、
図４、図８の回路に比べて一層安定してクロックを発生
することが可能となる。

【００７５】なお、前述の実施形態では、本発明をデジ
タルＶＴＲに対して適用した場合について説明したが、
これ以外にも、再生されたデジタル信号に位相同期した
クロックを発生するものに対して本発明を適用可能であ
り、同様の効果をもつ。

【００７６】また、前述の実施形態では、ＰＲ（１、
０、―１）特性をもつデジタル信号中のゼロクロス点に
対応するパターンを検出するようにしたが、これ以外に
も、例えば図２（ａ）に示したようにＰＲ（１）データ
からクロックを抽出する場合にも本発明を適用可能であ
る。

【００７７】また、前述の実施形態では、位相差検出回
路をハードウェア構成にて説明したが、これらの各回路
構成をマイクロコンピュータを使ったソフトウェア処理
にて実現することも可能である。

【００７８】即ち、図１４に示した回路の各機能を実現
するためのプログラムを記憶したコンピュータ読み取り
可能な記憶媒体も本発明を構成する。

【００７９】

【発明の効果】以上説明したように、本発明によれば、
再生デジタル信号中の特定パターンの検出結果と再生デ
ジタル信号中からのデジタル信号の抽出結果に基づいて
生成された制御信号とに基づいて制御信号の生成動作を
制御しているので、簡単な構成で、高精度且つ安定して
クロックを発生することができる。

【図面の簡単な説明】

【図１】本発明が適用されるデジタルＶＴＲの再生系の
構成を示す図である。

【図２】図１の装置において扱うデータの特性を示す図
である。

【図３】図１の装置で扱うデータのアイパターンを示す
図である。

【図４】図１の装置の位相差検出回路の構成例を示す図
である。

【図５】図４の回路の動作を説明するための真理値表で
ある。

【図６】図４の回路の動作を説明するための図である。

【図７】図４の回路の位相差検出特性を示す図である。

【図８】図１の装置の位相差検出回路の他の構成例を示
す図である。

【図９】図８の回路の動作を説明するための真理値表で
ある。

【図１０】図８の回路の動作を説明するための図であ
る。

【図１１】図４、図８の回路の非対称な位相差検出特性
を示す図である。

【図１２】非対称な位相差検出パターンを示す図であ
る。

【図１３】非対称な位相差検出パターンを示す図であ
る。

【図１４】本発明の実施形態としての図１の装置の位相
差検出回路の構成を示す図である。

【図１５】図１４の回路の動作を説明するための真理値
表である。

【図１６】図１４の回路の動作を説明するための真理値
表である。

【図１７】図１４の回路の動作を説明するための図であ
る。

【図１８】図１４の回路の動作を説明するための図であ
る。

Claims

【特許請求の範囲】

【請求項１】デジタル信号を再生する再生手段と、前記デジタル信号中の特定パターンを検出する検出手段
と、前記デジタル信号の一部を抽出し、抽出されたデジタル
信号を用いて制御信号を生成する制御信号生成手段と、前記制御信号に基づいてクロックを発生する発生手段
と、前記パターン検出手段の検出結果と前記抽出手段の出力
とに応じて前記制御信号生成手段の動作を制御する制御
手段とを備える再生装置。
【請求項２】前記再生手段は、記録媒体より再生され
たアナログ信号を前記クロックに従ってデジタル信号に
変換する変換手段を有することを特徴とする請求項１記
載の再生装置。
【請求項３】前記再生手段により再生されたデジタル
信号は複数の前記特定パターンを有することを特徴とす
る請求項１記載の再生装置。
【請求項４】前記再生デジタル信号は１サンプルにつ
き複数ビットのデジタル信号であり、前記検出手段は連
続するＮサンプルの前記デジタル信号を２値判定して得
られるＮビットのデジタルデータを用いて前記特定パタ
ーンを検出することを特徴とする請求項１記載の再生装
置。
【請求項５】前記制御信号は複数ビットのデジタル信
号であり、前記制御手段は前記検出手段の出力と前記制
御信号を２値判定した１ビットのデジタル信号とに基づ
いて前記制御信号生成手段の動作を制御することを特徴
とする請求項４記載の再生装置。
【請求項６】前記制御信号生成手段は、前記抽出され
たデジタル信号に対して演算処理を施す演算手段と、前
記演算手段の演算結果をラッチするラッチ手段とを有
し、前記制御手段は前記ラッチ手段のラッチ動作を制御
することを特徴とする請求項１記載の再生装置。
【請求項７】前記抽出手段は連続するＮサンプルの前
記再生デジタル信号中、互いに異なるサンプルを抽出し
て演算処理を施す第１、第２の演算手段と、前記第１、
第２の演算手段の出力を選択的に出力する選択手段と、
前記選択手段の出力をラッチするラッチ手段とを有し、
前記制御手段は前記選択手段の選択動作と前記ラッチ手
段のラッチ動作とを制御することを特徴とする請求項１
記載の再生装置。
【請求項８】前記再生デジタル信号は１サンプル複数
ビットのデジタル信号であり、前記再生デジタル信号か
ら１サンプル１ビットのデジタルデータを検出するデー
タ検出手段を備えたことを特徴とする請求項１記載の再
生装置。
【請求項９】前記発生手段は前記制御信号が入力され
るループフィルタと、前記ループフィルタの出力に応じ
た周波数の信号を前記クロックとして発生する発振器と
を有することを特徴とする請求項１記載の再生装置。
【請求項１０】入力デジタル信号中の特定パターンを
検出する検出手段と、前記入力デジタル信号とクロックとの位相差を示す制御
信号を生成する制御信号生成手段と、前記制御信号に基づいて前記クロックを発生する発生手
段と、前記検出手段の検出結果と前記制御信号とに基づいて前
記制御信号生成手段の動作を制御する制御手段とを備え
ることを特徴とするクロック発生装置。
【請求項１１】前記制御信号生成手段は前記制御手段
の出力に応じて前記入力デジタル信号をラッチするラッ
チ手段を有することを特徴とする請求項１０記載のクロ
ック発生装置。
【請求項１２】前記制御手段は、前記検出手段の検出
結果と前記制御手段は前記位相差の方向とに基づいて前
記制御信号生成手段の動作を制御することを特徴とする
請求項１０記載のクロック発生装置。
【請求項１３】前記検出手段は連続するＮ（Ｎは２以
上の整数）サンプルの前記入力デジタル信号を用いて前
記特定パターンを検出することを特徴とする請求項１０
記載のクロック発生装置。
【請求項１４】入力デジタル信号とクロックとの位相
差を示す制御信号を生成し、この制御信号に基づいて前
記クロックを発生する方法であって、前記入力デジタル信号中の特定パターンを検出し、前記
特定パターンの検出結果と前記制御信号とに基づいて前
記制御信号の生成動作を制御することを特徴とするクロ
ック発生方法。
【請求項１５】前記検出手段の検出結果と前記制御手
段は前記位相差の方向とに基づいて前記制御信号の生成
動作を制御することを特徴とする請求項１０記載のクロ
ック発生方法。
【請求項１６】連続するＮ（Ｎは２以上の整数）サン
プルの前記入力デジタル信号を用いて前記特定パターン
を検出することを特徴とする請求項１０記載のクロック
発生方法。
【請求項１７】前記入力デジタル信号のＮ個のサンプ
ルのうちの一部を抽出し、この抽出されたＮ個のデジタ
ル信号に対して算術演算を行った演算結果を用いて前記
制御信号を生成することを特徴とする請求項１６記載の
クロック発生方法。
【請求項１８】入力デジタル信号をＮクロック（Ｎは
２以上の整数）分遅延するＮ−１段に接続された遅延回
路と、前記入力デジタル信号と前記遅延回路の各段から得られ
るＮ−１個のデジタル信号のＮ個のデジタルデータのう
ちの２個のデジタルデータの間の差または和を求める算
術演算手段と、前記算術演算手段の出力をラッチするラッチ回路と、前記ラッチ回路の出力に応じて発振周波数が制御されそ
の発振出力を前記クロックとして出力する発振器と、前記Ｎ個のデジタルデータと前記ラッチ回路からの出力
データのＮ＋１個のデジタルデータをそれぞれ２値判定
し、判定の結果得られるＮ＋１ビットのデータを用いて
所定の論理演算を行い、この演算結果に従って前記ラッ
チ回路のラッチ動作を制御する制御手段とを備えるクロ
ック発生装置。
【請求項１９】前記制御手段は、前記Ｎ個のデジタル
データから前記入力デジタル信号のアイパターンのゼロ
クロス点を判定すると共に、このゼロクロス点を通過す
るデータの傾きの正負を判定する演算を行い、前記算術
演算手段は前記演算出力の極性を反転可能に構成され、
前記ゼロクロス点の検出結果に応じて前記ラッチ回路を
制御し、前記データの傾きの正負の判定結果に応じて前
記極性を制御することを特徴とするクロック発生装置。
【請求項２０】前記Ｎビットのデータは前記Ｎ個の各
デジタルデータの最上位ビットからなることを特徴とす
る請求項１９記載のクロック発生装置。
【請求項２１】入力デジタル信号中の特定パターンを
検出する検出処理と、前記入力デジタル信号と前記クロックとの位相差を示す
制御信号を生成する制御信号生成処理と、前記制御信号をクロック発生手段に出力する出力処理
と、前記検出処理の検出結果と前記制御信号とに基づいて前
記制御信号生成処理の動作を制御する制御処理とを実行
するためのプログラムを記憶したコンピュータ読み取り
可能な記憶媒体。