JP4380088B2 - 積層回路モジュールの製造方法 - Google Patents
積層回路モジュールの製造方法 Download PDFInfo
- Publication number
- JP4380088B2 JP4380088B2 JP2001164433A JP2001164433A JP4380088B2 JP 4380088 B2 JP4380088 B2 JP 4380088B2 JP 2001164433 A JP2001164433 A JP 2001164433A JP 2001164433 A JP2001164433 A JP 2001164433A JP 4380088 B2 JP4380088 B2 JP 4380088B2
- Authority
- JP
- Japan
- Prior art keywords
- interlayer connection
- circuit module
- connection electrode
- semiconductor chip
- laminated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【発明の属する技術分野】
本発明は、下地となる配線基板もしくは他の積層回路モジュールの上に積層形成する積層回路モジュールの製造方法に関する。
【0002】
【発明が解決しようとする課題】
近年、電子機器の小形化や高機能化が進み、これに伴って回路部品の実装技術においても高密度化が要求されてきている。特にICチップの実装技術においては、個々のICチップに対するパッケージングをすることを止めて、チップを直接配線基板に実装する方法いわゆるフリップチップ実装が行われつつある。これにより、複数のICチップをベアチップの状態で配線基板に実装し、全体を樹脂等で保護する構成として小形化、高機能化を図るようにしている。
【0003】
このように、ベアチップを用いたフリップチップ実装と高密度積層配線基板を用いることで、回路の実装サイズは、搭載部品自体の占有面積(フットプリント面積)程度まで小形化を図ることができるようになる。しかし、このことは、さらなる小形化を図るためにはフットプリント面積よりも小さい面積にする必要があるということを意味しており、平面的な配置では限界がある。
【0004】
そこで、従来では、高密度実装あるいは小型化を図るために、ベアチップを複数の層に積層した構成のものが提案されつつある。先に発明者らが提案したものでは、例えば特開2000−183283号に示したものがある。これは、積層方向にベアチップを積層して基板面積を小形化すると共に、工程中で樹脂、チップを研削して積層方向の小型化も図れるようにした構造である。
【0005】
しかしながら、上記したもの構成においては、工程中に層間接続電極を形成する際に、JPS(Jet Printing System )と呼ばれる方法を用いて金属粒子を堆積させるようにした技術を用いている。この方法を採用する場合には、電極を個別に形成していく方式であることから、形成する層間接続電極の個数が少ない場合には良い方法であるが、形成個数が多くなると、それに比例して形成に要する全体の時間がかかるようになる。
【0006】
この場合、1個当たりの形成時間が非常に短い場合には問題ないが、現状では例えば1個形成するのに10秒といった程度の時間を要している。したがって、1枚の積層回路モジュールに対して数百個といったオーダーで形成する層間接続電極の個数が存在する場合には、数千秒かかってしまうことになり、現実的な製造方法とは言えないという実情であった。
【0007】
また、JPSを用いる方法以外に、層間接続電極を形成するために、スタッドバンプを多段に積層することで形成する場合には、2段目以降のスタッドバンプの形成に際してバランスが悪くなりやすくなり、場合によっては積層過程で倒壊してしまう恐れもあり、工程技術として採用するには歩留まりの点で必ずしも適切な方法とは言えない面がある。
【0008】
本発明は、上記事情に鑑みてなされたもので、その目的は、下地となる配線基板もしくは他の積層回路モジュールの上に積層形成する積層回路モジュールの製造方法に係り、特に層間接続電極の形成を迅速且つ確実に行えるようにした積層回路モジュールの製造方法に関する。
【0009】
【課題を解決するための手段】
請求項1の発明によれば、下地に対して積層回路モジュールの構成である層間接続電極を形成する場合に、厚膜のパターン形成材料を塗布し、このパターン形成材料に層間接続電極の形状に対応した開口部を形成し、この開口部を充填するように層間接続電極を形成するので、内部に実装する半導体チップの端子を接続するように設ける多数の層間接続電極を、一括して形成することができるので、形成する個数に関係なく1回の形成処理で迅速に形成することができ、また、パターン形成材料を用いてその開口部に充填するように形成するので、層間接続電極の形状も精度良く形成することができるようになる。
そして、層間接続電極を形成する工程の後に、半導体チップをベアチップ実装し、その半導体チップを覆うようにして樹脂を塗布し、塗布された樹脂の上から研削処理を行うことで半導体チップを所定の厚さ寸法に研削すると共に層間接続電極を露出させるので、樹脂の厚さ寸法を層間接続電極の高さ寸法に合わせるように研削しながら、同時に半導体チップの厚さ寸法も所定厚さ寸法に研削することができ、簡単且つ迅速に層間接続電極を形成した構成を得ることができるようになる。
さらに、樹脂の研削処理が終了した後に、露出している層間接続電極に電気的に接続するスタッドバンプを形成し、スタッドバンプの上面部分を露出する状態で且つ半導体チップの研削された上面部を覆うように樹脂層を形成するので、上部にさらに積層回路モジュールを重ねて構成する場合でも、その下地構成を簡単に得ることができるようになる。
【0010】
請求項2の発明によれば、下地に対して積層回路モジュールの構成である層間接続電極を形成する場合に、厚膜のパターン形成材料を塗布し、このパターン形成材料に層間接続電極の形状に対応した開口部を形成し、この開口部を充填するように層間接続電極を形成するので、内部に実装する半導体チップの端子を接続するように設ける多数の層間接続電極を、一括して形成することができるので、形成する個数に関係なく1回の形成処理で迅速に形成することができ、また、パターン形成材料を用いてその開口部に充填するように形成するので、層間接続電極の形状も精度良く形成することができるようになる。
そして、層間接続電極を形成した後に、実装状態での高さ寸法が層間接続電極の高さ寸法以下となるようにあらかじめ研削された半導体チップをベアチップ実装し、半導体チップを覆うと共に層間接続電極の少なくとも上部を露出させるように樹脂層を形成するので、半導体チップ実装後に研削処理を行う必要がなくなり、樹脂層の形成方法として研削以外の方法を用いることもできるようになり、製造工程の設計自由度が高くなり、しかも、簡単且つ迅速に層間接続電極を形成した構成を得ることができる。
【0011】
請求項3の発明によれば、上記請求項2の発明において、半導体チップの実装状態では、その高さ寸法が層間接続電極の高さ寸法よりも所定寸法以上低くなるように設定しているので、樹脂を塗布した後に樹脂層を層間接続電極の高さとなるまで研削その他の方法で高さ調整を行うことで、半導体チップの裏面側の絶縁層を設けた構成とすることができるようになる。
【0012】
請求項4の発明によれば、下地に対して積層回路モジュールの構成である層間接続電極を形成する場合に、厚膜のパターン形成材料を塗布し、このパターン形成材料に層間接続電極の形状に対応した開口部を形成し、この開口部を充填するように層間接続電極を形成するので、内部に実装する半導体チップの端子を接続するように設ける多数の層間接続電極を、一括して形成することができるので、形成する個数に関係なく1回の形成処理で迅速に形成することができ、また、パターン形成材料を用いてその開口部に充填するように形成するので、層間接続電極の形状も精度良く形成することができるようになる。
そして、層間接続電極を形成するための厚膜のパターン形成材料を塗布する工程に先だって、下地に半導体チップを実装し、この後、厚膜のパターン形成材料を塗布し、厚膜のパターン形成材料が塗布された状態で半導体チップの高さが所定高さ寸法となるまで研削処理を実行し、これに続いて、パターン形成材料に対して層間接続電極の形状に対応した開口部を形成するようにしたので、厚膜のパターン形成材料を塗布した状態で半導体チップを所定の厚さ寸法となるように研削処理した状態で、その高さ寸法と同じ高さ寸法となったパターン形成材料により層間接続電極を形成するので、その高さ寸法を精度良く形成することができると共に、そのパターン形成材料の上面から突出するように層間接続電極を形成すれば、樹脂層を形成する際に簡単な工程で精度良く絶縁層を介した状態に半導体チップを埋込形成することができると共に、層間接続電極を表面に露出する構成とすることができる。
【0013】
請求項5の発明によれば、上記請求項2ないし4の発明において、半導体チップ及び層間接続電極を覆うように塗布された樹脂に対して、上面部から平板により加圧処理することにより層間接続電極の上面部を露出させる状態に形成するようにしたので、あらかじめ半導体チップの厚さ寸法が所定の寸法に研削等により形成されている場合には、層間接続電極を露出させるための処理を迅速且つ確実に行え、樹脂層を精度良く形成することができるようになる。
【0014】
請求項6の発明によれば、請求項2ないし5の発明において、半導体チップ及び層間接続電極を覆うように塗布された樹脂に対して、この樹脂を熱硬化させると共に、その後研削処理を行うことにより層間接続電極の上面部を露出させる状態に形成するようにしたので、半導体チップを研削する必要がある場合に、樹脂層を研削する過程で同時にこれを処理することができるようになり、迅速且つ確実に形成することができるようになる。
【0015】
請求項7の発明によれば、上記請求項1ないし6の発明において、パターン形成材料を、ネガ特性もしくはポジ特性を有する感光材料を用いるので、層間接続電極の開口部を形成する際のパターニング処理をネガあるいはポジのマスクを準備して露光させることで容易に形成することができるようになる。
【0016】
請求項8の発明によれば、請求項7の発明において、パターン形成材料を、紫外線、X線もしくは他の放射線等の可視光よりも短波長の光源で感光させるものとしているので、パターン形成用のマスクを透過する光源が回折や干渉などの現象をおこしてパターニングの精度が低下するのを極力防止して、シャープなパターン形成を行うことができるようになる。
【0017】
請求項9の発明によれば、上記請求項1ないし9の発明において、パターン形成材料として、熱硬化特性を有するものを用いるので、その耐久性の向上を図ることができ、パターン形成材料を形成した状態で研削等の機械的なストレスがかかる処理を実施する場合でも、これによってパターニングされた状態を損なうことなく処理を進めることができるようになる。
【0018】
請求項10の発明によれば、上記各発明において、層間接続電極の形成工程では、めっき処理を行うことでパターン形成材料の開口部に金属を充填することにより形成するので、所望の部分に選択的に金属をめっきすることで厚膜のパターン形成材料の厚さ寸法もしくはそれ以上の高さ寸法の層間接続電極を形成することができ、これによって、迅速に層間接続電極を形成することができると共に、パターン形成材料の開口部の形成精度に準じた形成精度で層間接続電極を形成することができるようになる。
【0019】
請求項11の発明によれば、請求項1ないし9の発明において、層間接続電極の形成工程では、パターン形成材料の開口部内に埋め込むように導電性ペーストを充填することにより形成するので、例えば印刷手法を用いて開口部内に導電性ペーストを充填した後に熱硬化処理などを行えば層間接続電極を迅速且つ精度良く形成することができるようになる。
【0025】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態として、下地としての配線基板上に1層分の積層回路モジュールを形成する場合の製造方法について図1ないし図5を参照しながら説明する。なお、この構成では、各配線基板の表面には他のICやディスクリート素子などの面実装部品が実装されるようになっている。
【0026】
本発明の製造方法が対象としている積層回路モジュール1は、図3(l)に示す模式的な断面のように構成されている。下地としての配線基板2は、例えば0.6〜0.8mm程度の厚さの多層配線基板を用いており、内部には複数層の導体層が所定の配線パターンに形成され、表裏に露出している配線パターン2a,2bに接続されている。この配線基板2上には、第1層の樹脂層3及び第2の樹脂層4が順次積層形成されている。
【0027】
第1層の樹脂層3は、ICやLSIに代表される半導体素子が作り込まれた半導体チップ5及び層間接続電極6等が配線基板1上に実装された状態で埋込形成されている。この場合、半導体チップ5は、素子形成面を下に向けた状態で配線基板1の配線パターンに対してバンプ電極7を介して電気的に接続されると共に、異方性導電ペースト8を用いて固定されており、いわゆるフェイスダウンでフリップチップ実装された状態となっている。
【0028】
また、層間接続電極6は、下端部が配線基板1の配線パターン2a,2b等に電気的に接続され、上端部が第1層の樹脂層3の上面に露出した状態に設けられている。第1層の樹脂層3は、厚さ寸法が例えば150μm程度に形成されており、半導体チップ5は100μm程度まで研削された状態となっている。
【0029】
なお、図3(図1及び図2も同様)では、説明を簡単にするために、積層回路モジュール1として半導体チップ5が1個搭載された場合の構成を示しているが、半導体チップ5に相当するさまざまな半導体チップを複数個搭載する構成を想定している。
【0030】
第2層の樹脂層4は、第1層の樹脂層3上に積層形成されるもので、半導体チップ5の上面側に絶縁層として機能するように例えば厚さ寸法が50μm程度となるように形成されている。この第2層の樹脂層4には、その下面側の層間接続電極6と上面側との間を電気的に導通状態とするためのバンプ電極9が埋め込んだ状態に形成されている。
【0031】
なお、後述するように、第1層の樹脂層3の上面は、研削により半導体チップ5と層間接続電極6とが露出するようにして所定厚さ寸法まで除去された結果、平坦な面として形成されている。したがって、半導体チップ5の裏面すなわち上面の半導体部分が露出した状態となっており、第2層の樹脂層4は、この半導体チップ5の露出部分を覆うように形成されるものである。
【0032】
上述のように構成しているので、半導体チップ5が実装されている部分が積層回路モジュール1の表面に露出しない構成とすることができ、ディスクリート部品を実装する面積を回路モジュール1の基板面全面を利用して行うこともできるし、他の積層回路モジュールを積層形成することもできるようになる。この結果、三次元的な実装構造を設けることができ、全体の実装効率を高めることができると共に、設計の自由度を高めることができるようになる。
【0033】
次に上記した積層回路モジュール1の製造方法について図4及び図5の工程フロー図ならびに図1ないし図3の各工程における断面構造図を参照しながら説明する。なお、積層回路モジュール1の実際の製造においては、例えば複数個を一度に製造することができるように、配線基板2が複数個分(例えば6個分)の積層回路モジュール1の大きさに形成されており、出来上がったものをダイシングなどの方法により切り離して最終的に積層回路モジュール1として得るものである。
【0034】
以下の説明では、図4の工程フローにしたがって、1個分の積層回路モジュール1の製造工程を次の7つの工程に分けて述べる。(1)下地準備工程S1、(2)層間接続電極形成工程S2、(3)チップ実装工程S3、(4)第1層の樹脂層形成工程S4、(5)研削工程S5、(6)配線電極形成工程S6、(7)第2層の樹脂層形成工程S7である。
【0035】
(1)下地準備工程S1
まず積層回路モジュール1を形成するための下地として用いる配線基板2を準備する。配線基板2は、片面を半導体チップ5をフリップチップ実装するのに対応した配線パターンにレイアウトし、その裏面(下面側)には、入出力電極パッドやディスクリート部品実装用パッドなどを配した配線パターンにレイアウトし、内部の配線用導体パターン層を介して接続する。
【0036】
(2)層間接続電極形成工程S2
次に、配線基板2上に層間接続電極6を形成する。この工程では、図5に示す工程フローにしたがって処理が行われる。まず、図1(a)に示すように、配線基板2上にパターン形成材料としての厚膜レジスト10を100〜150μmの範囲で所定の膜厚に塗布する(厚膜レジスト塗布工程P1)。この場合、厚膜レジスト10は、例えばLIGA(Lithographie Galvanoformung und Abformung )プロセスなどで使用されるIBM社が開発したSU−8と呼ばれるフォトレジストを用いており、これはエポキシ系の樹脂で紫外線で露光するネガタイプのレジストとして知られているものである。
【0037】
なお、パターン形成材料としては、上述の材料以外でも、厚膜レジストとして機能するものであれば上述したネガタイプで、エポキシ系で、且つ紫外線露光の各条件に限らず、ポジタイプでも良いし、多の材料でも良いし、さらには、紫外線以外の短波長の光であるX線やSR(Syncrotron Radiation)と呼ばれる放射光により露光するものでも良い。
【0038】
続いて、図1(b)に示すように、層間接続電極6を形成するためのパターンを形成したフォトマスク11を用いて紫外線で露光する(露光工程P2)。これにより、紫外線が露光された部分の厚膜レジスト10が感光して変質し、レジストパターニング処理において溶けない状態となる。
【0039】
層間接続電極6の配置位置は、半導体チップ5を実装する領域の周囲の所定位置で、下地である配線基板2の配線パターン2a,2bが露出している部分に設定される。同図中では半導体チップ5の両側に層間接続電極6を各1個配置するように示しているが、一般には半導体チップ5の機能に応じて数十個から数百個程度の個数が配置されるようになっている。
【0040】
この後、図1(c)に示すように、現像処理を行って層間接続電極6を形成する部分の厚膜レジスト10を選択的に除去して開口部10aを形成する(開口部形成工程P3)。この開口部10aは、深さ寸法が100〜150μmで外径が例えば10〜50μm程度に形成されるもので、厚膜レジスト10を用いた技術により、高いアスペクト比で深さ方向に対する精度が良好なパターンを形成することができる。
【0041】
次に、図1(d)に示すように、めっき処理を実施することにより、開口部10aの部分に層間接続電極6となる金属例えば銅(Cu)を充填形成する(電極形成工程P4)。このめっき処理では銅めっきを行う場合で説明しているが、他の金属をめっきすることもできる。続いて、図2(e)に示すように、厚膜レジスト11を除去して層間接続電極6を独立して形成された状態にする(厚膜レジスト除去工程P5)。以上のようにして、層間接続電極形成工程S1が終了し、層間接続電極6が形成される。
【0042】
(3)チップ実装工程S3
続いて、図2(f)に示すように、半導体チップ5を配線基板2にフリップチップ実装する。なお、この半導体チップ5の実装に先だって、バンプ電極7を形成する。バンプ電極7は、金(Au)や銅(Cu)などのスタッドバンプをボールボンダなどで形成するもので、はんだバンプと異なり半導体チップ5を実装する際にはリフロー処理を行うことができないので、前述のように配線基板2の実装位置に異方性導電ペースト8を塗布する。
【0043】
配線基板2に異方性導電ペースト8を塗布し、この状態で半導体チップ5を載置し、半導体チップ5を載置して加圧しながら加熱することで硬化処理を行う。半導体チップ5に加える力は、1個のバンプ電極7あたり数百〜千数百mN(ミリニュートン)であり、その状態で加熱することで異方性導電ペースト12が熱硬化する。このときの硬化温度は、例えば120℃〜140℃の範囲の所定温度としている。
【0044】
なお、実装する半導体チップ5の厚さ寸法は、例えば製造工程で15cm径のウエハを用いている場合には300〜600μmであり、チップ状態で供給される場合に、少なくとも300μm程度であることが一般的である。ウエハ状態で比較的厚い場合でもチップに切断する前に研削して薄くする場合もある。また、バンプ電極7を金により形成する場合で説明したが、例えば、銅製のバンプ電極を形成するようにしても良い。
【0045】
(4)第1層の樹脂層形成工程S4
次に、図2(g)に示すように、フリップチップ実装した半導体チップ5及び層間接続電極6を熱硬化性樹脂12で埋め込んで第1の樹脂層3となる構成を形成する。熱硬化樹脂12は、例えばエポキシ系の材料からなり、配線基板2の上面に塗布された後、120〜140℃の範囲の熱処理温度で熱硬化処理が行われる。この場合、塗布作業は、エポキシ系熱硬化性樹脂12が半導体チップ5及び層間接続電極6を完全に覆うように行う。
【0046】
エポキシ系熱硬化性樹脂12の選択は、一連の製造工程中の加圧、加熱などの処理に対して十分な耐性を持つものを基準とする。なお、この実施形態においては、エポキシ系熱硬化性樹脂12として、ガラス転移温度が140℃以上である材料を用いており、ガラス転移温度以下の温度で熱硬化処理が行われるようになっている。
【0047】
これにより、エポキシ系熱硬化性樹脂12が熱硬化する際に、軟化して塑性変形したり、半導体チップ5に予想外の応力を与えるのを防止することができる。また、熱硬化処理の処理時間は処理温度に依存するが、例えば数分から20分程度の範囲の所定時間を設定する。この熱処理温度と熱処理時間との関係は、温度を高く設定することで短時間にすることができるが、半導体チップ5に与える応力も大きくなることが予想されるため、それらのことを考慮した上で、適切な温度と時間に設定することが必要となる。
【0048】
(5)研削工程S5
次に、図2(h)に示すように、半導体チップ5と層間接続電極6とを埋め込んだ樹脂層12を研削して第1の樹脂層3を形成する。ここでは、研削機械を用いて樹脂層12を表面から研削してゆき、半導体チップ5が露出すると、これも一緒に研削を行い、最終的に層間接続電極6の上面部が露出した時点で研削処理を終了する。したがって、半導体チップ5の厚さ寸法が100μm程度で配線基板2の表面からの高さ寸法が150μm程度となるまで研削処理を行うことになる。
【0049】
この結果、研削後の樹脂層12の表面には、半導体チップ5の裏面側が露出すると共に、層間接続電極6の上部が露出した状態となる。これにより、第1の樹脂層3を貫通した状態で埋め込むように層間接続電極6を形成することができると共に、内部には所定厚さ寸法に研削された半導体チップ5が埋込形成された状態とすることができる。
【0050】
(6)配線電極形成工程S6
次に、図3(i)に示すように、バンプ電極9を形成する。これは、前述したと同様にして金(Au)や銅(Cu)のスタッドバンプをボールボンダを用いて形成するものである。この場合、バンプ電極9の高さ寸法は、例えば50μm程度である。
【0051】
(7)第2層の樹脂層形成工程S7
続いて、図3(j),(k)に示すように、バンプ電極9を埋め込んだ状態となるようにて第2の樹脂層4を形成する。まず、研削した第1の樹脂層3の上面に、バンプ電極9を覆うようにしてエポキシ系熱硬化性樹脂13を塗布する(図3(j)参照)。次に、板厚1mm程度で且つその平面度及び平行度が良好な平板ガラス14に離型剤14aを塗布した状態で、塗布した熱硬化性樹脂13の上に載置して加圧しながら熱硬化処理を行う(図3(k)参照)。この場合、平板ガラス14は、加圧時に変形が起こらないようなものを用いており、また、離型剤14aはシリコン系の高耐熱のもので、例えば鋳造で用いる離型剤のようなものを使用している。
【0052】
平板ガラス14で熱硬化性樹脂13で覆われたバンプ電極9を押しつぶす。バンプ電極9に加える力は、1個あたり数百〜千数百mN程度としている。そして、この状態で加熱して熱硬化性樹脂13を硬化させ、第2の樹脂層4を形成する。このときの熱硬化温度は、120〜140℃の範囲の所定温度で行う。
【0053】
これにより、第2の樹脂層4が形成され、バンプ電極9はその上面部が露出した状態に形成される。半導体チップ5及び層間接続電極6は、第1の樹脂層3及び第2の樹脂層4に埋め込まれた状態に形成されると共に、層間接続電極6は、バンプ電極9により第2の樹脂層4の表面に電気的に接続可能な状態に導かれるようになる。
【0054】
以上の工程を経ることにより、1層分の積層回路モジュール1が得られる。さらに多層の構造のものに適用する場合には、上述と同様の工程を繰り返し実施することで、この積層回路モジュール1の上に同様の構造で他の半導体チップを埋込形成した積層回路モジュールを形成することができる。
【0055】
そして、最終的には、前述したように、ダイシング工程などを経て1個ずつの回路モジュール1に分割し、最後に配線基板2に他の半導体素子やディスクリート部品などの面実装部品を実装配置して実装密度の高いコンパクトな構成の回路基板を得ることができるようになる。
【0056】
このような第1の実施形態によれば、層間接続電極6を形成する際に、銅などの金属をめっき処理により一括して形成するので、従来技術のJPS法などを用いた方法に比べて形成に必要な処理時間が1個当たりの処理時間に比例するのではなく、すべての層間接続電極6を一括して形成することができるようになる。このことは、搭載する半導体チップ5の種類すなわち配線電極の数や、搭載する半導体チップ5の個数に関係なく、一括して層間接続電極6を形成することができるので、形成する層間接続電極6の個数が集積度の向上等の目的で増えるにしたがって、その効果は大きくなっていく。また、LIGAプロセスなどに用いる手法を応用しているので、厚膜レジスト10を利用して効率良くしかも精度良く層間接続電極6を形成することができる。
【0057】
(第2の実施形態)
図6及び図7は本発明の第2の実施形態を示すもので、上記した第1の実施形態と異なるところは、製造工程を示す図7のように、チップ実装工程S3に代えて研削済チップ実装工程S8を実施し、研削工程S5に代えて加圧硬化処理工程S9を実施することにより積層回路モジュール15を形成するようにしたところである。
【0058】
図6(e)は積層回路モジュール15の断面構成を示しており、この実施形態においては、1層分の樹脂層16により前述同様の構成を得るようにしており、この点を除いて第1の実施形態と同じ構成となっている。
【0059】
次に、上記構成の製造方法について説明する。この第2の実施形態においては、下地準備工程Q1(下地準備工程S1と同じ)を実施して配線基板2を準備した後、層間接続電極形成工程Q2(層間接続電極形成工程S2と同じ)を実施して層間接続電極6を形成する(図6(a)参照)。
【0060】
続いて、図6(b)に示すように、あらかじめ研削処理を行って所定厚さ寸法に調整した半導体チップ5を配線基板2に実装する(研削済チップ実装工程Q3)。このときの半導体チップ5の厚さ寸法は、配線基板2への実装状態で層間接続電極6の高さ寸法よりも低くなるように、あらかじめウエハまたはチップの状態で研削処理を行って調製されている。
【0061】
この後、図6(c)に示すように、エポキシ系熱硬化性樹脂17を塗布し、半導体チップ5及び層間接続電極6を埋め込む(樹脂層形成工程Q4)。次に、図6(d)に示すように、塗布した熱硬化性樹脂17の上から離型剤14aを表面に塗布した平板ガラス14をあてがって加圧しながら熱硬化処理を行う(加圧硬化処理工程Q5)。
【0062】
このとき、平板ガラス14に加える力は、例えば層間接続電極1個あたり数百〜千数百mN程度となるように設定し、熱硬化温度は110℃程度である。熱硬化処理後に、平板ガラス14を取り除くと、樹脂層16が形成され、その表面には層間接続電極6の上部が露出した状態となるように形成されている(図6(d)参照)。
【0063】
このような第2の実施形態によれば、あらかじめ研削処理を行った状態で半導体チップ5を実装するので、樹脂層16を形成する際に研削処理以外の工程を採用することができ、この実施形態におけるように平板ガラス14で加圧しながら熱硬化処理を行えば簡単且つ安価に積層回路モジュール15を製作することができるようになる。
【0064】
(第3の実施形態)
図8ないし図10は本発明の第3の実施形態を示すもので、第2の実施形態と異なるところは、半導体チップ5を先に実装してから層間接続電極6を形成するようにしたところである。このように半導体チップ5を先に実装することにより、研削処理を先に行うことができるようになる。
【0065】
図10はその製造工程を示すもので、下地準備工程R1(下地準備工程S1と同じ)を実施すると、次に、図8(a)に示すように、準備した配線基板2に半導体チップ5を実装する(チップ実装工程R2)。続いて、図8(b)に示すように、実装した半導体チップ5をその状態で研削処理を行い所定厚さ寸法に調整する(研削工程R3)。
【0066】
次に、層間接続電極形成工程R4を実施することにより、層間接続電極6を形成する。この場合、まず、図8(c)に示すように、配線基板2上に厚膜レジスト10を半導体チップ5を覆うように塗布する(厚膜レジスト塗布工程P1)。次に、図8(d)に示すように、第1の実施形態と同様にしてフォトマスク11を用いて紫外線で露光する(露光工程P2)。この後、図9(e)に示すように、現像処理を行って層間接続電極6を形成する部分の厚膜レジスト10を選択的に除去して開口部10aを形成する(開口部形成工程P3)。
【0067】
次に、図9(f)に示すように、めっき処理を実施することにより、開口部10aの部分に層間接続電極6となる金属例えば銅(Cu)を充填形成する(電極形成工程P4)。続いて、図9(g)に示すように、厚膜レジスト11を除去して層間接続電極6を独立して形成された状態にする(厚膜レジスト除去工程P5)。以上のようにして、層間接続電極形成工程R4が終了し、層間接続電極6が形成される。
【0068】
以下の工程においては、第2の実施形態と同様にして、樹脂層形成工程R5(樹脂層形成工程Q4と同じ)を実施すると共に、加圧硬化処理工程R6(加圧硬化処理工程Q5と同じ)を実施することにより、積層回路モジュール15を得ることができる。
【0069】
このような第3の実施形態によっても同様の効果を得ることができると共に、研削工程R3を層間接続電極6を形成する前に実施するので、層間接続電極6の高さ寸法を半導体チップ5の高さ寸法に対して高くなるように設定することができ、これによって樹脂層16を1層分形成するだけの加工処理で積層回路モジュール15を形成することができるようになる。
【0070】
(第4の実施形態)
図11ないし図13は本発明の第4の実施形態を示すもので、第3の実施形態と異なるところは、半導体チップ5を実装した後に、研削工程に先だって厚膜レジスト10を塗布する工程を実施するようにしたところである。図13はその製造工程を示すもので、下地準備工程T1(下地準備工程R1と同じ)を実施すると共に、図11(a)い示すようにチップ実装工程T2(チップ実装工程R2と同じ)を実施する。
【0071】
続いて、図11(b)に示すように、厚膜レジスト塗布工程T3を実施する。この場合、ここではパターン形成材料である厚膜レジスト18としてポジタイプのレジストを用いている。塗布した後に、厚膜レジスト18を熱硬化させるために、例えば100℃程度で熱処理する。これは、続く研削処理に対して厚膜レジスト18が損傷を受けないようにするためである。
【0072】
そして、厚膜レジスト18を塗布した状態で、続いて図11(c)に示すように、研削工程T4を実施する。つまり、ここでは、厚膜レジスト18と共に半導体チップ5を所定厚さ寸法となるまで研削処理を行うことになる。したがって、厚膜レジスト18としては、研削処理を行ってもこれによって損傷を受けることのない材料を選んで使用することが前提である。
【0073】
続いて、図11(d)に示すように、ポジタイプ用のパターニングが施されたフォトマスク19を研削された面厚膜レジスト18の表面に位置合わせをして載置して紫外線により露光を行う(露光工程T5)。この後、図11(e)に示すように、露光された厚膜レジスト18の現像処理を行って層間接続電極6に対応する部分に開口部18aを形成する(開口部形成工程T6)。
【0074】
次に、図12(f)に示すように、形成した開口部18aに電極金属を充填するように前述したようなめっき処理を行う(電極形成工程T7)。このとき、めっき処理により形成する層間接続電極6の高さ寸法は、厚膜レジスト18の上面よりも突出する所定位置までとされている。開口部18aの上面部よりも上の部分では層間接続電極6はやや広がる傾向となる場合もあるが、実質的に悪影響を及ぼさぬ程度の量である。
【0075】
この後、図12(g)に示すように、厚膜レジスト18を除去すると(厚膜レジスト除去工程T8)、第3の実施形態における図9(g)と同じ状態に形成することができる。この後、同様の製造工程を経て積層回路モジュール15を得る。具体的には、図12(h)に示すように、エポキシ系熱硬化性樹脂17を塗布して樹脂層形成工程T9を実施する。次いで、離型剤14aを表面に塗布した平板ガラス14を用いて加圧硬化処理工程T9を実施する。これにより、図12(j)に示すように、積層回路モジュール15を得る。
そして、このような第4の実施形態によっても、第3の実施形態と同様の作用硬化を得ることができる。
【0076】
(第5の実施形態)
図14及び図15は本発明の第5の実施形態を示すもので、第2,第3あるいは第4の実施形態と異なるところは、樹脂層16を加圧硬化処理工程Q5,R6やT10のように形成するのではなく、熱硬化した樹脂17を研削することで樹脂層16を得るようにしたところである。
【0077】
すなわち、配線基板2に実装された半導体チップ5は所定厚さ寸法に研削されており、その周辺部には層間接続電極6が半導体チップ5の高さ寸法よりも高い所定寸法に形成された状態とされた(第2の実施形態の図6(b)の状態、第3の実施形態の図9(g)の状態、第4の実施形態の図12(g)の状態)後に、次の構成が実施される。
【0078】
図15にその製造工程の一部を示すように、まず、エポキシ系熱硬化性樹脂17を塗布して樹脂層形成工程T9を実施する(図14(a)参照)。続いて、所定温度で熱処理を行うことで塗布した熱硬化性樹脂17を硬化させる(熱硬化処理工程T11)。この後、図14(b)に示すように、熱硬化樹脂17を上面から層間接続電極6が露出するまで研削する(研削工程T12)。これにより、積層回路モジュール15を得ることができる。
【0079】
(第6の実施形態)
図16は本発明の第6の実施形態を示すもので、第4の実施形態と異なるところは、電極形成工程T7の形成方法とそれ以降の処理工程である。すなわち、この実施形態においては、層間接続電極20を、めっき処理ではなく印刷処理により形成するようにしたところが異なる。
【0080】
第4の実施形態で述べたように、厚膜レジスト18を露光工程T5を経て開口部形成工程T6により、開口部18aを形成すると(図11(e)参照)、この後、スクリーン印刷の技術を用いて、スキージ21により導電性ペースト22を厚膜レジスト18の上から印刷処理を行う(図16(a)参照)。これにより、厚膜レジスト18の開口部18aの内部に導電性ペースト22を充填させ、この後、熱硬化処理を行って層間接続電極20を形成する。
【0081】
続いて、図16(b)に示すように、厚膜レジスト18を除去すると、導電性ペースト22により立設された層間接続電極20が得られる。なお、この状態では、印刷処理の関係で、層間接続電極20の高さ寸法を厚膜レジスト18の高さ寸法以上に形成することができないので、半導体チップ5の高さ寸法と同じ寸法に形成されることになる。しがたって、以降の処理工程においては、第4の実施形態と同様の処理工程を実施することができないので、次のようにして処理を実施する。
【0082】
まず、半導体チップ5及び層間接続電極20を覆うようにエポキシ系熱硬化性樹脂を塗布して加圧熱硬化処理工程を行うことで第1層の樹脂層3を形成する。続いて、第1の実施形態における配線電極形成工程S6を実施することで、層間接続電極20の上部に、図16(d)に示すように、バンプ電極9を形成する。続いて、第2層の樹脂層形成工程S7を実施して、バンプ電極9を埋め込むようにして第2層の樹脂層4を形成し、これにより積層回路モジュールを得ることができる。
【0083】
(第7の実施形態)
図17は本発明の第7の実施形態を示すもので、上述の各実施形態と異なり、次のようにして層間接続電極23を形成する。すなわち、配線基板2上に半導体チップ5(厚さ寸法100μm程度)を実装し(図17(a)参照)、この状態で、超音波接合装置24を用いて金(Au)製の柱(例えば、高さ200μm、直径100μm程度の金線)を超音波接合する(図17(b)参照)。この場合、半導体チップ5の実装状態での高さ寸法は150μm程度であるから、層間接続電極23は半導体チップ5よりも50μm程度高い寸法に設定されている。この後、エポキシ系熱硬化性樹脂12を塗布し(図17(c)参照)、以降は、加圧硬化処理工程を実施して積層回路モジュールを得る。
【0084】
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
パターン形成材料として厚膜レジスト10,18などを用いた場合について説明したが、これに限らず、LIGAプロセス以外に適用される材料であっても、上記目的を達成可能なものであれが使用することができる。
【0085】
第1層の樹脂層3及び第2層の樹脂層4を用いる構成の場合に、同じ樹脂を用いても良いし、異なる種類の樹脂を用いても良い。それらの選択は、応力の関係や親和性あるいは電気的特性などの様々な観点から最適なものを用いることができる。
第2の樹脂層4中に埋込形成しているバンプ電極9は、導電性ペーストを印刷などにより形成しても良い。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す処理工程に対応した模式的断面図(その1)
【図2】処理工程に対応した模式的断面図(その2)
【図3】処理工程に対応した模式的断面図(その3)
【図4】工程フロー図(その1)
【図5】工程フロー図(その2)
【図6】本発明の第2の実施形態を示す処理工程に対応した模式的断面図
【図7】工程フロー図
【図8】本発明の第3の実施形態を示す処理工程に対応した模式的断面図(その1)
【図9】処理工程に対応した模式的断面図(その2)
【図10】工程フロー図
【図11】本発明の第4の実施形態を示す処理工程に対応した模式的断面図(その1)
【図12】処理工程に対応した模式的断面図(その2)
【図13】工程フロー図
【図14】本発明の第5の実施形態を示す処理工程に対応した模式的断面図
【図15】工程フロー図
【図16】本発明の第6の実施形態を示す処理工程に対応した模式的断面図
【図17】本発明の第7の実施形態を示す処理工程に対応した模式的断面図
【符号の説明】
1,15は積層回路モジュール、2は配線基板、3は第1層の樹脂層、4は第2層の樹脂層、5は半導体チップ、6,20,23は層間接続電極、7はバンプ電極、8は異方性導電ペースト、9はバンプ電極、10,18は厚膜レジスト(パターン形成材料)、10aは開口部、11,19はフォトマスク、12,13,17はエポキシ系熱硬化性樹脂、14は平板ガラス、14aは離型剤、16は樹脂層、21はスキージ、22は導電性ペースト、24は超音波接合装置である。
Claims (11)
- 下地となる配線基板もしくは他の積層回路モジュールの上に半導体チップを電気的に接続した状態で樹脂封止した構成の積層回路モジュールを積層形成する積層回路モジュールの製造方法において、
前記下地に厚膜のパターン形成材料を塗布する工程と、
前記パターン形成材料に対して前記下地と上部との間を電気的に接続するための層間接続電極の形状に対応した開口部を形成する工程と、
前記パターン形成材料の開口部を充填するように前記層間接続電極を形成する工程と、
前記パターン形成材料を除去する工程と、
前記半導体チップをベアチップ実装する工程と、
この半導体チップを覆うようにして樹脂を塗布する工程と、
前記塗布された樹脂の上から研削処理を行うことで前記半導体チップを所定の厚さ寸法に研削すると共に前記層間接続電極を露出させる工程と、
露出している前記層間接続電極に電気的に接続するスタッドバンプを形成する工程と、
前記スタッドバンプの少なくとも上面部分を露出する状態で且つ前記半導体チップの研削された上面部を覆うように樹脂層を形成する工程と
を含んでなる積層回路モジュールの製造方法。 - 下地となる配線基板もしくは他の積層回路モジュールの上に半導体チップを電気的に接続した状態で樹脂封止した構成の積層回路モジュールを積層形成する積層回路モジュールの製造方法において、
前記下地に厚膜のパターン形成材料を塗布する工程と、
前記パターン形成材料に対して前記下地と上部との間を電気的に接続するための層間接続電極の形状に対応した開口部を形成する工程と、
前記パターン形成材料の開口部を充填するように前記層間接続電極を形成する工程と、
前記パターン形成材料を除去する工程と、
実装状態での高さ寸法が前記層間接続電極の高さ寸法以下となるようにあらかじめ研削された前記半導体チップをベアチップ実装する工程と、
前記半導体チップを覆うと共に前記層間接続電極の少なくとも上面部を露出させるように樹脂層を形成する工程と
を実施することを特徴とする積層回路モジュールの製造方法。 - 請求項2に記載の積層回路モジュールの製造方法において、
前記半導体チップの実装状態では、その高さ寸法が前記層間接続電極の高さ寸法よりも所定寸法以上低くなるように設定されていることを特徴とする積層回路モジュールの製造方法。 - 下地となる配線基板もしくは他の積層回路モジュールの上に半導体チップを電気的に接続した状態で樹脂封止した構成の積層回路モジュールを積層形成する積層回路モジュールの製造方法において、
前記下地に前記半導体チップを実装する工程と、
前記下地に前記半導体チップを覆うように厚膜のパターン形成材料を塗布する工程と、
前記厚膜のパターン形成材料が塗布された状態で前記半導体チップの高さが所定高さ寸法となるまで研削処理を行う工程と、
前記パターン形成材料に対して前記下地と上部との間を電気的に接続するための層間接続電極の形状に対応した開口部を形成する工程と、
前記パターン形成材料の開口部を充填するように前記層間接続電極を形成する工程と、
前記パターン形成材料を除去する工程と
を実施することを特徴とする積層回路モジュールの製造方法。 - 請求項2ないし4のいずれかに記載の積層回路モジュールの製造方法において、
前記半導体チップ及び前記層間接続電極を覆うように塗布された樹脂に対して、上面部から平板により加圧しながら熱硬化処理をすることにより前記層間接続電極の少なくとも上面部を露出させる状態に形成することを特徴とする積層回路モジュールの製造方法。 - 請求項2ないし5のいずれかに記載の積層回路モジュールの製造方法において、
前記半導体チップ及び前記層間接続電極を覆うように塗布された樹脂に対して、この樹脂を熱硬化させると共に、その後研削処理を行うことにより前記層間接続電極の上面部を露出させる状態に形成することを特徴とする積層回路モジュールの製造方法。 - 請求項1ないし6のいずれかに記載の積層回路モジュールの製造方法において、
前記パターン形成材料は、ネガ特性もしくはポジ特性を有する感光材料であることを特徴とする積層回路モジュールの製造方法。 - 請求項7に記載の積層回路モジュールの製造方法において、
前記パターン形成材料は、紫外線、X線もしくは他の放射線等の可視光よりも短波長の光源で感光させる材料を用いることを特徴とする積層回路モジュールの製造方法。 - 請求項1ないし8のいずれかに記載の積層回路モジュールの製造方法において、
前記パターン形成材料は、熱硬化特性を有するものを用いていることを特徴とする積層回路モジュールの製造方法。 - 請求項1ないし9のいずれかに記載の積層回路モジュールの製造方法において、
前記層間接続電極の形成工程では、めっき処理を行うことで前記パターン形成材料の開口部に金属を充填することにより前記層間接続電極を形成することを特徴とする積層回路モジュールの製造方法。 - 請求項1ないし9のいずれかに記載の積層回路モジュールの製造方法において、
前記層間接続電極の形成工程では、前記パターン形成材料の開口部内に埋め込むように導電性ペーストを充填することにより前記層間接続電極を形成することを特徴とする積層回路モジュールの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001164433A JP4380088B2 (ja) | 2001-05-31 | 2001-05-31 | 積層回路モジュールの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001164433A JP4380088B2 (ja) | 2001-05-31 | 2001-05-31 | 積層回路モジュールの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002359350A JP2002359350A (ja) | 2002-12-13 |
JP4380088B2 true JP4380088B2 (ja) | 2009-12-09 |
Family
ID=19007253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001164433A Expired - Fee Related JP4380088B2 (ja) | 2001-05-31 | 2001-05-31 | 積層回路モジュールの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4380088B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4322844B2 (ja) | 2005-06-10 | 2009-09-02 | シャープ株式会社 | 半導体装置および積層型半導体装置 |
JP5215587B2 (ja) * | 2007-04-27 | 2013-06-19 | ラピスセミコンダクタ株式会社 | 半導体装置 |
JP2009094457A (ja) * | 2007-09-18 | 2009-04-30 | Olympus Corp | 積層実装構造体及び積層実装構造体の製造方法 |
JP2009246104A (ja) * | 2008-03-31 | 2009-10-22 | Kyushu Institute Of Technology | 配線用電子部品及びその製造方法 |
KR101152822B1 (ko) | 2009-07-31 | 2012-06-12 | 에스케이하이닉스 주식회사 | 웨이퍼의 형성방법 |
JP2013058515A (ja) * | 2011-09-07 | 2013-03-28 | Murata Mfg Co Ltd | モジュールの製造方法 |
US9082885B2 (en) | 2013-05-30 | 2015-07-14 | Samsung Electronics Co., Ltd. | Semiconductor chip bonding apparatus and method of forming semiconductor device using the same |
CN110402491B (zh) * | 2017-03-14 | 2022-11-18 | 株式会社村田制作所 | 电路模块及其制造方法 |
-
2001
- 2001-05-31 JP JP2001164433A patent/JP4380088B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002359350A (ja) | 2002-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101011882B1 (ko) | 회로 장치 및 회로 장치의 제조 방법 | |
US7112467B2 (en) | Structure and method for temporarily holding integrated circuit chips in accurate alignment | |
KR101803612B1 (ko) | 3d 패키지 구조 및 그 형성 방법 | |
KR101193416B1 (ko) | 3차원 실장 반도체 장치 및 그의 제조 방법 | |
US6506632B1 (en) | Method of forming IC package having downward-facing chip cavity | |
JP5639368B2 (ja) | スタック式ダイ埋め込み型チップビルドアップのためのシステム及び方法 | |
US6338985B1 (en) | Making chip size semiconductor packages | |
US7498200B2 (en) | Electronic-parts-packaging structure in which a semiconductor chip is mounted on a wiring substrate and buried in an insulation film | |
JP5207896B2 (ja) | 半導体装置及びその製造方法 | |
JP2009506572A (ja) | 相互接続構造を含むマイクロフィーチャ組立品およびそのような相互接続構造を形成するための方法 | |
JP5406572B2 (ja) | 電子部品内蔵配線基板及びその製造方法 | |
US20120119391A1 (en) | Semiconductor package and manufacturing method thereof | |
JP2002261190A (ja) | 半導体装置、その製造方法及び電子機器 | |
JP3450236B2 (ja) | 半導体装置及びその製造方法 | |
JP3967263B2 (ja) | 半導体装置及び表示装置 | |
AU2003253425A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2004538619A (ja) | バンプのない積層配線構造を有する超小型電子パッケージ | |
US8664750B2 (en) | Semiconductor substrate, package and device | |
JP5280032B2 (ja) | 配線基板 | |
JP2010118589A (ja) | 電子部品内蔵配線基板の製造方法 | |
CN111354649B (zh) | 封装结构与其形成方法 | |
JP4380088B2 (ja) | 積層回路モジュールの製造方法 | |
US8053281B2 (en) | Method of forming a wafer level package | |
JP2003046026A (ja) | 半導体装置及びその製造方法 | |
EP1369919A1 (en) | Flip chip package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070727 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090608 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090616 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090805 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090901 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090914 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |