KR102448238B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지가 제공된다. 상기 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 결합되는 플립칩, 상기 플립칩 상에 적층되고, 상면에 제1 및 제2 단자를 포함하는 인터포저, 상기 제1 단자와 상기 패키지 기판을 연결하는 본딩 와이어 및 상기 인터포저, 상기 플립칩 및 상기 본딩 와이어를 덮는 몰드층을 포함하되, 상기 몰드층은 상기 제2 단자를 노출시키는 시그널 홀과, 상기 인터포저 상면에 상기 시그널 홀과 이격되는 복수의 더미홀을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
최근 반도체 산업의 추세는 지속적으로 반도체 제품을 소형화, 박막화, 경량화하고 고집적화, 고밀도화하는 것이다. 반도체 소자를 여러 개 탑재한 스택 패키지는 초박막형이면서 고집적, 고밀도를 실현하는 패키지로 그 필요성이 점점 커지고 있다.
한편, 다층으로 스택하는 패키지는 열팽창 계수가 다른 여러 물질이 포함되므로 패키지가 특정 방향으로 뒤틀리는 워피지(warpage)가 발생할 수 있다. 이러한 워피지는 패키지의 신뢰도를 크게 낮출 수 있으므로 이를 방지하는 대책이 필요하다.
본 발명이 해결하려는 과제는 워피지의 발생을 방지하기 위한 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 결합되는 플립칩, 상기 플립칩 상에 적층되고, 상면에 제1 및 제2 단자를 포함하는 인터포저, 상기 제1 단자와 상기 패키지 기판을 연결하는 본딩 와이어 및 상기 인터포저, 상기 플립칩 및 상기 본딩 와이어를 덮는 몰드층을 포함하되, 상기 몰드층은 상기 제2 단자를 노출시키는 시그널 홀과, 상기 인터포저 상면에 상기 시그널 홀과 이격되는 복수의 더미홀을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는 하부 패키지로서, 패키지 기판과, 상기 패키지 기판 상에 결합되는 플립칩과, 상기 플립칩 상에 적층되고, 상면에 제1 및 제2 단자를 포함하는 인터포저와, 상기 인터포저 및 상기 플립칩을 덮는 몰드층을 포함하되, 상기 몰드층은 상기 제2 단자를 노출시키는 시그널 홀과, 상기 인터포저 상면에 상기 시그널 홀과 이격되는 더미홀을 포함하는 하부 패키지 및 상기 하부 패키지 상에 적층된 상부 패키지를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 복수의 마이크로 범프, 상기 복수의 마이크로 범프 상에 적층되고, 상기 복수의 마이크로 범프를 통해서 상기 패키지 기판과 전기적으로 연결되는 플립칩, 상기 플립칩과 상기 패키지 기판 사이에 상기 복수의 마이크로 범프를 감싸는 언더필막, 상기 플립칩 상에 형성되는 접착막, 상기 접착막 상에 적층되는 인터포저로서, 상기 인터포저는 상면에 제1 및 제2 단자를 포함하는 인터포저, 상기 제1 단자와 상기 패키지 기판을 전기적으로 연결하는 본딩 와이어 및 상기 인터포저, 상기 플립칩 및 상기 본딩 와이어를 덮는 몰드층을 포함하되, 상기 몰드층은 상기 제2 단자를 노출시키는 시그널 홀과, 상기 인터포저 상면에 상기 시그널 홀과 이격되는 복수의 더미홀을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 반도체 패키지의 워피지를 설명하기 위한 개념도이다.
도 3은 도 1의 A 부분을 확대한 도면이다.
도 4는 도 1의 반도체 패키지를 위에서 바라본 평면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 도 5의 반도체 패키지를 위에서 바라본 평면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 2는 도 1의 반도체 패키지의 워피지를 설명하기 위한 개념도이다. 도 3은 도 1의 A 부분을 확대한 도면이고, 도 4는 도 1의 반도체 패키지를 위에서 바라본 평면도이다.
제1 방향(X)은 수평 방향 중 일 방향이고, 제2 방향(Y)은 수평 방향 중 제1 방향(X)과 교차하는 방향일 수 있다. 예를 들어, 제1 방향(X)과 제2 방향(Y)은 서로 수직으로 교차하는 방향일 수 있다.
제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 모두 교차하는 방향일 수 있다. 예를 들어, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 모두 수직으로 교차하는 방향일 수 있다. 제3 방향(Z)은 예를 들어, 수직 방향일 수 있다. 이 경우, 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 모두 서로 수직하게 교차하는 오소고날(orthogonal)한 방향일 수 있다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 패키지 기판(100), 플립칩(200), 마이크로 범프(210), 제1 언더필막(220), 인터포저(300), 접착막(310), 본딩 와이어(340) 및 몰드층(400)을 포함한다.
패키지 기판(100)은 상면에 플립칩(200) 및 인터포저(300)를 안착할 수 있다. 즉, 플립칩(200) 및 인터포저(300)는 순차적으로 패키지 기판(100) 상에 적층될 수 있다. 패키지 기판(100)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
패키지 기판(100)이 PCB인 경우에는 패키지 기판(100)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 상기 패키지 기판(100)은 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 패키지 기판(100)의 표면은 솔더레지스트에 의해서 커버될 수 있다.
패키지 기판(100)은 와이어 본딩 단자(110) 및 마이크로 범프 단자(130)를 포함한다. 와이어 본딩 단자(110) 및 마이크로 범프 단자(130)는 패키지 기판(100)의 상면에 배치될 수 있다. 와이어 본딩 단자(110) 및 마이크로 범프 단자(130)는 상수란 솔더레지스트에 의해서 커버되지 않고 노출될 수 있다.
또한, 도시되지 않았지만 패키지 기판(100)은 하면에 하면 단자를 포함할 수 있다. 하면 단자는 제1 솔더볼(120)이 접하는 부분일 수 있다.
상기 하면 단자, 와이어 본딩 단자(110) 및 마이크로 범프 단자(130)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper) 중 적어도 하나를 포함할 수 있다. 상기 하면 단자, 와이어 본딩 단자(110) 및 마이크로 범프 단자(130)는 각각 패키지 기판(100)의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 상기 솔더레지스트에 의하여 노출된 부분일 수 있다.
패키지 기판(100) 내에는 와이어 본딩 단자(110) 및 마이크로 범프 단자(130)와 상기 하면 단자를 전기적으로 연결되는 내부 배선이 형성될 수 있다. 상기 내부 배선은 각각 별도의 경로를 가지면서 와이어 본딩 단자(110) 및 마이크로 범프 단자(130)와 상기 하면 단자를 개별적으로 전기적으로 연결할 수 있다.
와이어 본딩 단자(110)는 본딩 와이어(340)에 의해서 인터포저(300)와 전기적으로 연결되는 부분일 수 있다. 와이어 본딩 단자(110)는 마이크로 범프 단자(130)에 비해서, 패키지 기판(100)의 상면 중 외곽 쪽에 배치될 수 있다. 왜냐하면, 마이크로 범프 단자(130)는 플립칩(200)과의 연결을 위한 부분이고, 와이어 본딩 단자(110)는 인터포저(300)와 본딩 와이어(340)를 통해서 연결되는 부분이기 때문이다.
제1 솔더볼(120)은 패키지 기판(100)은 하면에 배치될 수 있다. 제1 솔더볼(120)은 상기 하면 단자()에 접할 수 있다. 제1 솔더볼(120)은 아래방향 즉, 제3 방향(Z)으로 볼록하게 돌출될 수 있다. 제1 솔더볼(120)은 패키지 기판(100)이 외부의 다른 소자와 전기적으로 연결되기 위한 부분일 수 있다.
마이크로 범프 단자(130)는 와이어 본딩 단자(110)에 비해서 패키지 기판(100)의 내부쪽에 위치할 수 있다. 마이크로 범프 단자(130)는 복수일 수 있고, 복수의 마이크로 범프 단자(130)는 일정한 간격으로 배치될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
마이크로 범프 단자(130)의 상면은 마이크로 범프(210)와 접할 수 있다. 마이크로 범프 단자(130)는 패키지 기판(100)과 플립칩(200)이 서로 전기적으로 연결되는 부분일 수 있다. 마이크로 범프 단자(130)는 서로 인접하게 배치되고, 와이어 본딩 단자(110)와 상대적으로 멀리 배치될 수 있다.
플립칩(200)은 로직 반도체 칩으로 마이크로 프로세서(micro-processor)일 수 있다. 예를 들어, 플립칩(200)은 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
마이크로 범프(210)는 플립칩(200) 하부에 배치될 수 있다. 마이크로 범프(210)는 플립칩(200)과 패키지 기판(100)을 전기적으로, 물리적으로 연결할 수 있고, 플립칩(200)을 패키지 기판(100)의 상면에 고정시킬 수 있다. 마이크로 범프(210)는 마이크로 범프 단자(130)와 결합할 수 있다.
마이크로 범프(210)는 예를 들어, 마이크로 솔더볼(solder ball)이나 솔더 페이스트(solder paste)일 수 있다. 마이크로 범프(210)는 플립칩(200) 내부의 회로와 전기적으로 연결될 수 있다.
제1 언더필막(220)은 마이크로 범프(210)의 측면을 둘러쌀 수 있다. 제1 언더필막(220)은 플립칩(200) 및 패키지 기판(100) 사이의 공간을 메울 수 있다. 제1 언더필막(220)에 의해서 플립칩(200) 및 패키지 기판(100)의 접착 강도는 높아질 수 있다. 또한, 제1 언더필막(220)에 의해서 플립칩(200), 패키지 기판(100) 및 마이크로 범프(210) 등의 기타 구성요소가 변형에 따른 물리적 강도 저하에 대항할 수 있다. 예를 들어, 제1 언더필막(220)은 이물질이나 습기가 침투할 수 있는 공간을 제거하고 전기적 마이그레이션(migration)을 방지하기 위한 부분일 수 있다.
제1 언더필막(220)은 에폭시 수지와 같은 언더필 수지나 실리카 필러(filler) 또는 플럭스(flux)를 포함할 수 있다.
도시되지는 않았지만, 제1 언더필막(220)은 내부에 에어 갭을 포함할 수 있다. 상기 에어 갭은 제1 언더필막(220)이 형성될 때 완전히 채워지지 않는 부분일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
인터포저(300)는 플립칩(200) 상에 적층될 수 있다. 인터포저(300)는 플립칩(200)에 비해서 제1 방향(X)으로 더 길게 형성될 수 있다. 인터포저(300)는 플립칩(200) 상에 배치되면서 플립칩(200)과 동일한 중심으로 정렬될 수 있다. 이에 따라서, 인터포저(300)의 외곽측의 하면은 플립칩(200)과 오버랩되지 않고, 패키지 기판(100)과 일정 간격으로 이격된 상태일 수 있다.
인터포저(300)는 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 편의상, 이하에서 인터포저(300)는 실리콘을 포함하는 것으로 설명한다.
인터포저(300)는 상면에 제1 단자(320) 및 제2 단자(330)를 포함할 수 있다. 제1 단자(320) 및 제2 단자(330)는 인터포저(300)의 내부의 배선과 연결될 수 있다.
제1 단자(320)는 본딩 와이어(340)에 의해서 패키지 기판(100)의 와이어 본딩 단자(110)와 전기적으로 연결될 수 있다. 제1 단자(320)는 즉, 패키지 기판(100)과 인터포저(300) 사이의 전기적 연결을 위한 부분일 수 있다.
제2 단자(330)는 인터포저(300) 상에 적층되는 다른 패키지와의 연결을 위한 부분일 수 있다. 제2 단자(330)는 추후에 솔더볼이 배치되어 다른 패키지와 전기적으로 연결되는 부분일 수 있다.
접착막(310)은 인터포저(300)의 하면에 배치될 수 있다. 구체적으로, 접착막(310)은 인터포저(300)의 하면과 플립칩(200)의 상면 사이에 배치될 수 있다. 접착막(310)은 인터포저(300)와 플립칩(200)을 서로 고정시키기 위한 부분일 수 있다. 접착막(310)에 의해서, 인터포저(300)는 플립칩(200)의 상부에 고정될 수 있다.
인터포저(300)는 플립칩(200)에 비해서 제1 방향(X) 및 제2 방향(Y)의 길이가 클 수 있다. 즉, 인터포저(300)의 수평 면적은 플립칩(200)의 수평 면적보다 클 수 있다. 이에 따라서, 인터포저(300)의 하면 중 일부는 플립칩(200)의 상면과 오버랩되지 않을 수 있다. 마찬가지로, 접착막(310)은 인터포저(300)의 하면을 따라 형성되므로 일부는 플립칩(200)의 상면과 접하지만 일부는 플립칩(200)의 상면과 접하지 않을 수 있다.
본딩 와이어(340)는 패키지 기판(100)의 와이어 본딩 단자(110)와 인터포저(300)의 제1 단자(320)를 서로 연결할 수 있다. 본딩 와이어(340)는 도전체를 포함할 수 있다. 즉, 본딩 와이어(340)는 와이어 본딩 단자(110)와 제1 단자(320)를 전기적으로 연결하는 신호 전달 매체의 일종이다.
본딩 와이어(340)는, 반도체 본딩용 와이어로서, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있고, 와이어 본딩 장치에 의해 형성될 수 있다
몰드층(400)은 패키지 기판(100) 상에서 패키지 기판(100)의 상면, 제1 언더필막(220)의 측면(), 플립칩(200)의 측면, 인터포저(300)의 상면 및 측면, 접착막(310)의 하면 및 측면, 본딩 와이어(340)의 표면을 모두 커버할 수 있다.
몰드층(400)은 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 또한, 몰드층(400)는 레진과 같은 폴리머로 형성될 수 있으며, 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다.
몰드층(400)은 상면에 시그널 홀(410) 및 제1 더미홀(420)을 포함할 수 있다. 시그널 홀(410)은 인터포저(300)의 상면에 위치한 몰드층(400)에 형성될 수 있다. 시그널 홀(410)은 인터포저(300)의 상면에 위치한 제2 단자(330)를 외부로 노출시킬 수 있다. 시그널 홀(410)은 제2 단자(330)가 위치한 부분에서 몰드층(400)을 관통하여 형성될 수 있다.
시그널 홀(410)은 복수일 수 있고, 각각의 복수의 시그널 홀(410)은 모두 동일한 크기 및 형상을 가질 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 시그널 홀(410)은 추후에 제2 단자(330)에 접하는 솔더볼이 형성되는 부분일 수 있다.
제1 더미홀(420)은 인터포저(300)의 상면에 위치한 몰드층(400)에 형성될 수 있다. 제1 더미홀(420)은 시그널 홀(410)과 달리 어떠한 단자도 노출시키지 않을 수 있다. 즉, 제1 더미홀(420)은 신호 전달과 관련된 기능은 수행하지 않을 수 있다.
제1 더미홀(420)은 시그널 홀(410)의 측면에 위치할 수 있다. 구체적으로, 제1 더미홀(420)은 시그널 홀(410)의 측면에 위치할 수 있다. 제1 더미홀(420)은 복수일 수 있다. 복수의 제1 더미홀(420)은 모두 시그널 홀(410)에 의해서 둘러싸일 수 있다.
제1 더미홀(420)은 몰드층(400)을 관통하지 않음으로서, 인터포저(300)의 상면이 손상되는 것을 방지할 수 있다. 즉, 제1 더미홀(420)의 형성 과정에서 인터포저(300)의 상면이 노출되면 자칫 인터포저(300)의 상면도 손상될 수 있다. 그러나, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제1 더미홀(420)이 몰드층(400)을 완전히 관통하지 않으므로 인터포저(300)의 상면이 손상되는 것을 방지할 수 있다.
제1 더미홀(420)은 워피지(warpage)를 방지하기 위해서 형성될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 패키지는 서로 다른 열팽창 계수(CTE; coefficient of thermal expand)를 가지는 복수의 물질을 포함할 수 있다. 이에 따라서, 온도의 변화에 따른 각각의 물질의 열팽창되는 부피도 서로 달라질 수 있다.
예를 들어, 몰드층(400)과 패키지 기판(100)의 열팽창 계수는 다르고 이에 따라서, 열팽창되는 부피가 서로 다를 수 있다. 제1 방향(X)을 예를 들어보면, 몰드층(400)의 경우 제1 열팽창(E1)을 하고, 패키지 기판(100)은 제2 열팽창(E2)을 할 수 있다. 이 때, 제1 열팽창(E1)의 부피는 제2 열팽창(E2)의 부피보다 훨씬 클 수 있다. 이에 따라서, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 전체적으로 뒤틀리는 워피지가 발생할 수 있다.
도 2를 참조하면, 반도체 패키지는 예를 들어, 워피지 형상(W)과 같이 뒤틀릴 수 있다. 워피지 형상(W)은 도 1의 제1 열팽창(E1) 및 제2 열팽창(E2)의 차이에 따라서 중심 부분은 상대적으로 제1 뒤틀림 방향(a)으로 솟아오르고, 외곽 부분은 상대적으로 제2 뒤틀림 방향(b)으로 내려앉을 수 있다. 이에 따라서, 워피지가 발생하면 부채꼴처럼 전체 반도체 패키지가 휠 수 있다. 물론, 워피지 형상(W)은 단순히 몰드층(400) 및 패키지 기판(100) 만을 고려한 예시적인 형상이고, 반도체 패키지 내부에 다른 여러 물질이 있으므로 훨씬 복잡하고 다양한 워피지 형상이 충분히 발생할 수 있다.
그러나, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제1 더미홀(420)을 포함하여 이를 방지할 수 있다. 제1 더미홀(420)은 몰드층(400)의 상부에 형성되어 몰드층(400)의 열팽창을 완화시킬 수 있다. 즉, 제1 더미홀(420)에 의해서 제거된 부분의 열팽창은 더 이상 존재하지 않으므로 다른 물질과의 열팽창 정도의 차이가 최소화될 수 있다.
이에 따라서, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 워피지를 방지할 수 있어 신뢰도 높고 내구성이 향상될 수 있다.
도 3을 참조하면, 시그널 홀(410)과 제1 더미홀(420)은 동일한 크기를 가질 수 있다. 구체적으로, 시그널 홀(410)은 제1 방향(X)으로 제1 폭(W1)을 가질 수 있다. 제1 더미홀(420)은 제1 방향(X)으로 제2 폭(W2)을 가질 수 있다.
제1 폭(W1)은 제2 폭(W2)과 동일할 수 있다. 이 때, "동일"이란 공정 상의 원인에 의해서 발생하는 미세한 단차를 포함하는 개념이다.
또한, 시그널 홀(410)은 제1 깊이(d1)를 가질 수 있다. 제1 더미홀(420)은 제2 깊이(d2)를 가질 수 있다. 이 때, 제1 깊이(d1)와 제2 깊이(d2)는 서로 동일할 수 있다. 즉, 시그널 홀(410) 및 제1 더미홀(420)은 서로 동일한 깊이를 가질 수 있다.
인터포저(300)의 상면에 형성된 제2 단자(330)때문에 시그널 홀(410)은 몰드층(400)을 관통하여 제2 단자(330)의 상면을 외부로 노출시킬 수 있다. 이와 달리, 제2 단자(330)의 두께만큼 제1 더미홀(420)과 인터포저(300)의 상면이 이격되어 있으므로, 제1 더미홀(420)은 몰드층(400)을 관통시키지 않고, 인터포저(300)의 상면도 제1 더미홀(420)에 의해서는 노출되지 않을 수 있다.
도 4를 참조하면, 몰드층(400)의 수평 영역은 제1 영역(R1)과 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 제2 영역(R2)을 둘러싸는 영역일 수 있다.
구체적으로, 제1 영역(R1)은 인터포저(300)의 제2 단자(330)가 배치되는 외곽 영역일 수 있고, 제2 영역(R2)은 인터포저(300)의 제2 단자(330)가 배치되지 않는 중심 영역일 수 있다.
제2 단자(330)는 인터포저(300)의 외곽을 따라서 배치되어 상부 패키지의 적층을 안정적이게 할 수 있다. 구체적으로, 제2 단자(330) 상에 솔더볼이 형성되면 솔더볼의 배치 면적이 최대한 넓게 되는 쪽이 상부 패키지의 지지에 유리하므로 제2 단자(330) 역시 최대한 넓은 면적으로 배치될 수 있다. 이에 따라서, 제1 영역(R1)도 제2 영역(R2)을 감싸는 방식으로 배치될 수 있다.
제2 영역(R2)은 제1 더미홀(420)이 배치되는 영역일 수 있다. 실질적으로는, 제2 영역(R2)은 시그널 홀(410)이 배치되지 않는 영역이므로 제1 더미홀(420)이 배치될 수 있다. 즉, 제1 더미홀(420)은 단지 워피지를 개선하기 위한 부분이므로 다른 구성 요소의 기능에 방해가 되지 않는 위치에 형성되어야 하고, 제2 영역(R2)이 그러한 영역일 수 있다.
도 4에서는 2겹으로 정렬된 복수의 시그널 홀(410)과, 9개의 복수의 제1 더미홀(420)을 도시하였지만, 본 실시예에서 시그널 홀(410) 및 제1 더미홀(420)의 개수가 이에 제한되는 것은 아니다. 즉, 필요에 따라서, 시그널 홀(410) 및 제1 더미홀(420)의 개수는 얼마든지 달라질 수 있다.
제1 더미홀(420)의 형상은 시그널 홀(410)의 형상과 동일할 수 있다. 즉, 도 3 및 도 4를 참조하면, 제1 더미홀(420) 및 시그널 홀(410)은 형상, 크기 및 깊이에서 서로 동일할 수 있다. 이는 제1 더미홀(420)과 시그널 홀(410)의 형성 공정이 동일함에서 기인할 수 있다.
제1 더미홀(420)과 시그널 홀(410)의 형성 공정이 동일함에 따라서, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 공정이 매우 용이하고 단순해질 수 있다. 즉, 제1 더미홀(420)은 시그널 홀(410)을 형성하는 공정과 동일한 공정으로 형성하므로 제1 더미홀(420)을 형성하는 공정을 추가하는 것이 전체 반도체 패키지 제조 공정에서 큰 부담으로 작용하지 않을 수 있다. 따라서, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 공정의 난이도도 크게 높아지지 않고, 공정 비용도 크게 높아지지 않으면서 워피지 발생을 최소화할 수 있다.
다시, 도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 몰드층(400)은 필수적으로 일정한 두께 이상으로 인터포저(300)의 상면을 덮을 수밖에 없다. 왜냐하면, 인터포저(300)의 상면에서 본딩 와이어(340)가 휘어지는 공간이 반드시 필요하기 때문이다. 따라서, 몰드층(400)이 인터포저(300)의 상면을 완전히 노출시키거나 매우 얇은 두께로 인터포저(300)를 덮는 것은 본 실시예에서 불가능하다.
이에 따라서, 몰드층(400)에 제1 더미홀(420)을 형성하는 것은 워피지 발생을 제한하는 최선의 방법일 수 있다.
또한, 제1 더미홀(420)이 복수로 형성됨에 따라서, 워피지 개선 효과는 향상될 수 있다. 즉, 제1 더미홀(420)이 넓은 면적으로 하나만 형성되는 것에 비해서, 동일한 면적을 여러 개의 제1 더미홀(420)로 나누어 형성하는 경우가 워피지 개선에 더욱 효과적일 수 있다. 이는 워피지가 단순히 제거된 부분의 면적뿐만 아니라 표면적과도 관련있기 때문이다.
따라서, 본 실시예에 따른 반도체 패키지는 복수의 제1 더미홀(420)에 의해서 워피지가 개선되어 반도체 패키지의 신뢰도와 내구성을 향상시킬 수 있다.
이하, 도 5 및 도 6을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 6은 도 5의 반도체 패키지를 위에서 바라본 평면도이다.
도 5 및 도 6을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 보호막(430)을 더 포함한다.
보호막(430)은 인터포저(300)의 상면에 형성될 수 있다. 보호막(430)은 몰드층(400)의 제2 영역(R2)에 형성될 수 있다. 보호막(430)은 제1 더미홀(420)에 의해서 외부로 노출될 수 있다. 보호막(430)은 시그널 홀(410)이 형성되는 제1 영역(R1)에는 형성되지 않을 수 있다.
보호막(430)은 제1 단자(320) 및 제2 단자(330)의 측면에 배치될 수 있다. 제1 단자(320) 및 제2 단자(330)가 인터포저(300)의 상면 중 외곽 측에 배치되므로 보호막(430)은 인터포저(300)의 상면 중 중심 부분에 배치될 수 있다.
보호막(430)의 두께는 제2 단자(330)의 두께와 동일할 수 있다. 이에 따라서, 제1 더미홀(420)도 시그널 홀(410)과 같은 깊이를 가질 때, 인터포저(300) 상면에서 몰드층(400)을 관통할 수 있다.
보호막(430)은 제1 더미홀(420)이 형성될 때, 인터포저(300)가 손상될 수 있으므로, 이를 방지하기 위한 부분일 수 있다. 보호막(430)은 예를 들어, 폴리 이미드(poly imide, PI), 폴리 스틸렌(poly styrene) 등과 같은 절연막일 수 있으나, 이에 제한되는 것은 아니다.
이에 따라서, 보호막(430)이 인터포저(300)의 상면을 덮으므로, 인터포저(300)의 상면은 제1 더미홀(420)에 의해서도 노출되지 않을 수 있다. 이를 통해서, 본 실시예에 따른 반도체 패키지는 인터포저의 손상이 없는 향상된 신뢰도를 가진 반도체 패키지를 제공할 수 있다.
이하, 도 7을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제2 더미홀(421)을 포함한다.
제2 더미홀(421)은 시그널 홀(410)보다 더 깊게 형성될 수 있다. 제2 더미홀(421)은 인터포저(300) 상에서 몰드층(400)을 완전히 관통할 수 있다. 제2 더미홀(421)은 인터포저(300) 상의 몰드층(400)을 완전히 관통하여 본 발명의 몇몇 실시예들에 다른 반도체 패키지의 워피지를 더욱 정밀하고 효과적으로 예방할 수 있다.
즉, 제2 더미홀(421)은 인터포저(300) 상의 몰드층(400)의 일부가 제3 방향(Z)으로 완전히 제거되도록 하여 열팽창의 정도를 최대한 줄일 수 있다. 이에 따라서, 반도체 패키지 전체의 워피지가 더욱 효율적으로 억제될 수 있다.
이하, 도 8을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 8을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제3 더미홀(422)을 포함한다.
제3 더미홀(422)은 시그널 홀(410)과 다른 형상을 가질 수 있다. 예를 들어, 제3 더미홀(422)은 수평 단면이 사각형일 수 있다.
몰드층(400)의 전체적인 형상이 사각형인 경우에는 원형보다는 사각형의 제3 더미홀(422)이 열팽창을 균일한 방향으로 완화시킬 수 있다. 따라서, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제3 더미홀(422)에 의해서 워피지가 더욱 효과적으로 억제될 수 있다.
도 8에는 제3 더미홀(422)의 수평 단면의 형상이 정사각형으로 도시되었지만, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서 제3 더미홀(422)의 수평 단면의 형상은 다른 형상일 수도 있다. 예를 들어, 제3 더미홀(422)의 수평 단면의 형상은 삼각형과 같은 다른 볼록 다각형이나, 타원과 같은 형상일 수도 있다. 즉, 제3 더미홀(422)의 수평 단면의 형상은 워피지를 더 효율적으로 예방하기 위한 형상이이라면 특별히 제한되지 않을 수 있다.
이하, 도 9를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 9를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제4 더미홀(423)을 포함한다.
제4 더미홀(423)은 시그널 홀(410)과 다른 크기를 가질 수 있다. 예를 들어, 제4 더미홀(423)은 시그널 홀(410)보다 더 작은 크기를 가질 수 있다.
워피지를 방지하기 위한 더미홀에 의해서 노출되는 면적이 동일한 경우에는 작은 크기의 복수의 더미홀이 하나의 큰 크기의 더미홀보다 더 효율적일 수 있다.
이에 따라서, 제4 더미홀(423)도 시그널 홀(410)과는 다른 크기로 적절한 개수가 형성될 수 있다. 즉, 크기가 줄어들면서 제2 영역(R2) 내에 더 많은 개수의 제4 더미홀(423)이 형성된다면 워피지 방지 효과가 더 커질 수 있다.
도 9에는 제4 더미홀(423)이 모두 동일한 크기로 도시되었지만 이와 달리 서로 다른 크기를 가질 수도 있다. 즉, 워피지를 효과적으로 방지하기 위한 목적이라면 제4 더미홀(423)의 크기는 제한되지 않는다.
이하, 도 10을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제5 더미홀(424)을 포함한다.
제5 더미홀(424)은 일정하게 정렬되지 않고, 자유롭게 배치될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 워피지 형상은 방향에 따라서 대칭적이지 않고 서로 다른 정도로 뒤틀릴 수 있다.
즉, 특정 방향의 워피지가 다른 방향의 워피지에 비해서 더욱 심할 수도 있다. 이에 따라서, 제5 더미홀(424)은 일정한 행과 열로 정렬될 필요없이 반도체 패키징의 워피지가 해결될 수 있는 위치에 배치될 수 있다.
즉, 반도체 패키지에서 워피지가 상대적으로 심하게 형성되는 방향으로는 더 많은 제5 더미홀(424)이 배치될 수 있고, 워피지가 상대적으로 심하지 않게 형성되는 방향으로는 더 적은 제5 더미홀(424)이 배치될 수 있다.
도 10에 도시된 제5 더미홀(424)의 배치 패턴은 하나의 예시에 불과하고, 본 발명의 몇몇 실시예들에 따른 반도체 패키지가 이에 제한되는 것은 아니다.
이에 따라서, 본 실시예에 따른 반도체 패키지의 워피지는 효과적으로 방지될 수 있다.
이하, 도 11을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제6 더미홀(425)을 포함한다.
제6 더미홀(425)은 복수가 아닌 하나일 수 있다. 대신 제6 더미홀(425)은 시그널 홀(410)에 비해서 크게 형성될 수 있다. 제6 더미홀(425)은 제2 영역(R2)의 중심에 위치할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제6 더미홀(425)은 단순히 하나만 형성하면 되므로 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 공정이 상대적으로 단순화될 수 있다. 이에 따라서, 제조 비용도 낮아질 수 있다.
이에 따라서, 본 실시예에 따른 반도체 패키지는 낮은 비용과 용이한 제조 공정으로 워피지를 효과적으로 방지할 수 있다.
도 11에 도시된 제6 더미홀(425)의 형상 및 크기는 하나의 예시에 불과하고, 본 발명의 몇몇 실시예들에 따른 반도체 패키지가 이에 제한되는 것은 아니다.
이하, 도 12를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제7 더미홀(426)을 포함한다.
제7 더미홀(426)은 복수가 아닌 하나일 수 있다. 대신 제7 더미홀(426)은 시그널 홀(410)에 비해서 크게 형성될 수 있다. 제7 더미홀(426)은 제2 영역(R2)의 특정 영역에 치우쳐져 배치될 수 있다.
제7 더미홀(426)은 단순히 하나만 형성하면 되므로 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 공정이 상대적으로 단순화될 수 있다. 이에 따라서, 제조 비용도 낮아질 수 있다.
또한, 제7 더미홀(426)은 대칭적이지 않고, 자유로운 형상으로 비대칭적으로 배치될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 워피지 형상은 방향에 따라서 대칭적이지 않고 서로 다른 정도로 뒤틀릴 수 있다.
즉, 특정 방향의 워피지가 다른 방향의 워피지에 비해서 더욱 심할 수도 있으므로, 제7 더미홀(426)은 대칭적이지 않은 형상으로 워피지에 맞추어 형성될 수 있다.
즉, 반도체 패키지에서 워피지가 상대적으로 심하게 형성되는 방향으로 더 치우쳐지고, 워피지가 상대적으로 심하지 않게 형성되는 방향으로 덜 치우쳐지는 제7 더미홀(426)이 배치될 수 있다.
이에 따라서, 본 실시예에 따른 반도체 패키지는 낮은 비용과 용이한 제조 공정으로 워피지를 효과적으로 방지할 수 있다.
도 12에 도시된 제7 더미홀(426)의 형상, 위치 및 크기는 하나의 예시에 불과하고, 본 발명의 몇몇 실시예들에 따른 반도체 패키지가 이에 제한되는 것은 아니다.
이하, 도 13을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 13을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제8 더미홀(427a, 427b, 427c)을 포함한다.
제8 더미홀(427a, 427b, 427c)은 제1 홀(427a), 제2 홀(427b) 및 제3 홀(427c)을 포함할 수 있다. 제1 홀(427a)은 상대적으로 가장 크기가 큰 더미홀일 수 있다. 제2 홀(427b) 및 제3 홀(427c)은 제1 홀(427a)에 비하여 상대적으로 크기가 작은 더미홀일 수 있다.
제8 더미홀(427a, 427b, 427c)은 서로 다른 크기와 서로 다른 개수를 가지는 복수의 더미홀일 수 있다. 제8 더미홀(427a, 427b, 427c)은 대칭적이지 않고, 자유로운 형상으로 비대칭적으로 배치될 수 있다.
이러한 제8 더미홀(427a, 427b, 427c)은, 반도체 패키지에서 워피지가 상대적으로 심하게 형성되는 방향에 더 큰 제1 홀(427a)이 배치되고, 워피지가 상대적으로 덜 심하게 형성되는 방향 제2 홀(427b) 및/또는 제3 홀(427c)이 형성될 수 있다.
이에 따라서, 본 실시예에 따른 반도체 패키지는 워피지를 효과적으로 방지할 수 있다.
도 13에 도시된 제8 더미홀(427a, 427b, 427c)의 형상, 위치 및 크기는 하나의 예시에 불과하고, 본 발명의 몇몇 실시예들에 따른 반도체 패키지가 이에 제한되는 것은 아니다.
이하, 도 14를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 상부 패키지(20) 및 하부 패키지(10)를 포함할 수 있다.
상부 패키지(20)는 하부 패키지(10) 상에 적층될 수 있다. 상부 패키지(20)는 하부 패키지(10)와 서로 다른 종류의 칩이 배치될 수 있다. 예를 들어, 하부 패키지(10)는 로직 반도체 칩을 포함하고, 상부 패키지(20)는 메모리 칩을 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
하부 패키지(10)는 패키지 기판(100), 플립칩(200), 마이크로 범프(210), 제1 언더필막(220), 인터포저(300), 접착막(310), 본딩 와이어(340) 및 몰드층(400)을 포함한다. 하부 패키지(10)는 상술한 도 1 내지 도 13의 몇몇 실시예들에 따른 반도체 패키지를 의미할 수 있다.
상부 패키지(20)는 상부 패키지 기판(1100), 제2 솔더볼(1120), 제1 범프(), 제1 메모리 칩(1200), 제2 언더필막(1250), 제2 범프(), 제2 메모리 칩(1300), 제3 언더필막(1330) 및 상부 몰드층(1400)을 포함할 수 있다.
상부 패키지 기판(1100)은 위에 제1 메모리 칩(1200) 및 제2 메모리 칩(1300)을 적층시킬 수 있다. 상부 패키지 기판(1100)은 제1 메모리 칩(1200) 및 제2 메모리 칩(1300)을 지지하고, 제1 메모리 칩(1200) 및 제2 메모리 칩(1300)과 전기적으로 연결될 수 있다.
상부 패키지 기판(1100)은 예를 들어, 인쇄 회로 기판(PCB) 또는 세라믹 기판일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
하부 패키지 기판 단자(1110)는 상부 패키지 기판(1100) 하면에 배치될 수 있다. 하부 패키지 기판 단자(1110)는 제2 솔더볼(1120)과 접하여 하부 패키지(10)와 전기적으로 연결될 수 있다.
하부 패키지 기판 단자(1110)는 예를 들어, 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리 중 적어도 하나를 포함할 수 있다.
제2 솔더볼(1120)은 하부 패키지(10)의 시그널 홀(410) 내에 형성될 수 있다. 제2 솔더볼(1120)은 제2 단자(330)와 직접 접할 수 있다. 제2 솔더볼(1120)은 시그널 홀(410)을 형성하는 몰드층(400)의 상면보다 높게 형성될 수 있다.
제2 솔더볼(1120)은 하부 패키지(10)와 상부 패키지(20)가 전기적으로 연결되는 통로일 수 있다.
상부 패키지 기판(1100)은 하부 패키지 기판 단자(1110)와 연결되는 제1 TSV(Through Silicon Via)(1130)를 포함할 수 있다. 제1 TSV(1130)는 상부 패키지 기판(1100)을 관통하여 형성될 수 있다. 제1 TSV(1130)는 가장 빠르게 신호를 전달하는 경로일 수 있다.
제1 TSV(1130)는 코어 플러그와 배리어 메탈의 2중막으로 형성될 수 있다. 상기 코어 플러그는 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 코어 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 코어 플러그는 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
상기 배리어 메탈은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다.
상기 코어 플러그 및 상기 배리어 메탈은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 제1 TSV(1130)와 상부 패키지 기판(1100) 사이에는 도시되지는 않았지만 스페이서 절연층이 개재될 수 있다. 상기 스페이서 절연층은 상부 패키지 기판(1100) 내의 반도체 소자들과 제1 TSV(1130)가 서로 직접 접촉되는 것을 막아줄 수 있다. 상기 스페이서 절연층은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이서 절연층을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 스페이서 절연층은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethylortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
상부 패키지 기판(1100)의 상면에 상부 패키지 기판 단자(1140)가 형성될 수 있다. 상부 패키지 기판 단자(1140)는 제1 TSV(1130)에 의해서 하부 패키지 기판 단자(1110)와 연결될 수 있다.
제1 연결부(1220)는 상부 패키지 기판 단자(1140) 상에 형성될 수 있다. 제1 연결부(1220)는 주석(Sn)과 은(Ag)의 합금일 수 있으며, 필요에 따라 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb) 등이 첨가될 수 있다. 또한 제1 연결부(1220)는 솔더볼 또는 범프일 수 있으며 필요에 따라 구리, 니켈, 금과 같은 금속으로 된 필라층을 더 포함할 수 있다.
제1 연결부(1220)는 상부 패키지 기판 단자(1140)와 제1 하부 메모리 칩 단자(1210)를 전기적으로 연결할 수 있다.
제1 메모리 칩(1200)은 제1 연결부(1220) 상에 적층될 수 있다. 제1 메모리 칩(1200)은 상부 패키지 기판(1100)과 제1 연결부(1220)를 통해서 전기적으로 연결될 수 있다. 제1 메모리 칩(1200)은 예를 들면, 메모리 반도체 칩일 수 있다. 제1 메모리 칩(1200)은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 메모리 칩(1200)은 제1 하부 메모리 칩 단자(1210), 제2 TSV(1230) 및 제1 상부 메모리 칩 단자(1240)를 포함할 수 있다.
제1 하부 메모리 칩 단자(1210)는 제1 메모리 칩(1200)의 하면에 형성될 수 있다. 제1 하부 메모리 칩 단자(1210)는 제1 연결부(1220)와 접할 수 있다. 제1 메모리 칩(1200)은 제1 하부 메모리 칩 단자(1210), 제1 연결부(1220) 및 상부 패키지 기판 단자(1140)를 통해서 상부 패키지 기판(1100)과 전기적으로 연결될 수 있다.
제2 TSV(1230)는 제1 메모리 칩(1200)을 관통하여 형성될 수 있다. 제2 TSV(1230)는 제3 방향(Z)으로 바로 연장되므로, 가장 빠르게 신호를 전달하는 경로일 수 있다.
제2 TSV(1230)는 제1 TSV(1130)와 동일한 재질과 구조로 형성될 수 있다. 즉, 제2 TSV(1230)는 제1 TSV(1130)와 같이 코어 플러그와 배리어 메탈을 포함할 수 있다. 제2 TSV(1230)는 제1 TSV(1130)와 동일한 공정으로 형성될 수 있다. 이 때, "동일"은 동일한 방법이지만 서로 다른 시점에 수행되는 것을 의미한다.
제1 상부 메모리 칩 단자(1240)는 제1 메모리 칩(1200)의 상면에 형성될 수 있다. 제1 상부 메모리 칩 단자(1240)는 제2 연결부(1320)와 접할 수 있다. 제1 메모리 칩(1200)은 제1 상부 메모리 칩 단자(1240), 제2 연결부(1320) 및 제2 하부 메모리 칩 단자(1310)를 통해서 제1 메모리 칩(1200)과 전기적으로 연결될 수 있다.
제2 연결부(1320)는 제1 상부 메모리 칩 단자(1240) 상에 형성될 수 있다. 제2 연결부(1320)는 제2 연결부(1320)와 같이 주석(Sn)과 은(Ag)의 합금일 수 있으며, 필요에 따라 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb) 등이 첨가될 수 있다. 또한 제2 연결부(1320)는 솔더볼 또는 범프일 수 있으며 필요에 따라 구리, 니켈, 금과 같은 금속으로 된 필라층을 더 포함할 수 있다.
제2 연결부(1320)는 제1 상부 메모리 칩 단자(1240)와 제2 하부 메모리 칩 단자(1310)를 전기적으로 연결할 수 있다.
제2 메모리 칩(1300)은 제2 연결부(1320) 상에 적층될 수 있다. 제2 메모리 칩(1300)은 제1 메모리 칩(1200)과 제2 연결부(1320)를 통해서 전기적으로 연결될 수 있다.
제2 메모리 칩(1300)은 제1 메모리 칩(1200)과 동종의 메모리 칩일 수 있다. 또는 제2 메모리 칩(1300)은 제1 메모리 칩(1200)과 이종의 메모리 칩일 수 있다.
제2 메모리 칩(1300)은 예를 들면, DRAM 또는 SRAM과 같은 휘발성 메모리 반도체 칩이거나, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 반도체 칩일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제2 하부 메모리 칩 단자(1310)는 제2 메모리 칩(1300)의 하면에 형성될 수 있다. 제2 하부 메모리 칩 단자(1310)는 제2 연결부(1320)와 접할 수 있다. 제2 메모리 칩(1300)은 제2 하부 메모리 칩 단자(1310), 제2 연결부(1320) 및 제1 상부 메모리 칩 단자(1240)를 통해서 제1 메모리 칩(1200)과 전기적으로 연결될 수 있다.
제2 언더필막(1250)은 상부 패키지 기판(1100)과 제1 메모리 칩(1200) 사이의 공간을 메울 수 있다. 이와 같이 제2 언더필막(1250)은 상부 패키지 기판(1100)과 제1 메모리 칩(1200)의 결합을 강화하거나 변형을 방지하기 위함일 수 있다. 또한, 이를 통해서 이물질이나 습기의 침투도 예방할 수 있다.
제2 언더필막(1250)은 제1 메모리 칩(1200)과 상부 패키지 기판(1100) 사이의 공간에서부터 제1 메모리 칩(1200)의 측면의 외측으로 돌출하여 존재할 수 있다. 나아가 제2 언더필막(1250)은 추후에 설명되는 제3 언더필막(1330)과 서로 일체로 연결될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
여기서, "일체로 연결된다"는 설명의 의미는 제2 언더필막(1250)과 제3 언더필막(1330)이 경계나 계면 없이 연속됨을 의미할 수 있다.
제3 언더필막(1330)은 제1 메모리 칩(1200)과 제2 메모리 칩(1300) 사이의 공간을 메울 수 있다. 제3 언더필막(1330)은 제1 메모리 칩(1200)과 제2 메모리 칩(1300) 사이의 공간에서부터 제1 메모리 칩(1200) 및 제2 메모리 칩(1300)의 측면의 외측으로 돌출하여 존재할 수 있다. 나아가 제3 언더필막(1330)은 제2 언더필막(1250)과 서로 일체로 연결될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
상부 몰드층(1400)은 상부 패키지 기판(1100), 제1 메모리칩(), 제2 메모리칩(), 제2 언더필() 및 제3 언더필막(1330)을 덮을 수 있다.
상부 몰드층(1400)은 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 또한, 몰드층(400)는 레진과 같은 폴리머로 형성될 수 있으며, 예컨대, EMC로 형성될 수 있다.
도 14에서는 2개의 메모리 칩이 적층된 상부 패키지(20)를 도시하였지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 3개 이상의 메모리 칩이 적층된 상부 패키지(20)를 포함할 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 상부 패키지 기판(1400)이 없이 메모리 칩만으로 적층된 상부 패키지(20)를 포함할 수도 있다.
본 실시예에 따른 반도체 패키지는 하부 패키지(10)가 더미홀()을 포함하여 워피지의 발생을 방지할 수 있다. 이에 따라서, 하부 패키지(10)의 신뢰도와 내구성이 향상되어 반도체 패키지의 동작 성능이 향상될 수 있다.
이하, 도 15를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 상부 패키지(20) 및 하부 패키지(10) 사이에 제4 언더필막(1500)을 포함할 수 있다.
제4 언더필막(1500)은 제2 솔더볼(1120)의 측면을 둘러쌀 수 있다. 제2 언더필막(1250)은 상부 패키지(20) 및 하부 패키지(10) 사이의 공간을 메울 수 있다. 제4 언더필막(1500)은 에폭시 수지와 같은 언더필 수지나 실리카 필러(filler) 또는 플럭스(flux)를 포함할 수 있다.
본 실시예에 따른 반도체 패키지는 상부 패키지(20) 및 하부 패키지(10) 사이의 결합이 견고하고 하부 패키지(10)의 워피지가 상부 패키지(20)와의 제4 언더필막(1500)에 의한 결합에 의해서 완화되어 신뢰도와 내구성이 높은 반도체 패키지를 제공할 수 있다.
이하, 도 16를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명한다. 상술한 내용과 중복되는 부분은 생략하거나 간략히 한다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 에어 갭(1510)을 포함한다.
에어 갭(1510)은 제4 언더필막(1500) 내부에 위치할 수 있다. 에어 갭(1510)은 제4 언더필막(1500)이 완전히 채워지지 못한 부분에 형성될 수 있다. 즉, 에어 갭(1510)은 상부 패키지(20)와 하부 패키지(10)의 사이에 빈 공간에 위치할 수 있다.
본 실시예에 따른 반도체 패키지는 에어 갭(1510)에 의해서 제4 언더필막(1500)의 열팽창 계수에 따른 워피지를 완화할 수 있다. 따라서, 더 향상된 내구성을 가지는 반도체 패키지를 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판
200: 플립칩
300: 인터포저
400: 몰드층

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 결합되는 플립칩;
    상기 플립칩 상에 적층되고, 상면에 제1 및 제2 단자를 포함하는 인터포저;
    상기 제1 단자와 상기 패키지 기판을 연결하는 본딩 와이어; 및
    상기 인터포저, 상기 플립칩 및 상기 본딩 와이어를 덮는 몰드층을 포함하되,
    상기 몰드층은 상기 제2 단자를 노출시키는 시그널 홀과,
    상기 인터포저 상면에 상기 시그널 홀과 이격되는 복수의 더미홀을 포함하되,
    상기 복수의 더미홀 각각은 상기 인터포저 상의 상기 몰드층을 완전히 관통하며,
    상기 인터포저의 상면에 형성되고, 상기 복수의 더미홀에 의해서 노출되는 보호막을 더 포함하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 인터포저의 상면은 서로 다른 제1 및 제2 영역을 포함하고,
    상기 제1 영역에는 상기 제1 및 제2 단자가 형성되고,
    상기 제2 영역에는 상기 보호막이 형성되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 시그널 홀의 형상과 상기 더미홀의 형상은 서로 동일한 반도체 패키지.
  6. 제1 항에 있어서,
    상기 시그널 홀의 크기와 상기 더미홀의 크기는 서로 동일한 반도체 패키지.
  7. 제1 항에 있어서,
    상기 시그널 홀의 깊이와 상기 더미홀의 깊이는 서로 동일한 반도체 패키지.
  8. 제1 항에 있어서,
    상기 인터포저의 상면은 서로 다른 제1 및 제2 영역을 포함하고,
    상기 제1 영역에는 상기 시그널 홀이 형성되고,
    상기 제2 영역에는 상기 더미홀이 형성되고,
    상기 제1 영역은 상기 제2 영역을 둘러싸는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 패키지 기판과 상기 플립칩을 전기적으로 연결하는 마이크로 범프를 더 포함하는 반도체 패키지.
  10. 하부 패키지로서,
    패키지 기판과,
    상기 패키지 기판 상에 결합되는 플립칩과,
    상기 플립칩 상에 적층되고, 상면에 제1 및 제2 단자를 포함하는 인터포저와,
    상기 인터포저 및 상기 플립칩을 덮는 몰드층을 포함하되,
    상기 몰드층은 상기 제2 단자를 노출시키는 시그널 홀과, 상기 인터포저 상면에 상기 시그널 홀과 이격되는 더미홀을 포함하는 하부 패키지; 및
    상기 하부 패키지 상에 적층된 상부 패키지를 포함하되,
    상기 더미홀은 상기 인터포저 상의 상기 몰드층을 완전히 관통하며,
    상기 인터포저의 상면에 형성되고, 상기 더미홀에 의해서 노출되는 보호막을 더 포함하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 하부 패키지는 상기 시그널 홀 내에 상기 제2 단자와 접하는 솔더볼을 더 포함하고,
    상기 상부 패키지는 상기 솔더볼과 접하는 반도체 패키지.
  12. 제10 항에 있어서,
    상기 상부 패키지는 제1 메모리 칩과, 상기 제1 메모리 칩 상에 적층되는 제2 메모리 칩을 포함하는 반도체 패키지.
  13. 제10 항에 있어서,
    상기 하부 패키지는 상기 패키지 기판과 상기 제1 단자를 연결하는 본딩 와이어를 더 포함하는 반도체 패키지.
  14. 제10 항에 있어서,
    상기 더미홀은 복수이고,
    상기 더미홀의 배치는 불균일한 반도체 패키지.
  15. 제10 항에 있어서,
    상기 상부 패키지와 상기 하부 패키지 사이에 형성되는 에어 갭을 더 포함하는 반도체 패키지.
  16. 패키지 기판;
    상기 패키지 기판 상에 배치되는 복수의 마이크로 범프;
    상기 복수의 마이크로 범프 상에 적층되고, 상기 복수의 마이크로 범프를 통해서 상기 패키지 기판과 전기적으로 연결되는 플립칩;
    상기 플립칩과 상기 패키지 기판 사이에 상기 복수의 마이크로 범프를 감싸는 언더필막;
    상기 플립칩 상에 형성되는 접착막;
    상기 접착막 상에 적층되는 인터포저로서, 상기 인터포저는 상면에 제1 및 제2 단자를 포함하는 인터포저;
    상기 제1 단자와 상기 패키지 기판을 전기적으로 연결하는 본딩 와이어; 및
    상기 인터포저, 상기 플립칩 및 상기 본딩 와이어를 덮는 몰드층을 포함하되,
    상기 몰드층은 상기 제2 단자를 노출시키는 시그널 홀과,
    상기 인터포저 상면에 상기 시그널 홀과 이격되는 복수의 더미홀을 포함하되,
    상기 복수의 더미홀 각각은 상기 인터포저 상의 상기 몰드층을 완전히 관통하며,
    상기 인터포저의 상면에 형성되고, 상기 복수의 더미홀에 의해서 노출되는 보호막을 더 포함하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 인터포저의 수평 방향 길이는 상기 플립칩의 수평 방향 길이보다 큰 반도체 패키지.
  18. 제16 항에 있어서,
    상기 시그널 홀 내에 배치되는 솔더볼을 더 포함하는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 솔더볼 상에 적층되는 메모리 패키지를 더 포함하는 반도체 패키지.
  20. 제16 항에 있어서,
    상기 복수의 더미홀은 상기 몰드층 내에 형성되는 반도체 패키지.
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