JP2000196031A - キャパシタ及びその製造方法 - Google Patents
キャパシタ及びその製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】
【課題】 微細容量を充分な加工精度で歩留まり良く得
る事のできるキャパシタ及びその製造方法を提供する事
である。 【解決手段】 基板上に下部電極２、誘電体層３、上部
電極４、該上部電極４のエッチングの際のマスクとして
の機能を有し、かつ、水素バリア性を有する第一の窒化
物層５の順に積層され、前記第一の窒化物膜５、前記上
部電極４、および前記誘電体層３は、該下部電極２をエ
ッチングする際のマスクとしての機能を有し、かつ、水
素バリア性を有する第二の窒化物膜７で被覆されるとと
もに、前記上部電極４表面から上方に延在した前記第一
の窒化物膜５および前記第二の窒化物膜７を貫通するコ
ンタクトホールを有し、該コンタクトホール、前記第二
の窒化物膜７、および前記下部電極２は、絶縁膜１０で
被覆されていることを特徴とする。
る事のできるキャパシタ及びその製造方法を提供する事
である。 【解決手段】 基板上に下部電極２、誘電体層３、上部
電極４、該上部電極４のエッチングの際のマスクとして
の機能を有し、かつ、水素バリア性を有する第一の窒化
物層５の順に積層され、前記第一の窒化物膜５、前記上
部電極４、および前記誘電体層３は、該下部電極２をエ
ッチングする際のマスクとしての機能を有し、かつ、水
素バリア性を有する第二の窒化物膜７で被覆されるとと
もに、前記上部電極４表面から上方に延在した前記第一
の窒化物膜５および前記第二の窒化物膜７を貫通するコ
ンタクトホールを有し、該コンタクトホール、前記第二
の窒化物膜７、および前記下部電極２は、絶縁膜１０で
被覆されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタ及びそ
の製造方法に関し、特に半導体メモリにおけるキャパシ
タ及びその製造方法に関するものである。
の製造方法に関し、特に半導体メモリにおけるキャパシ
タ及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体と強誘電体、例えば、Pb(Zr1-x,T
ix)O3（以下、PZTと略称）を用いたキャパシタを組み合
わせたいわゆる強誘電体メモリは、強誘電体の残留分極
を利用して"1"、"0"を記憶する。強誘電体キャパシタに
印可した電圧とその時に得られる分極の関係を図３に示
す。例えば、一度正のバイアスを加えた後にバイアスを
零に戻しても分極は零にはならず、残留分極Prが残る。
逆にバイアスを負にした後で零にもどすと残留分極-Pr
が得られる。これを読み出す事により"1"、"0"を判定で
き、メモリとして使用できる。この情報が電源を切断し
ても保持されるために、不揮発性メモリとして動作する
事が知られている。このメモリにおいては、強誘電体キ
ャパシタとシリコンのLSIが同一基板内に形成され、両
者が充分な性能で動作する事が必要不可欠である。特に
この製造工程においては、強誘電体キャパシタをドライ
エッチングにより加工した後にシリコンのLSIプロセス
における水素雰囲気から強誘電体が還元されて劣化する
のを防ぐためにキャパシタを水素のバリアとなるSiN等
でカバーする事が行われる。特にこの水素雰囲気となる
プロセスとしてはMOSトランジスタの界面準位密度を低
下させるための水素アニール工程があり、これはAl配線
層が形成された後に行われる。
ix)O3（以下、PZTと略称）を用いたキャパシタを組み合
わせたいわゆる強誘電体メモリは、強誘電体の残留分極
を利用して"1"、"0"を記憶する。強誘電体キャパシタに
印可した電圧とその時に得られる分極の関係を図３に示
す。例えば、一度正のバイアスを加えた後にバイアスを
零に戻しても分極は零にはならず、残留分極Prが残る。
逆にバイアスを負にした後で零にもどすと残留分極-Pr
が得られる。これを読み出す事により"1"、"0"を判定で
き、メモリとして使用できる。この情報が電源を切断し
ても保持されるために、不揮発性メモリとして動作する
事が知られている。このメモリにおいては、強誘電体キ
ャパシタとシリコンのLSIが同一基板内に形成され、両
者が充分な性能で動作する事が必要不可欠である。特に
この製造工程においては、強誘電体キャパシタをドライ
エッチングにより加工した後にシリコンのLSIプロセス
における水素雰囲気から強誘電体が還元されて劣化する
のを防ぐためにキャパシタを水素のバリアとなるSiN等
でカバーする事が行われる。特にこの水素雰囲気となる
プロセスとしてはMOSトランジスタの界面準位密度を低
下させるための水素アニール工程があり、これはAl配線
層が形成された後に行われる。
【０００３】このキャパシタも構造及びこれを製造する
方法としては、例えば特願平7-111318、特願平9-049526
に述べられているものがある。図４はその工程のうち、
キャパシタ加工からキャパシタカバー膜成膜までを示し
た断面図である。図において、１は下地酸化膜（BPSG）
層、２は下部電極（Pt/Tiの積層構造）層、３はPZT層、
４は上部電極（Pt）層、６、８はフォトレジスト層、１
０はキャパシタカバー膜（NSG）層、１２は水素バリア
膜（SiN）である。
方法としては、例えば特願平7-111318、特願平9-049526
に述べられているものがある。図４はその工程のうち、
キャパシタ加工からキャパシタカバー膜成膜までを示し
た断面図である。図において、１は下地酸化膜（BPSG）
層、２は下部電極（Pt/Tiの積層構造）層、３はPZT層、
４は上部電極（Pt）層、６、８はフォトレジスト層、１
０はキャパシタカバー膜（NSG）層、１２は水素バリア
膜（SiN）である。
【０００４】上記構成のキャパシタにおいては、下部電
極層２、PZT層３、上部電極層４からなる強誘電体キャ
パシタを加工する場合において、これらをまず（ａ）で
積層して形成した後、（ｂ）でまず上部電極パターンに
対応したフォトレジストパターン６を形成し、（ｃ）で
これをマスクとしてドライエッチングを行い、上部電極
Pt４、PZT層３を選択的に除去する。この時、反応性ガ
スとしてはPtエッチングの場合Cl2とArの混合ガス等を
用い、 PZTのエッチングには例えばCF4とArの混合ガス
等を用いる（以上の工程を以下、上部電極加工と呼
称）。（ｄ）でこのレジストを除去した後に、（ｅ）で
再び下部電極パターンに対応したレジストパターン８を
形成し、（ｆ）でこれをマスクとして再びドライエッチ
ングを行い下部電極２を選択的に除去した後に（ｇ）で
このレジストを除去する。下部電極のエッチングには上
部電極加工におけるPtエッチングと同様のガスを用い
る。（以上の工程を下部電極加工と呼称）。これらの工
程によってキャパシタの形態ができた後に（ｈ）で全面
に水素バリア膜（SiN）１２を全面に成膜した後、
（ｉ）でこれにキャパシタ上の開口を開けるためのフォ
トレジストパターン９を形成し、（ｊ）でドライエッチ
ングによりSiNに開口を形成する。（ｋ）でレジストを
除去した後、（ｌ）で酸素雰囲気中で熱処理を行う。こ
れはSiN成膜時の還元雰囲気でのPZTの劣化を回復するた
めである。この後、（ｍ）でキャパシタカバー膜（NS
G）１０を成膜する。この製造方法の場合には、上部電
極加工、下部電極加工共にフォトレジストをマスクにし
たエッチングを行った後に水素カバー膜を成膜している
事が特徴である。この後にAl配線層形成工程等が行わ
れ、水素アニールも行われる。
極層２、PZT層３、上部電極層４からなる強誘電体キャ
パシタを加工する場合において、これらをまず（ａ）で
積層して形成した後、（ｂ）でまず上部電極パターンに
対応したフォトレジストパターン６を形成し、（ｃ）で
これをマスクとしてドライエッチングを行い、上部電極
Pt４、PZT層３を選択的に除去する。この時、反応性ガ
スとしてはPtエッチングの場合Cl2とArの混合ガス等を
用い、 PZTのエッチングには例えばCF4とArの混合ガス
等を用いる（以上の工程を以下、上部電極加工と呼
称）。（ｄ）でこのレジストを除去した後に、（ｅ）で
再び下部電極パターンに対応したレジストパターン８を
形成し、（ｆ）でこれをマスクとして再びドライエッチ
ングを行い下部電極２を選択的に除去した後に（ｇ）で
このレジストを除去する。下部電極のエッチングには上
部電極加工におけるPtエッチングと同様のガスを用い
る。（以上の工程を下部電極加工と呼称）。これらの工
程によってキャパシタの形態ができた後に（ｈ）で全面
に水素バリア膜（SiN）１２を全面に成膜した後、
（ｉ）でこれにキャパシタ上の開口を開けるためのフォ
トレジストパターン９を形成し、（ｊ）でドライエッチ
ングによりSiNに開口を形成する。（ｋ）でレジストを
除去した後、（ｌ）で酸素雰囲気中で熱処理を行う。こ
れはSiN成膜時の還元雰囲気でのPZTの劣化を回復するた
めである。この後、（ｍ）でキャパシタカバー膜（NS
G）１０を成膜する。この製造方法の場合には、上部電
極加工、下部電極加工共にフォトレジストをマスクにし
たエッチングを行った後に水素カバー膜を成膜している
事が特徴である。この後にAl配線層形成工程等が行わ
れ、水素アニールも行われる。
【０００５】
【発明が解決しようとする課題】上記のキャパシタの製
造方法の問題点を以下に述べる。まず、図４の製造方法
においては、上部電極加工、下部電極加工共にエッチン
グ時のマスクとしてフォトレジストを用いている。フォ
トレジストをマスクに用いたドライエッチングは工程の
簡便さという長所がある一方、以下の問題点が存在す
る。
造方法の問題点を以下に述べる。まず、図４の製造方法
においては、上部電極加工、下部電極加工共にエッチン
グ時のマスクとしてフォトレジストを用いている。フォ
トレジストをマスクに用いたドライエッチングは工程の
簡便さという長所がある一方、以下の問題点が存在す
る。
【０００６】第１に、Pt、PZTの加工形状である。図４
における上部電極加工工程におけるその断面形状をより
詳細に示したのが図５（ａ）、（ｂ）である。（ａ）は
ドライエッチング中或いは終了直後の形状であり、
（ｂ）はアッシング（レジスト除去）後の形状である。
まず（ａ）でレジストの側面に側壁再付着物１３が形成
される。これは、この場合の被エッチング物質であるP
t、PZT等の反応生成物は、揮発性が低く、この生成物が
レジストの側壁に再付着したものである。レジストの膜
厚としては、PZT、Ptエッチングとレジストのエッチン
グレートの比（選択比）はPZT、Pt／レジストで1/2以下
であるため、2μm程度が必要となり、エッチング終了時
にも1μm程度の膜厚が残る様にしないと、充分な加工寸
法精度が得られない。従って、側壁再付着物の高さもこ
れとほぼ同等である。エッチング中にこの側壁再付着物
１３は、（ｂ）に示す様にレジスト６を除去した後も残
り、非常に不安定な形状となる。特に、この側壁再付着
物１３が上部電極４に触れると、上部電極と下部電極の
電気的ショートの原因となる。この場合には、このキャ
パシタはその本来の機能を全く持つ事ができない。すな
わち、本製造方法においては本キャパシタを利用したデ
バイスの歩留まりは低くなる。
における上部電極加工工程におけるその断面形状をより
詳細に示したのが図５（ａ）、（ｂ）である。（ａ）は
ドライエッチング中或いは終了直後の形状であり、
（ｂ）はアッシング（レジスト除去）後の形状である。
まず（ａ）でレジストの側面に側壁再付着物１３が形成
される。これは、この場合の被エッチング物質であるP
t、PZT等の反応生成物は、揮発性が低く、この生成物が
レジストの側壁に再付着したものである。レジストの膜
厚としては、PZT、Ptエッチングとレジストのエッチン
グレートの比（選択比）はPZT、Pt／レジストで1/2以下
であるため、2μm程度が必要となり、エッチング終了時
にも1μm程度の膜厚が残る様にしないと、充分な加工寸
法精度が得られない。従って、側壁再付着物の高さもこ
れとほぼ同等である。エッチング中にこの側壁再付着物
１３は、（ｂ）に示す様にレジスト６を除去した後も残
り、非常に不安定な形状となる。特に、この側壁再付着
物１３が上部電極４に触れると、上部電極と下部電極の
電気的ショートの原因となる。この場合には、このキャ
パシタはその本来の機能を全く持つ事ができない。すな
わち、本製造方法においては本キャパシタを利用したデ
バイスの歩留まりは低くなる。
【０００７】この側壁再付着を抑制するのに最も有効な
方法は、レジストマスクをエッチング中に後退させる事
である。この場合の断面図を図６ａ、ｂに示す。これ
は、レジストの耐性が低いガス（例えばCl2）を多く含
むガスをエッチングに用いる事により実現される。これ
により、レジストが化学反応によりエッチングされる効
果が大きくなり、前記の選択比が1/2よりも小さくな
り、レジストが横方向にもエッチングされる。この場合
には特にレジスト断面形状がテーパー状になる事によ
り、側壁部でも物理的エッチングが発生しやすくなるた
めに、その側面に再付着が生じにくくなる、或いは再付
着層は再びエッチングされる。しかし、この場合には図
に示す様に、被エッチング物であるPZT、Pt/Tiまでもテ
ーパー状にエッチングされる。一般に、上部、下部電極
のPtの厚さは200nm程度、Tiは20nm程度、PZTは300nm程
度であるため、例えばこのテーパー角が45°以下になっ
た場合、その加工精度に大きな影響を与える。例えば上
部電極のサイズを1μmとしても下部電極の下端のサイズ
は2μm程度にもなるため、微細化による集積度の向上は
図れない。従って、レジストマスクを用いたエッチング
によりPt、PZTを加工する場合にはキャパシタを充分な
加工精度で歩留まり良く得る事は困難である。
方法は、レジストマスクをエッチング中に後退させる事
である。この場合の断面図を図６ａ、ｂに示す。これ
は、レジストの耐性が低いガス（例えばCl2）を多く含
むガスをエッチングに用いる事により実現される。これ
により、レジストが化学反応によりエッチングされる効
果が大きくなり、前記の選択比が1/2よりも小さくな
り、レジストが横方向にもエッチングされる。この場合
には特にレジスト断面形状がテーパー状になる事によ
り、側壁部でも物理的エッチングが発生しやすくなるた
めに、その側面に再付着が生じにくくなる、或いは再付
着層は再びエッチングされる。しかし、この場合には図
に示す様に、被エッチング物であるPZT、Pt/Tiまでもテ
ーパー状にエッチングされる。一般に、上部、下部電極
のPtの厚さは200nm程度、Tiは20nm程度、PZTは300nm程
度であるため、例えばこのテーパー角が45°以下になっ
た場合、その加工精度に大きな影響を与える。例えば上
部電極のサイズを1μmとしても下部電極の下端のサイズ
は2μm程度にもなるため、微細化による集積度の向上は
図れない。従って、レジストマスクを用いたエッチング
によりPt、PZTを加工する場合にはキャパシタを充分な
加工精度で歩留まり良く得る事は困難である。
【０００８】本発明は、上述した事情に鑑みてなされた
もので、微細容量を充分な加工精度で歩留まり良く得る
事のできるキャパシタ及びその製造方法を提供する事を
目的とする。
もので、微細容量を充分な加工精度で歩留まり良く得る
事のできるキャパシタ及びその製造方法を提供する事を
目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明は、以下の構成を採用した。請求項１に記載の
キャパシタは、基板上に下部電極、誘電体層、上部電
極、該上部電極のエッチングの際のマスクとしての機能
を有し、かつ、水素バリア性を有する第一の窒化物膜の
順に積層され、前記第一の窒化物膜、前記上部電極、お
よび前記誘電体層は、該下部電極をエッチングする際の
マスクとしての機能を有し、かつ、水素バリア性を有す
る第二の窒化物膜で被覆されるとともに、前記上部電極
表面から上方に延在した前記第一の窒化物膜および前記
第二の窒化物膜を貫通するコンタクトホールを有し、該
コンタクトホール、前記第二の窒化物膜、および前記下
部電極は、絶縁膜で被覆されていることを特徴とする。
の本発明は、以下の構成を採用した。請求項１に記載の
キャパシタは、基板上に下部電極、誘電体層、上部電
極、該上部電極のエッチングの際のマスクとしての機能
を有し、かつ、水素バリア性を有する第一の窒化物膜の
順に積層され、前記第一の窒化物膜、前記上部電極、お
よび前記誘電体層は、該下部電極をエッチングする際の
マスクとしての機能を有し、かつ、水素バリア性を有す
る第二の窒化物膜で被覆されるとともに、前記上部電極
表面から上方に延在した前記第一の窒化物膜および前記
第二の窒化物膜を貫通するコンタクトホールを有し、該
コンタクトホール、前記第二の窒化物膜、および前記下
部電極は、絶縁膜で被覆されていることを特徴とする。
【００１０】請求項２に記載のキャパシタは、請求項１
に記載のキャパシタにおいて、前記第一の窒化物膜およ
び前記第二の窒化物膜が、SiN、TiN、AlN、WNのいずれ
かであることを特徴とする。
に記載のキャパシタにおいて、前記第一の窒化物膜およ
び前記第二の窒化物膜が、SiN、TiN、AlN、WNのいずれ
かであることを特徴とする。
【００１１】請求項３に記載のキャパシタの製造方法
は、基板上に下部電極用の導電膜、誘電体膜、上部電極
用の導電膜を順次成膜する工程と、該上部電極用の導電
膜上に該導電膜をエッチングする際のマスクとしての機
能を有し、かつ、水素バリア性を有する第一の窒化物膜
を形成する工程と、該第一の窒化物膜をパターンニング
する工程と、該第一の窒化物膜パターンをマスクとして
前記上部電極用の導電膜および前記誘電体膜をエッチン
グしてパターンを形成する工程と、前記第一の窒化物膜
パターンを残したままで、前記下部電極用の導電膜上に
該導電膜をエッチングする際のマスクとしての機能を有
し、かつ、水素バリア性を有する第二の窒化物膜を形成
する工程と、該第二の窒化物膜をパターンニングする工
程と、該第二の窒化物膜パターンをマスクとして前記下
部電極をエッチングしてパターンを形成する工程と、前
記第二の窒化物膜および前記第一の窒化物膜を貫通し前
記上部電極表面を底とするコンタクトホールを形成する
工程と、前記第二の窒化物膜パターンと前記下部電極と
を被覆する絶縁膜を成膜する工程とを含むことを特徴と
する。
は、基板上に下部電極用の導電膜、誘電体膜、上部電極
用の導電膜を順次成膜する工程と、該上部電極用の導電
膜上に該導電膜をエッチングする際のマスクとしての機
能を有し、かつ、水素バリア性を有する第一の窒化物膜
を形成する工程と、該第一の窒化物膜をパターンニング
する工程と、該第一の窒化物膜パターンをマスクとして
前記上部電極用の導電膜および前記誘電体膜をエッチン
グしてパターンを形成する工程と、前記第一の窒化物膜
パターンを残したままで、前記下部電極用の導電膜上に
該導電膜をエッチングする際のマスクとしての機能を有
し、かつ、水素バリア性を有する第二の窒化物膜を形成
する工程と、該第二の窒化物膜をパターンニングする工
程と、該第二の窒化物膜パターンをマスクとして前記下
部電極をエッチングしてパターンを形成する工程と、前
記第二の窒化物膜および前記第一の窒化物膜を貫通し前
記上部電極表面を底とするコンタクトホールを形成する
工程と、前記第二の窒化物膜パターンと前記下部電極と
を被覆する絶縁膜を成膜する工程とを含むことを特徴と
する。
【００１２】本発明のキャパシタ及びその製造方法によ
れば、キャパシタの加工時のマスクとして水素バリア性
のある窒化膜を用い、これを加工後も部分的に残し、水
素バリアとして用いる。これにより、レジストマスクの
場合と比べて高い加工精度とその製造工程での還元によ
る劣化の無いキャパシタを歩留まり良く得ることができ
る。
れば、キャパシタの加工時のマスクとして水素バリア性
のある窒化膜を用い、これを加工後も部分的に残し、水
素バリアとして用いる。これにより、レジストマスクの
場合と比べて高い加工精度とその製造工程での還元によ
る劣化の無いキャパシタを歩留まり良く得ることができ
る。
【００１３】
【発明の実施の形態】本発明のキャパシタの製造方法の
一実施形態の工程断面図を図１（ａ）〜（ｐ）に示す。
尚、本実施形態では、強誘電体キャパシタを例に挙げて
説明しているが、本発明のキャパシタの製造方法は、他
の誘電体キャパシタにも適用できる。図において、１は
下地酸化膜（BPSG）層、２は下部電極（Pt/Tiの積層構
造）層、３はPZT層（誘電体層）、４は上部電極（Pt）
層、５はSiN層（第一の窒化物膜）、７はSiN層（第二の
窒化物膜）、６、８、９はレジスト層、１０はキャパシ
タカバー膜（NSG）層（絶縁膜）である。本発明の製造
方法においては、キャパシタ加工のエッチングをSiN層
５、７をハードマスクとして用いて行う。この後におい
てもこのSiN層は除去せずに残し、カバー膜形成後にコ
ンタクトエッチングを行った後で酸素中での熱処理を加
えてエッチングダメージとSiN成膜時のダメージの回復
を行う。このキャパシタ及びその製造方法によれば加工
精度の向上と水素バリア性を同時に得る事ができる。
一実施形態の工程断面図を図１（ａ）〜（ｐ）に示す。
尚、本実施形態では、強誘電体キャパシタを例に挙げて
説明しているが、本発明のキャパシタの製造方法は、他
の誘電体キャパシタにも適用できる。図において、１は
下地酸化膜（BPSG）層、２は下部電極（Pt/Tiの積層構
造）層、３はPZT層（誘電体層）、４は上部電極（Pt）
層、５はSiN層（第一の窒化物膜）、７はSiN層（第二の
窒化物膜）、６、８、９はレジスト層、１０はキャパシ
タカバー膜（NSG）層（絶縁膜）である。本発明の製造
方法においては、キャパシタ加工のエッチングをSiN層
５、７をハードマスクとして用いて行う。この後におい
てもこのSiN層は除去せずに残し、カバー膜形成後にコ
ンタクトエッチングを行った後で酸素中での熱処理を加
えてエッチングダメージとSiN成膜時のダメージの回復
を行う。このキャパシタ及びその製造方法によれば加工
精度の向上と水素バリア性を同時に得る事ができる。
【００１４】本発明においては、まず（ａ）において、
下地酸化膜１上に積層して下部電極用の導電膜（単に、
下部電極ともいう。）２、強誘電体膜３、上部電極用の
電極（単に、上部電極ともいう。）４を積層して成膜す
る。次に（ｂ）において上部電極４上に全面にSiN５を
成膜する。（ｃ）でこのSiN５上に上部電極パターンに
対応したフォトレジストパターン６を形成する。次に、
（ｄ）でこのレジストをマスクにしてSiN５のエッチン
グを行い、選択的にSiNを除去した後に（ｅ）でレジス
トを除去する。SiNのエッチングにはCHF3等のガスを用
いる。次に、（ｆ）で残ったSiN５のパターンをマスク
にして上部電極４、強誘電体層３をエッチングする（以
上、上部電極加工）。次に、このSiN５をそのままの状
態でその上にSiN層７を形成して（ｇ）〜（ｋ）で上部
電極加工と全く同様の手順で下部電極加工を行う。次に
（ｌ）でSiN層５に開口部（コンタクトホール）を設け
るためのレジストパターン９を形成し、（ｍ）で（ｄ）
同様にSiNを部分的にエッチングした後に（ｎ）でレジ
ストパターン９を除去する。次に（ｏ）で酸素中での熱
処理を行う。これは、SiN５、７の成膜時に発生した水
素による強誘電体の劣化を回復するためである。この後
に（ｐ）でキャパシタカバー膜１０を形成する。更に、
この後にコンタクト孔形成、Al配線層形成等の工程を経
た最終的なキャパシタの断面形状を図２に示す。図にお
いてはSiN５、SiN７、NSG層１０を通して上部電極上にA
l配線層１４が形成されている。
下地酸化膜１上に積層して下部電極用の導電膜（単に、
下部電極ともいう。）２、強誘電体膜３、上部電極用の
電極（単に、上部電極ともいう。）４を積層して成膜す
る。次に（ｂ）において上部電極４上に全面にSiN５を
成膜する。（ｃ）でこのSiN５上に上部電極パターンに
対応したフォトレジストパターン６を形成する。次に、
（ｄ）でこのレジストをマスクにしてSiN５のエッチン
グを行い、選択的にSiNを除去した後に（ｅ）でレジス
トを除去する。SiNのエッチングにはCHF3等のガスを用
いる。次に、（ｆ）で残ったSiN５のパターンをマスク
にして上部電極４、強誘電体層３をエッチングする（以
上、上部電極加工）。次に、このSiN５をそのままの状
態でその上にSiN層７を形成して（ｇ）〜（ｋ）で上部
電極加工と全く同様の手順で下部電極加工を行う。次に
（ｌ）でSiN層５に開口部（コンタクトホール）を設け
るためのレジストパターン９を形成し、（ｍ）で（ｄ）
同様にSiNを部分的にエッチングした後に（ｎ）でレジ
ストパターン９を除去する。次に（ｏ）で酸素中での熱
処理を行う。これは、SiN５、７の成膜時に発生した水
素による強誘電体の劣化を回復するためである。この後
に（ｐ）でキャパシタカバー膜１０を形成する。更に、
この後にコンタクト孔形成、Al配線層形成等の工程を経
た最終的なキャパシタの断面形状を図２に示す。図にお
いてはSiN５、SiN７、NSG層１０を通して上部電極上にA
l配線層１４が形成されている。
【００１５】以下、図１（ａ）〜（ｐ）を用いて本発明
の製造方法の一実施例について詳細に説明する。図にお
いて、１は下地酸化膜（BPSG）層、２は下部電極（Pt/T
iの積層構造で膜厚はPtが200nm、Tiが20nm程度）層、３
はPZT（300nm）層、４は上部電極（Pt200nm）層、５、
７はSiN層（５は250nm、７は150nm厚）層、６、８、９
はレジスト層、１０はキャパシタカバー膜（NSG300nm）
層である。
の製造方法の一実施例について詳細に説明する。図にお
いて、１は下地酸化膜（BPSG）層、２は下部電極（Pt/T
iの積層構造で膜厚はPtが200nm、Tiが20nm程度）層、３
はPZT（300nm）層、４は上部電極（Pt200nm）層、５、
７はSiN層（５は250nm、７は150nm厚）層、６、８、９
はレジスト層、１０はキャパシタカバー膜（NSG300nm）
層である。
【００１６】まず、（ａ）においてBPSG１上にPt/Ti
２、PZT３、Pt４を順次成膜する。次に（ｂ）で第１のS
iN層５を全面に成膜する。 SiN層５の成膜は例えばSiH4
（シラン）とNH4（アンモニア）を用いたプラズマCVDに
より300℃以上の基板温度で行われれば緻密な水素バリ
アとなりうる膜質のものが成膜できる。ただし、特にこ
の時SiH4の分解時に発生する水素の影響によりPZTは還
元反応を生ずる。そのためにこの時点ではPZTの強誘電
特性は劣化している。次に（ｃ）でこの上に第１のレジ
スト層６を形成する。このパターンは形成する強誘電体
キャパシタの上部電極のパターンに対応する。次に
（ｄ）ではこのレジスト層をマスクとしてSiN層５を選
択的にエッチングする。この時、エッチングは反応性イ
オンエッチングを用いて行われ、反応性ガスとしてはCF
4、CHF3等が用いられる。次に、（ｅ）でレジストを酸
素プラズマを用いたアッシング等の方法で除去する。次
に、（ｆ）で上部電極Pt層４、PZT層３をCl2/Arを用い
た反応性イオンエッチング等の方法でエッチングする。
この時、PZT層エッチングにおいてはガスをCF4/Ar等と
切り替えても良く、他のエッチングパラーメータ（圧力
等）も同様に切り替えることが可能である。この時マス
クとなる前記SiN層５も同時にエッチングされるが、一
般にPt、PZTのエッチング速度はSiNのエッチング速度よ
り大きいため、前記の膜厚設定の場合Ptのエッチング終
了時にはSiN層５の厚さは50nm程度となる。この時、SiN
層５の側壁にはレジストマスクの場合と同様に再付着層
が形成されているが、その高さは高々SiN層５の厚さと
同じ50nmである。この加工方法の場合、前記の例とは異
なりSiNをエッチング時のマスクとしているので、エッ
チング形状に大きなテーパーは付かないため、より微細
な加工が可能となる。この後で（ｇ）において第２のSi
N層７を成膜し、前記（ｃ）〜（ｅ）と同様に（ｈ）〜
（ｊ）で第２のレジスト層８を形成、SiNエッチング、
レジスト除去を行う。ただしこの場合に第２のレジスト
層８のパターンは形成する強誘電体パターンの下部電極
パターンに対応する。SiN７の成膜方法はSiN５と全く同
様であり、前記と同様にPZTの劣化も生ずる。次にｋで
ｆと全く同様にSiN層７をマスクにしてPt/Ti層２をエッ
チングする。この場合にもPtとSiNのエッチング速度の
関係は前記と同様のため、エッチング終了時にはSiN層
７の膜厚は50nm程度になっている。前記と同様にSiN層
７の側壁にも再付着層が形成されているが、やはりこの
場合にもその高さは高々50nmである。次に（ｌ）でSiN
層５に開口（コンタクトホール）を設けるためのレジス
トパターン９を形成し、（ｍ）でｄ同様にSiNを部分的
にエッチングした後に（ｎ）でレジストパターン９を除
去する。次に（ｏ）で酸素中での熱処理を行う。これ
は、SiN５、７を成膜する時の強誘電体の劣化を回復す
るためである。この熱処理は600℃程度の温度で酸素中
で行われ、これによってSiN成膜時に生じた酸素欠損が
補償される。この後に（ｐ）でキャパシタカバー膜（NS
G）１０を形成する。これは例えばO3（オゾン）とTEOS
（テトラエトキシシラン）を用いた常圧CVD法によって
成膜される。この場合には成膜の雰囲気は還元性ではな
いため、キャパシタの劣化を生じない。しかし、 SiNに
よる還元に対するバリア性があるために例えばSiH4とN2
Oを用いたプラズマCVD法のSiO2を用いる事も可能とな
る。
２、PZT３、Pt４を順次成膜する。次に（ｂ）で第１のS
iN層５を全面に成膜する。 SiN層５の成膜は例えばSiH4
（シラン）とNH4（アンモニア）を用いたプラズマCVDに
より300℃以上の基板温度で行われれば緻密な水素バリ
アとなりうる膜質のものが成膜できる。ただし、特にこ
の時SiH4の分解時に発生する水素の影響によりPZTは還
元反応を生ずる。そのためにこの時点ではPZTの強誘電
特性は劣化している。次に（ｃ）でこの上に第１のレジ
スト層６を形成する。このパターンは形成する強誘電体
キャパシタの上部電極のパターンに対応する。次に
（ｄ）ではこのレジスト層をマスクとしてSiN層５を選
択的にエッチングする。この時、エッチングは反応性イ
オンエッチングを用いて行われ、反応性ガスとしてはCF
4、CHF3等が用いられる。次に、（ｅ）でレジストを酸
素プラズマを用いたアッシング等の方法で除去する。次
に、（ｆ）で上部電極Pt層４、PZT層３をCl2/Arを用い
た反応性イオンエッチング等の方法でエッチングする。
この時、PZT層エッチングにおいてはガスをCF4/Ar等と
切り替えても良く、他のエッチングパラーメータ（圧力
等）も同様に切り替えることが可能である。この時マス
クとなる前記SiN層５も同時にエッチングされるが、一
般にPt、PZTのエッチング速度はSiNのエッチング速度よ
り大きいため、前記の膜厚設定の場合Ptのエッチング終
了時にはSiN層５の厚さは50nm程度となる。この時、SiN
層５の側壁にはレジストマスクの場合と同様に再付着層
が形成されているが、その高さは高々SiN層５の厚さと
同じ50nmである。この加工方法の場合、前記の例とは異
なりSiNをエッチング時のマスクとしているので、エッ
チング形状に大きなテーパーは付かないため、より微細
な加工が可能となる。この後で（ｇ）において第２のSi
N層７を成膜し、前記（ｃ）〜（ｅ）と同様に（ｈ）〜
（ｊ）で第２のレジスト層８を形成、SiNエッチング、
レジスト除去を行う。ただしこの場合に第２のレジスト
層８のパターンは形成する強誘電体パターンの下部電極
パターンに対応する。SiN７の成膜方法はSiN５と全く同
様であり、前記と同様にPZTの劣化も生ずる。次にｋで
ｆと全く同様にSiN層７をマスクにしてPt/Ti層２をエッ
チングする。この場合にもPtとSiNのエッチング速度の
関係は前記と同様のため、エッチング終了時にはSiN層
７の膜厚は50nm程度になっている。前記と同様にSiN層
７の側壁にも再付着層が形成されているが、やはりこの
場合にもその高さは高々50nmである。次に（ｌ）でSiN
層５に開口（コンタクトホール）を設けるためのレジス
トパターン９を形成し、（ｍ）でｄ同様にSiNを部分的
にエッチングした後に（ｎ）でレジストパターン９を除
去する。次に（ｏ）で酸素中での熱処理を行う。これ
は、SiN５、７を成膜する時の強誘電体の劣化を回復す
るためである。この熱処理は600℃程度の温度で酸素中
で行われ、これによってSiN成膜時に生じた酸素欠損が
補償される。この後に（ｐ）でキャパシタカバー膜（NS
G）１０を形成する。これは例えばO3（オゾン）とTEOS
（テトラエトキシシラン）を用いた常圧CVD法によって
成膜される。この場合には成膜の雰囲気は還元性ではな
いため、キャパシタの劣化を生じない。しかし、 SiNに
よる還元に対するバリア性があるために例えばSiH4とN2
Oを用いたプラズマCVD法のSiO2を用いる事も可能とな
る。
【００１７】実際には更にこの後にコンタクト孔形成、
Al配線形成等の工程を経た最終的なキャパシタが形成さ
れるがその断面形状を図２に示す。上部電極と等しいパ
ターンを持ったSiN層５、下部電極と等しいパターンを
持ったSiN層７がそのまま残され、上部電極上でこれに
開口部（コンタクトホール）が設けられた形状となって
いる。この上にAl配線層１４が形成されている。
Al配線形成等の工程を経た最終的なキャパシタが形成さ
れるがその断面形状を図２に示す。上部電極と等しいパ
ターンを持ったSiN層５、下部電極と等しいパターンを
持ったSiN層７がそのまま残され、上部電極上でこれに
開口部（コンタクトホール）が設けられた形状となって
いる。この上にAl配線層１４が形成されている。
【００１８】本実施例によるキャパシタ及びその製造方
法によれば、Al配線が形成された後の水素中の熱処理に
よっても残されたSiN層によってキャパシタの強誘電体
材料が保護され、還元によって劣化を生じる事が無い。
このために、充分なデバイス性能を得るための強誘電体
キャパシタの特性とトランジスタ特性を両立できる。更
に、前記の様に、容量の加工精度の向上も同時に図れ
る。
法によれば、Al配線が形成された後の水素中の熱処理に
よっても残されたSiN層によってキャパシタの強誘電体
材料が保護され、還元によって劣化を生じる事が無い。
このために、充分なデバイス性能を得るための強誘電体
キャパシタの特性とトランジスタ特性を両立できる。更
に、前記の様に、容量の加工精度の向上も同時に図れ
る。
【００１９】本実施形態においては、上部電極加工、下
部電極加工のマスクとして共にSiNを用いたが、これは
水素に対してバリア性のある他の材料を用いる事も可能
である。特に上部電極加工のマスクのSiN層５の代わり
には導電性でありかつバリア性のあるTiN、AlN等を用い
る事も可能である。これらの材料を用いた場合にはその
成膜方法として例えばスパッタ法等も可能である。この
場合にはSiNをプラズマCVD法で成膜する場合のようにそ
の成膜時の還元雰囲気によるキャパシタの劣化は発生し
ない。下部電極加工時のマスクSiN７を成膜する際にこ
の劣化は発生するが、この場合には、そのキャパシタに
対する被覆が不充分ながらもある程度のバリア性がTiN
或いはAlNによってもたらされるため、下部電極加工後
のSiNへの開口形成及び酸素中の熱処理工程は必ずしも
必要とはならない。
部電極加工のマスクとして共にSiNを用いたが、これは
水素に対してバリア性のある他の材料を用いる事も可能
である。特に上部電極加工のマスクのSiN層５の代わり
には導電性でありかつバリア性のあるTiN、AlN等を用い
る事も可能である。これらの材料を用いた場合にはその
成膜方法として例えばスパッタ法等も可能である。この
場合にはSiNをプラズマCVD法で成膜する場合のようにそ
の成膜時の還元雰囲気によるキャパシタの劣化は発生し
ない。下部電極加工時のマスクSiN７を成膜する際にこ
の劣化は発生するが、この場合には、そのキャパシタに
対する被覆が不充分ながらもある程度のバリア性がTiN
或いはAlNによってもたらされるため、下部電極加工後
のSiNへの開口形成及び酸素中の熱処理工程は必ずしも
必要とはならない。
【００２０】本実施形態では、誘電体層としてPZTを使
用したが、他にSrBi2Ta2O9、（Ba1-x,Srx）TiO3等を用
いた場合でも同様の効果が得られる。この時、これらの
材料にはその強誘電特性の向上のためにLa、Nb、Caをド
ープさせる事も可能である。
用したが、他にSrBi2Ta2O9、（Ba1-x,Srx）TiO3等を用
いた場合でも同様の効果が得られる。この時、これらの
材料にはその強誘電特性の向上のためにLa、Nb、Caをド
ープさせる事も可能である。
【００２１】本実施形態では、上部電極、下部電極とし
てPtを使用しているが、他にIr、IrO2、Ru、RuO2、W、W
Six、TiN、WN等を用いる事も可能である。更に、上部電
極と下部電極で異なる材料を使用する事も可能である。
てPtを使用しているが、他にIr、IrO2、Ru、RuO2、W、W
Six、TiN、WN等を用いる事も可能である。更に、上部電
極と下部電極で異なる材料を使用する事も可能である。
【００２２】
【発明の効果】以上詳細に説明したように、本発明に係
るキャパシタ及びその製造方法によれば、誘電体キャパ
シタ及びこれを用いた半導体装置を高い歩留まり、高い
加工精度を持って得られるという効果が得られる。
るキャパシタ及びその製造方法によれば、誘電体キャパ
シタ及びこれを用いた半導体装置を高い歩留まり、高い
加工精度を持って得られるという効果が得られる。
【図１】 本発明に係る一実施形態であるキャパシタの
製造方法の各工程を示す断面図である。
製造方法の各工程を示す断面図である。
【図２】 本発明に係る一実施形態であるキャパシタの
断面図である。
断面図である。
【図３】 強誘電体キャパシタのヒステリシス特性を示
す図である。
す図である。
【図４】 従来のキャパシタの製造方法の各工程を示す
断面図である。
断面図である。
【図５】 従来のキャパシタの製造方法の問題点を説明
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。
【図６】 従来のキャパシタの製造方法の問題点を説明
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。
するための図である。（ａ）ドライエッチング中及び終
了直後のキャパシタの形状を示す図である。（ｂ）レジ
スト除去後のキャパシタの形状を示す図である。
１ 下地酸化膜（BPSG、基板） ２ 下部電極（Pt/Ti） ３ 誘電体層（PZT） ４ 上部電極（Pt） ５ SiN層（第一の窒化物膜） ６ レジスト ７ SiN層（第二の窒化物膜） ８ レジスト ９ レジスト １０ キャパシタカバー膜（NSG、絶縁膜） １２ SiN層（水素バリア膜） １３ 側壁再付着物 １４ Al配線層
Claims (3)
- 【請求項１】 基板上に下部電極、誘電体層、上部電
極、該上部電極のエッチングの際のマスクとしての機能
を有し、かつ、水素バリア性を有する第一の窒化物膜の
順に積層され、 前記第一の窒化物膜、前記上部電極、および前記誘電体
層は、該下部電極をエッチングする際のマスクとしての
機能を有し、かつ、水素バリア性を有する第二の窒化物
膜で被覆されるとともに、 前記上部電極表面から上方に延在した前記第一の窒化物
膜および前記第二の窒化物膜を貫通するコンタクトホー
ルを有し、 該コンタクトホール、前記第二の窒化物膜、および前記
下部電極は、絶縁膜で被覆されていることを特徴とする
キャパシタ。 - 【請求項２】 請求項１に記載のキャパシタにおいて、 前記第一の窒化物膜および前記第二の窒化物膜が、Si
N、TiN、AlN、WNのいずれかであることを特徴とするキ
ャパシタ。 - 【請求項３】 基板上に下部電極用の導電膜、誘電体
膜、上部電極用の導電膜を順次成膜する工程と、 該上部電極用の導電膜上に該導電膜をエッチングする際
のマスクとしての機能を有し、かつ、水素バリア性を有
する第一の窒化物膜を形成する工程と、 該第一の窒化物膜をパターンニングする工程と、 該第一の窒化物膜パターンをマスクとして前記上部電極
用の導電膜および前記誘電体膜をエッチングしてパター
ンを形成する工程と、 前記第一の窒化物膜パターンを残したままで、前記下部
電極用の導電膜上に該導電膜をエッチングする際のマス
クとしての機能を有し、かつ、水素バリア性を有する第
二の窒化物膜を形成する工程と、 該第二の窒化物膜をパターンニングする工程と、 該第二の窒化物膜パターンをマスクとして前記下部電極
をエッチングしてパターンを形成する工程と、 前記第二の窒化物膜および前記第一の窒化物膜を貫通し
前記上部電極表面を底とするコンタクトホールを形成す
る工程と、 前記第二の窒化物膜パターンと前記下部電極とを被覆す
る絶縁膜を成膜する工程とを含むことを特徴とするキャ
パシタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37177098A JP3166746B2 (ja) | 1998-12-28 | 1998-12-28 | キャパシタ及びその製造方法 |
| US09/472,991 US6295195B1 (en) | 1998-12-28 | 1999-12-28 | Capacitor having first and second protective films |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37177098A JP3166746B2 (ja) | 1998-12-28 | 1998-12-28 | キャパシタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196031A true JP2000196031A (ja) | 2000-07-14 |
| JP3166746B2 JP3166746B2 (ja) | 2001-05-14 |
Family
ID=18499276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37177098A Expired - Fee Related JP3166746B2 (ja) | 1998-12-28 | 1998-12-28 | キャパシタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6295195B1 (ja) |
| JP (1) | JP3166746B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203949A (ja) * | 2000-12-20 | 2002-07-19 | Samsung Electronics Co Ltd | 強誘電体キャパシタ及びその製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040191423A1 (en) * | 2000-04-28 | 2004-09-30 | Ruan Hai Xiong | Methods for the deposition of silver and silver oxide films and patterned films |
| US6849305B2 (en) | 2000-04-28 | 2005-02-01 | Ekc Technology, Inc. | Photolytic conversion process to form patterned amorphous film |
| US20060001064A1 (en) * | 2000-04-28 | 2006-01-05 | Hill Ross H | Methods for the lithographic deposition of ferroelectric materials |
| KR100420117B1 (ko) * | 2001-03-12 | 2004-03-02 | 삼성전자주식회사 | 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법 |
| US7001781B2 (en) * | 2003-09-26 | 2006-02-21 | Infineon Technologies Ag | Method for producing a ferroelectric capacitor that includes etching with hardmasks |
| JP2006313833A (ja) * | 2005-05-09 | 2006-11-16 | Seiko Epson Corp | 強誘電体キャパシタの形成方法、強誘電体キャパシタおよび電子デバイス |
| US7572698B2 (en) * | 2006-05-30 | 2009-08-11 | Texas Instruments Incorporated | Mitigation of edge degradation in ferroelectric memory devices through plasma etch clean |
| US20080170352A1 (en) * | 2007-01-15 | 2008-07-17 | Seiko Epson Corporation | Capacitor and its manufacturing method |
| KR101746075B1 (ko) * | 2013-11-25 | 2017-06-12 | 한국전자통신연구원 | 과도 대역 사용량 감지 방법 |
| US11251261B2 (en) * | 2019-05-17 | 2022-02-15 | Micron Technology, Inc. | Forming a barrier material on an electrode |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206788A (en) * | 1991-12-12 | 1993-04-27 | Ramtron Corporation | Series ferroelectric capacitor structure for monolithic integrated circuits and method |
-
1998
- 1998-12-28 JP JP37177098A patent/JP3166746B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-28 US US09/472,991 patent/US6295195B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203949A (ja) * | 2000-12-20 | 2002-07-19 | Samsung Electronics Co Ltd | 強誘電体キャパシタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3166746B2 (ja) | 2001-05-14 |
| US6295195B1 (en) | 2001-09-25 |
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