JP3425100B2 - フィールドプログラマブルゲートアレイおよびその製造方法 - Google Patents
フィールドプログラマブルゲートアレイおよびその製造方法Info
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Description
ラマブルゲートアレイ(Field Programmable GateArra
y:以下、FPGAと称する。) に関し、特に、それぞ
れが論路回路を有する第1の基本セル及び第2の基本セ
ルと、外部から入力されるプログラムに基づいて、第1
の基本セルと第2の基本セルとの接続をオン又はオフす
ると共に第1の基本セルと第2の基本セルとの接続のオ
ン状態又はオフ状態を保持するプログラム素子とを備え
たフィールドプログラマブルゲートアレイ及びその製造
方法に関する。
を有する多数の基本セルが規則正しく配置されたゲート
アレイと、該ゲートアレイを構成する基本セル同士を接
続する配線が配置された配線領域とを持っており、一対
の基本セル同士を接続する配線の接続状態又は非接続状
態は、プログラムにより制御されるプログラム素子によ
って決められる。
ズ、EEPROM又はEPROMなどからなり、データ
の書き換えができないか(アンチヒューズの場合)又は
データの書き換え回数に制限がある(EEPROM又は
EPROMの場合)タイプと、特開平10−4345号
公報に示されるように、SRAMと論理合成用のデータ
を格納する不揮発性のROMとからなり、書き換え回数
に制限がないタイプとが知られている。
き換えができないか又はデータの書き換え回数に制限が
あるタイプのプログラム素子は、電源をオフしても論理
作成用のデータが消失しないという長所を有している
が、データの書き換え回数が大きく制限されるという問
題、データを書き込む場合に高電圧が必要になるという
問題、及びデータを書き込む速度が遅いという問題を有
している。例えば、EEPROM又はEPROMの場合
では、データの書き込み速度はmsecのオーダーであ
る。
れるタイプのプログラム素子は、ROMのデータをSR
AMに書き込むため、データの書き換え回数に制限がな
いと共にデータの書き込み速度が速いという長所を有し
ているが、SRAMを用いているため、電源をオンする
度毎にROMからデータを読み込まねばならないという
問題、及びROMに書き込まれている論理作成用データ
とは異なる論理作成用データをSRAMに書き込むこと
はできないという問題がある。
して、電源をオフしても論理作成用のデータが消失しな
い不揮発性記憶素子を用いるにも拘わらず、低電圧でデ
ータの書き換えができると共にデータの書き換えを高速
に行なえるフィールドプログラマブルゲートアレイ及び
その製造方法を提供することを目的とする。
め、本発明に係る第1のフィールドプログラマブルゲー
トアレイは、半導体基板上に形成され、それぞれが論路
回路を有する第1の基本セル及び第2の基本セルと、外
部から入力されるプログラムに基づいて、第1の基本セ
ルと第2の基本セルとの接続をオン又はオフすると共に
第1の基本セルと第2の基本セルとの接続のオン状態又
はオフ状態を保持するプログラム素子とを備えたフィー
ルドプログラマブルゲートアレイを対象とし、プログラ
ム素子は、半導体基板上に形成され第1の基本セルと第
2の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなりスイッチング素子のオン状態又はオ
フ状態を保持する不揮発性記憶素子とを有し、第1の基
本セル、第2の基本セル及びスイッチング素子の上には
層間絶縁膜が形成され、層間絶縁膜の上には、層間絶縁
膜と強誘電体薄膜との間の格子整合をとるバッファ層が
形成され、不揮発性記憶素子はバッファ層の上に形成さ
れている。
レイによると、プログラム素子が、第1の基本セルと第
2の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなりスイッチング素子のオン状態又はオ
フ状態を保持する不揮発性記憶素子とを有しているた
め、第1の基本セルと第2の基本セルとの接続状態を不
揮発に保持することができると共に、書き換えに要する
消費電力を大きく低減でき且つ書き換え時間を数100
nsec程度に短縮することができる。
間には、層間絶縁膜と強誘電体薄膜との間の格子整合を
とるバッファ層が形成されているため、強誘電体薄膜の
結晶性が向上するので、強誘電体薄膜からなる容量絶縁
膜の膜質ひいては不揮発性記憶素子の性能が向上する。
第2のフィールドプログラマブルゲートアレイは、半導
体基板上に形成され、それぞれが論路回路を有する第1
の基本セル及び第2の基本セルと、外部から入力される
プログラムに基づいて、第1の基本セルと第2の基本セ
ルとの接続をオン又はオフすると共に第1の基本セルと
第2の基本セルとの接続のオン状態又はオフ状態を保持
するプログラム素子とを備えたフィールドプログラマブ
ルゲートアレイを対象とし、プログラム素子は、半導体
基板上に形成され第1の基本セルと第2の基本セルとの
接続をオン又はオフするスイッチング素子と、下部電
極、強誘電体薄膜からなる容量絶縁膜及び上部電極から
なりスイッチング素子のオン状態又はオフ状態を保持す
る不揮発性記憶素子とを有し、第1の基本セル、第2の
基本セル及びスイッチング素子の上には層間絶縁膜が形
成され、層間絶縁膜の上には、強誘電体薄膜を構成する
金属原子の層間絶縁膜への拡散を防止する拡散防止層が
形成され、不揮発性記憶素子は拡散防止層の上に形成さ
れている。
レイによると、プログラム素子が、第1の基本セルと第
2の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなりスイッチング素子のオン状態又はオ
フ状態を保持する不揮発性記憶素子とを有しているた
め、第1の基本セルと第2の基本セルとの接続状態を不
揮発に保持することができると共に、書き換えに要する
消費電力を大きく低減でき且つ書き換え時間を数100
nsec程度に短縮することができる。
間には、強誘電体薄膜を構成する金属原子の層間絶縁膜
への拡散を防止する拡散防止層が形成されているため、
強誘電体薄膜を高温で成膜して強誘電体薄膜からなる容
量絶縁膜の膜質を向上させても、強誘電体薄膜を構成す
る金属原子が層間絶縁膜に拡散しないので、第1の基本
セル、第2の基本セル又はスイッチング素子を構成する
トランジスタの電気特性が劣化しない。従って、第1の
基本セル、第2の基本セル又はスイッチング素子を構成
するトランジスタの電気特性の劣化を招くことなく、強
誘電体薄膜からなる容量絶縁膜の膜質を向上させること
ができる。
ゲートアレイにおいて、強誘電体薄膜は、ジルコン酸チ
タン酸鉛、チタン酸バリウム又はタンタル酸ストロンチ
ウム・ビスマスからなり、下部電極は、白金、ルテニウ
ム、レニウム、オスミウム、イリジウム及びこれらの金
属酸化物のうちの少なくとも1つからなることが好まし
い。このようにすると、スイッチング素子のオン状態又
はオフ状態を保持する不揮発性記憶素子の性能を確実に
向上させることができる。
レイにおいて、バッファ層は、チタン、窒化チタン、窒
化タングステン又は酸化マグネシウムからなることが好
ましい。このようにすると、強誘電体薄膜の結晶性を確
実に向上させることができる。
レイにおいて、バッファ層は、下側から順に形成された
第1のバッファ層及び第2のバッファ層からなり、第1
のバッファ層は、チタン、窒化チタン、窒化タングステ
ン又は酸化マグネシウムからなり、第2のバッファ層
は、チタン酸鉛ランタン又は酸化ビスマスからなり、第
2のバッファ層の膜厚は20nm以下であることが好ま
しい。このようにすると、強誘電体薄膜の結晶性をより
確実に向上させることができる。
レイにおいて、拡散防止層は、窒化シリコン、酸化アル
ミニウム又は酸窒化シリコンからなることが好ましい。
このようにすると、強誘電体薄膜を構成する金属原子の
層間絶縁膜への拡散を確実に防止することができる。
ブルゲートアレイの製造方法は、それぞれが論路回路を
有する第1の基本セル及び第2の基本セルと、外部から
入力されるプログラムに基づいて、第1の基本セルと第
2の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなり、外部から入力されるプログラムに
基づいて、スイッチング素子のオン状態又はオフ状態を
保持する不揮発性記憶素子とを有するプログラム素子と
を備えたフィールドプログラマブルゲートアレイの製造
方法を対象とし、半導体基板上に、第1の基本セル、第
2の基本セル及びスイッチング素子を形成する工程と、
第1の基本セル、第2の基本セル及びスイッチング素子
の上に層間絶縁膜を形成する工程と、層間絶縁膜の上
に、層間絶縁膜と強誘電体薄膜との間の格子整合をとる
バッファ層を形成する工程と、バッファ層の上に不揮発
性記憶素子を形成する工程とを備えている。
レイの製造方法によると、第1の基本セル、第2の基本
セル及びスイッチング素子の上に形成された層間絶縁膜
の上に、バッファ層を介して不揮発性記憶素子を形成す
るため、バッファ層により層間絶縁膜と強誘電体薄膜と
の格子整合がとられるので、強誘電体薄膜の結晶性が向
上し、これによって、強誘電体薄膜からなる容量絶縁膜
の膜質ひいては不揮発性記憶素子の性能が向上する。
ブルゲートアレイの製造方法は、それぞれが論路回路を
有する第1の基本セル及び第2の基本セルと、外部から
入力されるプログラムに基づいて、第1の基本セルと第
2の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなり、外部から入力されるプログラムに
基づいて、スイッチング素子のオン状態又はオフ状態を
保持する不揮発性記憶素子とを有するプログラム素子と
を備えたフィールドプログラマブルゲートアレイの製造
方法を対象とし、半導体基板上に、第1の基本セル、第
2の基本セル及びスイッチング素子を形成する工程と、
第1の基本セル、第2の基本セル及びスイッチング素子
の上に層間絶縁膜を形成する工程と、層間絶縁膜の上
に、強誘電体薄膜を構成する金属原子の層間絶縁膜への
拡散を防止する拡散防止層を形成する工程と、拡散防止
層の上に不揮発性記憶素子を形成する工程とを備えてい
る。
レイの製造方法によると、第1の基本セル、第2の基本
セル及びスイッチング素子の上に形成された層間絶縁膜
の上に、拡散防止層を介して不揮発性記憶素子を形成す
るため、強誘電体薄膜を高温で成膜して強誘電体薄膜か
らなる容量絶縁膜の膜質を向上させても、強誘電体薄膜
を構成する金属原子が層間絶縁膜に拡散しないので、第
1の基本セル、第2の基本セル又はスイッチング素子を
構成するトランジスタの電気特性が劣化しない。従っ
て、第1の基本セル、第2の基本セル又はスイッチング
素子を構成するトランジスタの電気特性の劣化を招くこ
となく、強誘電体薄膜からなる容量絶縁膜の膜質を向上
させることができる。
FPGAについて説明するが、その前提として各実施形
態に係るFPGAの全体構成について図1及び図2を参
照しながら説明する。尚、図1はFPGAの全体構成を
示し、図2は図1における一点鎖線の部分の詳細を示し
ている。
は、CCDなどの撮像素子又はテレビジョンなどの受像
素子に組み込まれることが好ましい。
は、コア論理素子として演算装置例えばCPUに組み込
まれることが好ましいと共に、本発明の各実施形態に係
るFPGAが組み込まれたCPUは、コンピュータの演
算装置として適している。
Aは、論理合成を容易に変更できるので、制御操作を行
なうコントロール素子例えば制御用マイコンに組み込ま
れることが好ましいと共に、各実施形態に係るFPGA
が組み込まれたマイコンは、家電製品、産業機器又は照
明機器の各制御装置に適している。
が論路回路を有する複数の基本セル1、1、……が規則
正しく配置されたゲートアレイを有しており、該ゲート
アレイを構成する基本セル1同士は、基本セル1同士の
接続をオン又はオフするスイッチング素子と、該スイッ
チング素子のオン状態又はオフ状態を保持する不揮発性
記憶素子とからなるプログラム素子2を介して接続され
ている。
素子は例えばスイッチングMOSトランジスタ(SWITCH
MOS)からなり、不揮発性記憶素子は強誘電体メモリ
(FERROELELCTRIC MEMORY )からなり、これらMOSト
ランジスタ及び強誘電体メモリから構成されるプログラ
ム素子2は、ライン(LINE)信号1、2、3、……と列
(ROW )信号1、2、3、……とによって制御される。
出力側の第1の基本セル1Aの出力端に設けられたMO
Sトランジスタ(CELL OUTPUT MOS )の出力端子と、入
力側の第2の基本セル1Bの入力端に設けられたMOS
トランジスタ(CELL INPUT MOS)の入力端子との間には
スイッチングMOSトランジスタが接続されており、該
スイッチングMOSトランジスタの入力端子と列信号と
の間には強誘電体メモリが接続されている。尚、スイッ
チング素子としては、MOSトランジスタに限られず、
CMOS回路などを用いることができる。
のブロック図を参照しながら説明する。
によりプログラム素子2を選択して、選択されたプログ
ラム素子2を書き込み可能状態にした後、該プログラム
素子2に対して、書き込み用入力ピン4を用いて外部か
らデータの入力を行なう。プログラム素子2に対するデ
ータの入力は、書き込みパルスの有無により決定され
る。その後、データが入力されたプログラム素子2のデ
ータが書き換えられないように、配線アドレスエンコー
ダ3のアドレスを変化させる。これによって、プログラ
ム素子2は書き込み不可能状態になり、プログラム素子
2に対するプログラミングは終了する。
アドレスエンコーダ5により第1の基本セル1A及び第
2の基本セル1Bを選択して、第1及び第2の基本セル
1A、1Bを書き込み可能状態にする。次に、外部から
入力データを第1の基本セル1Aに書き込んだ後、プロ
グラム素子2により、第1の基本セル1Aのデータを第
2の基本セル1Bに転送する。第2の基本セル1Bに転
送されたデータは、第2の基本セル1Bにおいて論理処
理された後、出力データとして外部に出力される。
本セル1Aと第2の基本セル1Bとの間に配置されてい
ると共にスイッチング素子を有しているため、外部から
のプログラムにより、第1の基本セル1Aと第2の基本
セル1Bとの接続をオン状態又はオフ状態にすることが
できる。また、プログラム素子2は、不揮発性記憶素子
である強誘電体メモリを有しているため、電源がオフ状
態になっても、スイッチング素子のオン状態又はオフ状
態、ひいては第1の基本セル1Aと第2の基本セル1B
との接続状態又は非接続状態を保持することができる。
Bと、両者の間に設けられたプログラム素子2を用いる
ことによって、第2の基本セル1Bの書き換え、つまり
第2の基本セル1Bの機能変更が可能になると共に、書
き換えられた第2の基本セル1Bの機能を不揮発に保持
することができるのである。 (第1の実施形態)図4は、スイッチング素子としてC
MOS回路が用いられ、不揮発性記憶素子として強誘電
体メモリが用いられた第1の実施形態に係るFPGAの
要部の断面構造を示している。
00の上には、素子分離領域となるLOCOS領域10
3、pチャネルMOSトランジスタのゲート電極112
A及びnチャネルMOSトランジスタのゲート電極11
2Bが形成されており、ゲート電極112A、112B
はシリコン酸化膜からなる保護絶縁膜113により覆わ
れている。シリコン基板100におけるpチャネルMO
Sトランジスタのゲート電極112Aの両側には、ソー
ス領域又はドレイン領域となるLDD構造を有するp型
不純物拡散層114が形成され、p型不純物拡散層11
4の両側にはn型ウェル領域108が形成され、p型不
純物拡散層114の下側にはn型ストップ領域109が
形成されている。また、シリコン基板100におけるn
チャネルMOSトランジスタのゲート電極112Bの両
側には、ソース領域又はドレイン領域となるLDD構造
を有するn型不純物拡散層115が形成され、n型不純
物拡散層115の両側にはp型ウェル領域110が形成
され、n型不純物拡散層115の下側にはp型ストップ
領域111が形成されている。
拡散層114によってpチャネルMOSトランジスタが
構成され、ゲート電極112B及び両側のn型不純物拡
散層115によってnチャネルMOSトランジスタが構
成され、これらpチャネルMOSトランジスタ及びnチ
ャネルMOSトランジスタからなるCMOS回路によっ
て、プログラム素子のスイッチング素子が構成されてい
る。
S回路及び第2の基本セルを構成するCMOS回路は、
図示を省略しているが、スイッチング素子となるCMO
S回路と同様に、シリコン基板100上に形成されてい
る。
及びスイッチング素子を構成する各CMOS回路の上に
はTEOS膜からなる第1の層間絶縁膜116が形成さ
れ、該第1の層間絶縁膜116の上には、酸化マグネシ
ウム膜とチタン膜との層状複合膜からなるバッファ層1
17が形成されている。
からなる下部電極118A、強誘電体薄膜からなる容量
絶縁膜119A、及び第2の白金膜からなる上部電極1
20Aが順次形成されており、これら下部電極118
A、容量絶縁膜119A及び上部電極120Aによっ
て、プログラム素子の不揮発性記憶素子が構成されてい
る。
縁膜116の上には第2の層間絶縁膜122が形成され
ており、第1及び第2の層間絶縁膜116、122に、
pチャネルMOSトランジスタのドレイン領域と接続す
る第1のヴィア123、nチャネルMOSトランジスタ
のドレイン領域と接続する第2のヴィア124、pチャ
ネルMOSトランジスタのソース領域と接続する第3の
ヴィア125、及びnチャネルMOSトランジスタのソ
ース領域と接続する第4のヴィア126が形成されてい
ると共に、第2の層間絶縁膜122に、不揮発性記憶素
子の下部電極118Aと接続する第5のヴィア127が
形成されている。また、第2の層間絶縁膜122の上に
は、第1のヴィア123及び第2のヴィア124と接続
されCMOS回路の信号出力線(第2の基本セル1Bの
入力端と接続される)となる第1の金属配線128、第
3のヴィア125と信号入力線(第1の基本セル1Aの
出力端と接続される)とを接続する第2の金属配線12
9、第4のヴィア126と接地配線とを接続する第3の
金属配線130、及び第5のヴィア127と列信号線と
を接続する第4の金属配線131が形成されている。
間絶縁膜132が形成されており、第1、第2及び第3
の層間絶縁膜116、122、132に、pチャネルM
OSトランジスタのゲート電極112Aと接続する第6
のヴィア133、及びnチャネルMOSトランジスタの
ゲート電極112Bと接続する第7のヴィア134が形
成されていると共に、第2及び第3の層間絶縁膜12
2、132に、不揮発性記憶素子の上部電極120Aと
接続する第8のヴィア135が形成されている。また、
第3の層間絶縁膜132の上に、第6のヴィア133、
第7のヴィア134及び第8のヴィア135を接続する
第5の金属配線136が形成されている。
子は強誘電体薄膜からなる容量絶縁膜119Aを有して
いるため、該容量絶縁膜119Aに閾値以上の電圧が印
加されると、印加される電圧が零になっても残留分極が
存在するので、不揮発性記憶素子は、電圧が印加された
状態を保持する。
記憶素子の上部電極120Aがスイッチング素子となる
CMOS回路のゲート電極112A、112Bに接続さ
れ、CMOS回路を構成するpチャネルMOSトランジ
スタのソース領域が第1の基本セル1Aの出力端に接続
され、CMOS回路を構成するpチャネルMOSトラン
ジスタ及びnチャネルMOSトランジスタのドレイン領
域が第2の基本セル1Bの入力端に接続されているた
め、ゲート電極112A、112Bに印加する電圧によ
って第1の基本セル1Aと第2の基本セル1Bとの接続
状態又は非接続状態を選択できると共に、不揮発性記憶
素子によって選択した接続状態又は非接続状態を保持す
ることができる。
極112A、112Bに印加する電圧を逆の電圧に切り
替えることにより、第1の基本セル1Aと第2の基本セ
ル1Bとの接続状態又は非接続状態を切り替えることが
できると共に、不揮発性記憶素子により、切り替わった
状態を保持することができる。
S回路の上に形成されたTEOS膜からなる第1の層間
絶縁膜116と、不揮発性記憶素子を構成する下部電極
118Aとの間に、第1の層間絶縁膜116(TEOS
膜)と容量絶縁膜119A(強誘電体薄膜119)との
格子整合をとるバッファ層117が設けられているた
め、強誘電体薄膜119からなる容量絶縁膜119Aの
膜質の向上ひいては不揮発性記憶素子の性能の向上を図
ることができる。その理由は次の通りである。すなわ
ち、第1の層間絶縁膜116を構成するTEOS膜はア
モルファス状態であるから、TEOS膜の上に第1の白
金膜118を介して強誘電体薄膜119を成長させる
と、強誘電体薄膜119の膜質は低下する。ところが、
TEOS膜と第1の白金膜118との間に、格子定数が
強誘電体薄膜119と近いバッファ層117を形成する
ことにより、第1の白金膜118ひいては強誘電体薄膜
119の結晶性が向上するので、強誘電体薄膜119か
らなる容量絶縁膜119Aの膜質を向上させることがで
きる。尚、第1の白金膜118は、その下地膜(TEO
S膜)の非結晶性をそのまま上側の膜(強誘電体薄膜1
19)に伝える性質を有している。
ン酸チタン酸鉛をスパッタ法により形成する場合におい
て、シリコン酸化膜(TEOS膜)の上に形成されたジ
ルコン酸チタン酸鉛薄膜と、シリコン酸化膜(TEOS
膜)の上に酸化マグネシウム膜(バッファ層)を介して
形成されたジルコン酸チタン酸鉛薄膜とをX線回折法に
より比較すると、前者の場合には(100)面以外に
(110)などの他の面の回折強度のピークも観察され
たが、後者の場合には(100)面の回折強度の強いピ
ークが観測された。
造方法について、図5(a)〜(c)、図6(a)〜
(c)、図7(a)、(b)及び図8(a)、(b)を
参照しながら説明する。
リコン基板100の上にシリコン酸化膜101及びシリ
コン窒化膜102を順次形成する。
窒化膜102におけるMOSトランジスタ形成領域を残
した後、熱処理を行なって、シリコン酸化膜101を成
長させることにより、素子分離領域となるLOCOS領
域103を形成する。その後、シリコン窒化膜102及
びシリコン酸化膜101を除去した後、LOCOS領域
103同士の間に再びシリコン酸化膜101を形成す
る。
ルMOSトランジスタ形成領域に開口部を有する第1の
レジストパターン104をマスクとしてシリコン基板1
00にリンをイオン注入して、n型不純物領域105を
形成する。
ルMOSトランジスタ形成領域に開口部を有する第2の
レジストパターン106をマスクとしてシリコン基板1
00にボロンをイオン注入して、p型不純物領域107
を形成する。
を行なって、図6(b)に示すように、n型ウェル領域
108、n型ストップ領域109、p型ウェル領域11
0及びp型ストップ領域111を形成する。その後、シ
リコン酸化膜101を除去した後、LOCOS領域10
3同士の間にゲート絶縁膜となるシリコン酸化膜101
を再び形成する。
ってポリシリコン膜を堆積した後、該ポリシリコン膜を
パターニングすることにより、図6(c)に示すよう
に、pチャネルMOSトランジスタのゲート電極112
A及びnチャネルMOSトランジスタのゲート電極11
2Bを形成する。
極112Aをマスクとしてボロンをイオン注入した後、
ゲート電極112A及びシリコン酸化膜からなる保護絶
縁膜113をマスクとしてボロンをイオン注入すること
により、pチャネルMOSトランジスタ形成領域に、L
DD構造を有するp型不純物拡散層114を形成する。
また、ゲート電極112Bをマスクとしてリンをイオン
注入した後、ゲート電極112B及び保護絶縁膜113
をマスクとしてリンをイオン注入することにより、nチ
ャネルMOSトランジスタ形成領域に、LDD構造を有
するn型不純物拡散層115を形成する。これによっ
て、プログラム素子のスイッチング素子となるCMOS
回路を構成するpチャネルMOSトランジスタ及びnチ
ャネルMOSトランジスタが形成される。
A及び第2の基本セルを構成するCMOS回路は、スイ
ッチング素子となるCMOS回路と同じ工程により形成
される。
って1μmの膜厚を有するTEOS膜からなる第1の層
間絶縁膜116を堆積した後、該第1の層間絶縁膜11
6を平坦化する。
法により、TEOS膜116の上に、200nmの膜厚
を有する酸化マグネシウム膜と100nmの膜厚を有す
るチタン膜との層状複合膜バッファ層117を形成す
る。
mの膜厚を有する第1の白金膜118を形成した後、高
周波スパッタ法により、第1の白金膜118の上に、タ
ンタル酸ストロンチウム・ビスマス(SrBi2Ta2O
9 )からなり600nmの膜厚を有する強誘電体薄膜1
19を形成する。強誘電体薄膜119を形成する際の基
板温度(成膜温度)は700℃とする。次に、スパッタ
法により、強誘電体薄膜119の上に、200nmの膜
厚を有する第2の白金膜120を形成する。
いレジストパターンをマスクとして第1の白金膜118
に対してドライエッチングを行なうことにより、第1の
白金膜118からなる下部電極118Aを形成した後、
第3のレジストパターン121をマスクとして、第2の
白金膜120及び強誘電体薄膜119に対してドライエ
ッチングを行なうことにより、第2の白金膜120から
なる上部電極120A、及び強誘電体薄膜119からな
る容量絶縁膜119Aを形成すると、下部電極118
A、容量絶縁膜119A及び上部電極120Aから構成
される、プログラム素子の不揮発性記憶素子が形成され
る。尚、強誘電体薄膜119に対するエッチング条件の
一例を挙げると、エッチングガスとしてアルゴンガスを
用い、チャンバーの圧力は0.2Paに設定し、対向電
極に1kWを印加することが好ましい。
層間絶縁膜116の上に、第2の層間絶縁膜122を形
成した後、第1及び第2の層間絶縁膜116、122
に、pチャネルMOSトランジスタのドレイン領域と接
続する第1のヴィア123、nチャネルMOSトランジ
スタのドレイン領域と接続する第2のヴィア124、p
チャネルMOSトランジスタのソース領域と接続する第
3のヴィア125、及びnチャネルMOSトランジスタ
のソース領域と接続する第4のヴィア126を形成する
と共に、第2の層間絶縁膜122に、不揮発性記憶素子
の下部電極118Aと接続する第5のヴィア127を形
成する。次に、第2の層間絶縁膜122の上に、第1の
ヴィア123及び第2のヴィア124と接続されCMO
S回路の信号出力線となる第1の金属配線128、第3
のヴィア125と信号入力線とを接続する第2の金属配
線129、第4のヴィア126と接地配線とを接続する
第3の金属配線130、及び第5のヴィア127と列信
号線とを接続する第4の金属配線131を形成する。
の層間絶縁膜132を形成した後、第1、第2及び第3
の層間絶縁膜116、122、132に、pチャネルM
OSトランジスタのゲート電極112Aと接続する第6
のヴィア133、及びnチャネルMOSトランジスタの
ゲート電極112Bと接続する第7のヴィア134を形
成すると共に、第2及び第3の層間絶縁膜122、13
2に、不揮発性記憶素子の上部電極120Aと接続する
第8のヴィア135を形成する。次に、第3の層間絶縁
膜132の上に、第6のヴィア133、第7のヴィア1
34及び第8のヴィア135を接続する第5の金属配線
136を形成すると、図4に示した第1の実施形態に係
るFPGAが得られる。
に形成された第1の層間絶縁膜116の上に良質な膜質
を有する強誘電体薄膜119を形成することができる。
膜119を形成しているため、金属配線を形成した後に
強誘電体薄膜119を形成する場合に比べて、強誘電体
薄膜119成膜温度を高くすることができるので、強誘
電体薄膜119の膜質を向上させることができる。
層117として、酸化マグネシウム膜及びチタン膜から
なる積層膜を用いたが、これに代えて、チタン、窒化チ
タン、窒化タングステン又は酸化マグネシウムからなる
単層膜若しくは積層膜、又はこれらのうちの2つ以上か
らなる混合膜を用いてもよい。
タル酸ストロンチウム・ビスマスを用いたが、これに代
えて、ジルコン酸チタン酸鉛(Pb(Zr1-xTix)O
3 :但し、0<x<1)又はチタン酸バリウム(BaT
iO3 )を用いてもよい。
ては、スパッタ法を用いたが、タンタル酸ストロンチウ
ム・ビスマスを構成する各金属のアルコキシドを、その
組成比に対応して気化させて下部電極118Aとなる第
1の白金膜118の上に供給して、CVD法により成膜
してもよい。
膜118に代えて、ルテニウム(Ru)、レニウム(R
e)、オスミウム(Os)、イリジウム(Ir)若しく
はこれらの金属酸化物からなる単層膜、積層膜、又はこ
れらのうちの2つ以上からなる混合膜を用いてもよい。
膜120に代えて、ルテニウム、レニウム、オスミウ
ム、イリジウム、チタン若しくはこれらの金属酸化物か
らなる単層膜、積層膜、又はこれらのうちの2つ以上か
らなる混合膜を用いてもよい。 (第2の実施形態)図9は、スイッチング素子としてC
MOS回路が用いられ、不揮発性記憶素子として強誘電
体メモリが用いられた第2の実施形態に係るFPGAの
要部の断面構造を示している。
第1の実施形態と同一の部材には、同一の符号を付すこ
とにより説明を省略する。
からなる第1の層間絶縁膜116と、不揮発性記憶素子
の下部電極118Aとの間に、格子定数が強誘電体薄膜
119に順に近くなる第1のバッファ層151及び第2
のバッファ層152が形成されている。
ン、窒化チタン、窒化タングステン又は酸化マグネシウ
ムからなることが好ましい。
体薄膜119の材料によって異なり、強誘電体薄膜11
9がジルコン酸チタン酸鉛又はチタン酸バリウムからな
る場合には、チタン酸鉛ランタンが好ましく、強誘電体
薄膜119がタンタル酸ストロンチウム・ビスマスから
なる場合には、酸化ビスマスが好ましい。
誘電体薄膜119に順に近くなる第1のバッファ層15
1及び第2のバッファ層152からなる2つのバッファ
層が形成されているため、強誘電体薄膜119からなる
容量絶縁膜119Aの膜質を一層向上させることができ
る。すなわち、第1の層間絶縁膜116を構成するTE
OS膜はアモルファス状態であるから、TEOS膜の上
に第1の白金膜118を介して強誘電体薄膜119を成
長させると、強誘電体薄膜119の膜質は低下する。と
ころが、TEOS膜と第1の白金膜118との間に、格
子定数が強誘電体薄膜119に順に近くなる第1のバッ
ファ層151及び第2のバッファ層152を形成するこ
とにより、第1の白金膜118ひいては強誘電体薄膜1
19の結晶性が一層向上するので、強誘電体薄膜119
からなる容量絶縁膜119Aの膜質を一層向上させるこ
とができる。特に、第2のバッファ層152の膜厚が2
0nm以下の場合には、容量絶縁膜119Aの膜質を確
実に向上させることができる。
ル酸ストロンチウム・ビスマスをスパッタ法により形成
する場合において、シリコン酸化膜(TEOS膜)の上
に形成されたタンタル酸ストロンチウム・ビスマスと、
シリコン酸化膜(TEOS膜)の上に、酸化マグネシウ
ムからなる第1のバッファ層151及び酸化ビスマスか
らなる第2のバッファ層152を介して形成されたタン
タル酸ストロンチウム・ビスマスとをX線回折法により
比較すると、前者の場合には(100)面以外に(11
0)などの他の面の回折強度のピークも観察されたが、
後者の場合には(100)面の回折強度の強いピークが
観測された。これは、格子定数が強誘電体薄膜119に
順に近づく第1及び第2のバッファ層151、152を
形成したため、強誘電体薄膜119の格子定数と第2の
バッファ層152の格子定数とが一層近くなるためであ
る。この場合、第2のバッファ層152の膜厚を20n
m以下にするのは、第2のバッファ層152の膜厚が2
0nmを超えると、第2のバッファ層152が固有の格
子定数を持つようになってしまうためである。
酸チタン酸鉛を形成する場合に、第2のバッファ層15
2としてチタン酸鉛ランタンを用いても、強誘電体薄膜
119からなる容量絶縁膜119Aの膜質を一層向上さ
せることができる。 (第3の実施形態)図10は、スイッチング素子として
CMOS回路が用いられ、不揮発性記憶素子として強誘
電体メモリが用いられた第3の実施形態に係るFPGA
の要部の断面構造を示している。
第1の実施形態と同一の部材には、同一の符号を付すこ
とにより説明を省略する。
からなる第1の層間絶縁膜116と、不揮発性記憶素子
の下部電極118Aとの間に、容量絶縁膜119A(強
誘電体薄膜119)を構成する金属原子が下部電極11
8Aを通過して第1の層間絶縁膜116に拡散する事態
を防止する拡散防止層153が形成されている。拡散防
止層153としては、シリコン窒化膜、酸化アルミニウ
ム膜又はシリコン酸窒化膜などを用いることが好まし
い。
が高くなると、強誘電体薄膜119の膜質は向上する
が、強誘電体薄膜119を構成する金属原子が第1の層
間絶縁膜116に拡散して該第1の層間絶縁膜116の
絶縁性が損なわれて、論理回路であるCMOS回路の電
気特性が悪影響を受ける。
膜116と下部電極118Aとの間に拡散防止層153
が形成されているため、第1の層間絶縁膜116の絶縁
性を損なうことなく、強誘電体薄膜119の成膜温度を
高くできるので、強誘電体薄膜119の膜質は向上す
る。
コン酸チタン酸鉛をシリコン酸化膜(TEOS膜)の上
に形成した場合と、強誘電体薄膜119としてのジルコ
ン酸チタン酸鉛をシリコン酸化膜(TEOS膜)の上
に、拡散防止層153としてのシリコン窒化膜を介して
形成した場合とにおいて、CMOS回路の電気特性を測
定したところ、前者の場合にはゲート電圧の閾値が変動
したが、後者の場合には電気特性の変動はなかった。
ミニウム膜又はシリコン酸窒化膜を用いる場合でも同様
の効果が得られる。
ルゲートアレイによると、プログラム素子として、電源
をオフしても論理作成用のデータが消失しない不揮発性
記憶素子を用いるにも拘わらず、低電圧でデータの書き
換えができると共にデータの書き換えを高速に行なえる
フィールドプログラマブルゲートアレイを実現すること
ができる。
マブルゲートアレイを、CCDなどの撮像素子、テレビ
ジョンなどの受像素子又はCPUなどの演算装置に組み
込むと、撮像素子、受像素子又はCPUの性能を、低消
費電力で高速にしかも不揮発に書き換えることが可能に
なる。
を示す図である。
方法を説明するブロック図である。
である。
GAの製造方法の各工程を示す断面図である。
GAの製造方法の各工程を示す断面図である。
PGAの製造方法の各工程を示す断面図である。
PGAの製造方法の各工程を示す断面図である。
である。
図である。
Claims (9)
- 【請求項1】 半導体基板上に形成され、それぞれが論
路回路を有する第1の基本セル及び第2の基本セルと、
外部から入力されるプログラムに基づいて、前記第1の
基本セルと前記第2の基本セルとの接続をオン又はオフ
すると共に前記第1の基本セルと前記第2の基本セルと
の接続のオン状態又はオフ状態を保持するプログラム素
子とを備えたフィールドプログラマブルゲートアレイで
あって、 前記プログラム素子は、前記半導体基板上に形成され前
記第1の基本セルと前記第2の基本セルとの接続をオン
又はオフするスイッチング素子と、下部電極、強誘電体
薄膜からなる容量絶縁膜及び上部電極からなり前記スイ
ッチング素子のオン状態又はオフ状態を保持する不揮発
性記憶素子とを有し、 前記第1の基本セル、前記第2の基本セル及び前記スイ
ッチング素子の上には層間絶縁膜が形成され、 前記層間絶縁膜の上には、前記層間絶縁膜と前記強誘電
体薄膜との間の格子整合をとるバッファ層が形成され、 前記不揮発性記憶素子は前記バッファ層の上に形成され
ていることを特徴とするフィールドプログラマブルゲー
トアレイ。 - 【請求項2】 前記強誘電体薄膜は、ジルコン酸チタン
酸鉛、チタン酸バリウム又はタンタル酸ストロンチウム
・ビスマスからなり、 前記下部電極は、白金、ルテニウム、レニウム、オスミ
ウム、イリジウム及びこれらの金属酸化物のうちの少な
くとも1つからなることを特徴とする請求項1に記載の
フィールドプログラマブルゲートアレイ。 - 【請求項3】 前記バッファ層は、チタン、窒化チタ
ン、窒化タングステン又は酸化マグネシウムからなるこ
とを特徴とする請求項1に記載のフィールドプログラマ
ブルゲートアレイ。 - 【請求項4】 前記バッファ層は、下側から順に形成さ
れた第1のバッファ層及び第2のバッファ層からなり、 前記第1のバッファ層は、チタン、窒化チタン、窒化タ
ングステン又は酸化マグネシウムからなり、 前記第2のバッファ層は、チタン酸鉛ランタン又は酸化
ビスマスからなり、 前記第2のバッファ層の膜厚は20nm以下であること
を特徴とする請求項1に記載のフィールドプログラマブ
ルゲートアレイ。 - 【請求項5】 半導体基板上に形成され、それぞれが論
路回路を有する第1の基本セル及び第2の基本セルと、
外部から入力されるプログラムに基づいて、前記第1の
基本セルと前記第2の基本セルとの接続をオン又はオフ
すると共に前記第1の基本セルと前記第2の基本セルと
の接続のオン状態又はオフ状態を保持するプログラム素
子とを備えたフィールドプログラマブルゲートアレイで
あって、 前記プログラム素子は、前記半導体基板上に形成され前
記第1の基本セルと前記第2の基本セルとの接続をオン
又はオフするスイッチング素子と、下部電極、強誘電体
薄膜からなる容量絶縁膜及び上部電極からなり前記スイ
ッチング素子のオン状態又はオフ状態を保持する不揮発
性記憶素子とを有し、 前記第1の基本セル、前記第2の基本セル及び前記スイ
ッチング素子の上には層間絶縁膜が形成され、 前記層間絶縁膜の上には、前記強誘電体薄膜を構成する
金属原子の前記層間絶縁膜への拡散を防止する拡散防止
層が形成され、 前記不揮発性記憶素子は前記拡散防止層の上に形成され
ていることを特徴とするフィールドプログラマブルゲー
トアレイ。 - 【請求項6】 前記強誘電体薄膜は、ジルコン酸チタン
酸鉛、チタン酸バリウム又はタンタル酸ストロンチウム
・ビスマスからなり、 前記下部電極は、白金、ルテニウム、レニウム、オスミ
ウム、イリジウム及びこれらの金属酸化物のうちの少な
くとも1つからなることを特徴とする請求項5に記載の
フィールドプログラマブルゲートアレイ。 - 【請求項7】 前記拡散防止層は、窒化シリコン、酸化
アルミニウム又は酸窒化シリコンからなることを特徴と
する請求項5に記載のフィールドプログラマブルゲート
アレイ。 - 【請求項8】 それぞれが論路回路を有する第1の基本
セル及び第2の基本セルと、 外部から入力されるプログラムに基づいて、前記第1の
基本セルと前記第2の基本セルとの接続をオン又はオフ
するスイッチング素子と、下部電極、強誘電体薄膜から
なる容量絶縁膜及び上部電極からなり、外部から入力さ
れるプログラムに基づいて、前記スイッチング素子のオ
ン状態又はオフ状態を保持する不揮発性記憶素子とを有
するプログラム素子とを備えたフィールドプログラマブ
ルゲートアレイの製造方法であって、 半導体基板上に、前記第1の基本セル、前記第2の基本
セル及び前記スイッチング素子を形成する工程と、 前記第1の基本セル、前記第2の基本セル及び前記スイ
ッチング素子の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に、前記層間絶縁膜と前記強誘電体
薄膜との間の格子整合をとるバッファ層を形成する工程
と、 前記バッファ層の上に前記不揮発性記憶素子を形成する
工程とを備えていることを特徴とするフィールドプログ
ラマブルゲートアレイの製造方法。 - 【請求項9】 それぞれが論路回路を有する第1の基本
セル及び第2の基本セルと、 外部から入力されるプログラムに基づいて、前記第1の
基本セルと前記第2の基本セルとの接続をオン又はオフ
するスイッチング素子と、下部電極、強誘電体薄膜から
なる容量絶縁膜及び上部電極からなり、外部から入力さ
れるプログラムに基づいて、前記スイッチング素子のオ
ン状態又はオフ状態を保持する不揮発性記憶素子とを有
するプログラム素子とを備えたフィールドプログラマブ
ルゲートアレイの製造方法であって、 半導体基板上に、前記第1の基本セル、前記第2の基本
セル及び前記スイッチング素子を形成する工程と、 前記第1の基本セル、前記第2の基本セル及び前記スイ
ッチング素子の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に、前記強誘電体薄膜を構成する金
属原子の前記層間絶縁膜への拡散を防止する拡散防止層
を形成する工程と、 前記拡散防止層の上に前記不揮発性記憶素子を形成する
工程とを備えていることを特徴とするフィールドプログ
ラマブルゲートアレイの製造方法。
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