JP4306997B2 - データ制御装置及びａｔｍ制御装置 - Google Patents
データ制御装置及びａｔｍ制御装置 Download PDFInfo
- Publication number
- JP4306997B2 JP4306997B2 JP2001583342A JP2001583342A JP4306997B2 JP 4306997 B2 JP4306997 B2 JP 4306997B2 JP 2001583342 A JP2001583342 A JP 2001583342A JP 2001583342 A JP2001583342 A JP 2001583342A JP 4306997 B2 JP4306997 B2 JP 4306997B2
- Authority
- JP
- Japan
- Prior art keywords
- setting information
- stage
- processing
- time
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012545 processing Methods 0.000 claims description 251
- 230000015654 memory Effects 0.000 claims description 249
- 238000000034 method Methods 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 29
- 238000004891 communication Methods 0.000 claims description 5
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 25
- 238000010586 diagram Methods 0.000 description 22
- 238000013461 design Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5625—Operations, administration and maintenance [OAM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
技術分野
本発明はデータ制御装置及びＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）制御装置に関し、特にデータの演算処理の制御を行うデータ制御装置及びＡＴＭの通信制御を行うＡＴＭ制御装置に関する。
背景技術
従来、データ通信システムでは、演算処理を行うプロセッサ（ＣＰＵ）と、データを格納するメモリ（またはレジスタ）とが含まれており、プロセッサでは、メモリへのアクセス制御を行って、演算処理を実行している。
また、このような演算処理を行う場合、システムのスループットの向上を図るため、複数の命令をオーバラップさせて処理するパイプライン処理が広く採用されている。
図１１は従来のパイプラインによる演算処理の動作の流れを示す図である。イベントの発生と、プロセッサが行う演算処理との関係を、パイプラインによる時系列上で表している。
〔Ｓ１０〕イベントＡの発生時、イベントＡに関するデータの属性解析（データアクセス範囲の解析等）を行う。
〔Ｓ１１〕イベントＢの発生時、イベントＢに関するデータの属性解析を行う。さらに、イベントＡに関するデータのメモリリードを行う。
〔Ｓ１２〕イベントＣの発生時、イベントＣに関するデータの属性解析を行う。また、イベントＢに関するデータのメモリリードを行う。さらに、イベントＡに関するデータの演算処理を行う。
〔Ｓ１３〕イベントＣに関するデータのメモリリードを行う。また、イベントＢに関するデータの演算処理を行う。さらに、イベントＡに関するデータのメモリライトを行う。
以降、図に示すような順で処理が行われる。このようなパイプライン処理を行うことで、見かけ上の命令処理効率を向上させることができる。
しかし、上記のような従来のパイプライン処理では、プロセッサは、メモリリード、演算、メモリライトの一連の処理を行う前に、データの属性解析を行う必要がある。このため、データアクセス時間がその分増加してしまい、効率が悪いといった問題があった。
また、従来のパイプライン処理では、異なる命令がリードとライトのアクセスを、メモリの同一アドレスに対して同時に行ってしまうと（例えば、ステップＳ１３で、イベントＣのメモリリードと、イベントＡのメモリライトが同一アドレスにアクセスした場合）、パイプラインハザードが発生し、パイプラインが一時停止してしまうといった問題があった。
一方、高速処理を行おうとして、上述のような命令の実行制御に対し、プロセッサを用いずに、必要な論理を直線的な順序回路を用いたハードワイヤードで構成しようとすると、規格や設計仕様の若干の変更があった場合でも、再度ハードウェア設計を行う必要があり、柔軟性がないといった問題があった。
発明の開示
本発明はこのような点に鑑みてなされたものであり、高品質で効率のよい高速化制御を行って、システムのスループットを向上させたデータ制御装置を提供することを目的とする。
また、本発明の他の目的は、高品質で効率のよい高速化制御を行って、ＡＴＭシステムのスループットを向上させたＡＴＭ制御装置を提供することである。
本発明では上記課題を解決するために、図１に示すような、データの演算処理の制御を行うデータ制御装置１において、データの属性の解析を行う属性解析手段２０と、属性にもとづく領域に、データの設定情報を記憶する主記憶メモリ３０と、データを記憶して、ハイウェイ上でデータの送受信を行うハイウェイ・キャッシュメモリ１１−１〜１１−ｎと、設定情報にもとづいて、データの演算処理を行うプロセッサ１２−１〜１２−ｎと、プロセッサ１２−１〜１２−ｎと主記憶メモリ３０間に設置して、設定情報を記憶するデータ・キャッシュメモリ１３−１〜１３−ｎと、から構成され、データを複数のステージ毎にパイプライン処理する複数のデータ処理手段１０−１〜１０−ｎと、を有することを特徴とするデータ制御装置１が提供される。
ここで、属性解析手段２０は、データの属性の解析を行う。主記憶メモリ３０は、属性にもとづく領域に、データの設定情報を記憶する。ハイウェイ・キャッシュメモリ１１−１〜１１−ｎは、データを記憶して、ハイウェイ上でデータの送受信を行う。プロセッサ１２−１〜１２−ｎは、設定情報にもとづいて、データの演算処理を行う。データ・キャッシュメモリ１３−１〜１３−ｎは、プロセッサ１２−１〜１２−ｎと主記憶メモリ３０間に設置して、設定情報を記憶する。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明のデータ制御装置の原理図である。データ制御装置１は、データ処理手段１０−１〜１０−ｎと、属性解析手段２０と、主記憶メモリ３０と、ディレイ手段４０とから構成され、データの演算処理の制御を行う。
属性解析手段２０は、データの属性解析を行う。属性解析とは、データアクセス範囲の解析等のことで、属性とは、データの宛先アドレス等が該当する。
主記憶メモリ３０は、属性（宛先アドレス）にもとづく領域に、データの設定情報を記憶する。設定情報とは例えば、、データの演算処理に用いる被演算データ等が該当する。
データ処理手段１０−１〜１０−ｎはそれぞれ、ハイウェイ・キャッシュメモリ１１−１〜１１−ｎと、プロセッサ１２−１〜１２−ｎと、データ・キャッシュメモリ１３−１〜１３−ｎとから構成され、１つのデータを複数のステージ（第１ステージ〜第Ｎステージ）毎にパイプライン処理する。
ハイウェイ・キャッシュメモリ１１−１〜１１−ｎは、データを記憶して、ハイウェイ（またはバス）上でデータの送受信を行う。プロセッサ１２−１〜１２−ｎは、設定情報にもとづいて、データの演算処理を行う。データ・キャッシュメモリ１３−１〜１３−ｎは、プロセッサ１２−１〜１２−ｎと主記憶メモリ３０間に設置して、設定情報を記憶する。
また、データ・キャッシュメモリ１３−１〜１３−ｎは、リード手段と、演算情報記憶手段と、ライトバック手段とから構成され、これらはそれぞれ独立して並列処理を実行する。
リード手段は、主記憶メモリ３０から設定情報をリードして記憶する。演算情報記憶手段は、プロセッサ１２−１〜１２−ｎがアクセスする部分であり、設定情報及び演算処理結果を記憶する。ライトバック手段は、演算処理結果を設定情報として、主記憶メモリ３０にライトバックする。なお、詳細動作は図３以降で説明する。
ディレイ手段４０は、属性解析手段２０がデータの属性解析にかかる時間分、データをディレイして、データ処理手段１０−１へディレイ補正したデータを入力する。
次に動作について説明する。図２はデータ制御装置１の動作タイムチャートを示す図である。データＡ、Ｂ…を受信した場合に、データＡの処理について説明する。
〔Ｓ１〕属性解析手段２０は、データＡの属性を解析し、解析結果Ａ０をデータ処理手段１０−１〜１０−ｎへ送信する。
〔Ｓ２〕データ・キャッシュメモリ１３−１は、主記憶メモリ３０からデータＡに関する第１ステージでの設定情報Ａ１ａをリードして記憶する。
〔Ｓ３〕ハイウェイ・キャッシュメモリ１１−１は、ディレイ手段４０でのディレイ後のデータＡを受信して記憶する。
〔Ｓ４〕プロセッサ１２−１は、データ・キャッシュメモリ１３−１上の設定情報Ａ１ａを用いて、ハイウェイ・キャッシュメモリ１１−１上のデータＡの第１ステージの演算処理を行う。
また、演算処理後のデータＡ１ｃは、ハイウェイ・キャッシュメモリ１１−１を介して、次段のハイウェイ・キャッシュメモリ１１−２へ送信される。さらに、データＡ１ｃは、データ・キャッシュメモリ１３−１を介して主記憶メモリ３０へライトバックされる。
〔Ｓ５〕データ・キャッシュメモリ１３−２は、主記憶メモリ３０からデータＡに関する第２ステージでの設定情報Ａ２ａをリードして記憶する。
〔Ｓ６〕ハイウェイ・キャッシュメモリ１１−２は、データ・キャッシュメモリ１３−１から出力されたデータＡ１ｃを受信して記憶する。
〔Ｓ７〕プロセッサ１２−２は、データ・キャッシュメモリ１２−２上の設定情報Ａ２ａを用いて、ハイウェイ・キャッシュメモリ１３−２上のデータＡ１ｃの第２ステージの演算処理を行う。
また、演算処理後のデータＡ２ｃは、ハイウェイ・キャッシュメモリ１１−２を介して、次段のハイウェイ・キャッシュメモリ１１−３へ送信される。さらに、データＡ２ｃは、データ・キャッシュメモリ１３−２を介して主記憶メモリ３０へライトされる。以降、同様にして第Ｎステージまで順に、データＡがパイプライン処理されて、データＡの演算処理が完了する。
このように、本発明のデータ制御装置１は、データの属性解析後、ハイウェイ・キャッシュメモリ１１−１〜１１−ｎと、プロセッサ１２−１〜１２−ｎと、データ・キャッシュメモリ１３−１〜１３−ｎとから構成される複数のデータ処理手段１０−１〜１０−ｎによるマルチプロセッサ形式で、データを複数のステージ毎にパイプライン処理する構成とした。
これにより、データの属性解析後に、一連の処理を行うため、データアクセス時間の短縮化を図ることができ、また、マルチプロセッサ形式によるパイプライン処理なので、設計使用等の変更にも柔軟に対応でき、かつ効率のよい高速処理を行うことが可能になる。
次に本発明のデータ制御装置１をＡＴＭ制御装置に適用した場合について説明する。ＡＴＭ制御装置は、ＡＴＭの通信制御を行う。例えば、セル数の計数処理、ＯＡＭ（Ｏｐｅｒａｔｉｏｎ Ａｎｄ Ｍａｉｎｔｅｎａｎｃｅ）性能管理の統計処理または課金処理等を行う。
また、ＡＴＭ制御装置の構成は、図１で説明したデータ制御装置１と基本的に同様であり、データがセル、データ・キャッシュメモリがセル・キャッシュメモリ、データ処理手段がセル処理手段に対応する。
図３は第１の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻ｔの状態を示しており、セルの処理を４つのステージで完了させるものとする。また、１ステージ処理時間の経過後に、セル及び設定情報が１つ右へシフトする。
ＡＴＭ制御装置１−１は、セル処理手段１０−１〜１０−４と、属性解析手段２０と、主記憶メモリ３０−１〜３０−４と、ディレイ手段４０とから構成される。
主記憶メモリに対し、第１の実施の形態では、ステージ毎に独立して配置する。ここでは、４ステージあるので４つの主記憶メモリ３０−１〜３０−４が配置されている。
また、セル処理手段１０−１〜１０−４はそれぞれ、ハイウェイ・キャッシュメモリ１１−１〜１１−４と、プロセッサ１２−１〜１２−４と、セル・キャッシュメモリ１３−１〜１３−４とから構成される。
さらに、セル・キャッシュメモリ１３−１〜１３−４それぞれは、リード手段１３ａ−１〜１３ａ−４と、演算情報記憶手段１３ｂ−１〜１３ｂ−４と、ライトバック手段１３ｃ−１〜１３ｃ−４とから構成される。
ここで、セル到着は、セルＡ、セルＢ、セルＣ、セルＤの順で到着するものとする。また、セル・キャッシュメモリ１３−１〜１３−４で記憶される設定情報をＭ○△で表す。○は、ステージ番号を示し、△はセル識別子（Ａ〜Ｄのこと）を示す。例えば、Ｍ１Ｄならば、第１ステージの処理で用いられるセルＤの設定情報を示す。
次にステージ毎の動作を説明する。まず、第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＣが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｃを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＣの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ１Ｄを、主記憶メモリ３０−１からリードする。ライトバック手段１３ｃ−１は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ１Ｂを設定情報として、主記憶メモリ３０−１にライトバックする。
なお、時刻（ｔ＋１ステージ処理時間）の状態とは、時刻ｔからセルが１つ右シフトした次の処理状態のことであり、時刻（ｔ−１ステージ処理時間）の状態とは、時刻ｔの状態になる、右へ１シフトする前の処理状態のことである。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＢ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｂを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＢの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
リード手段１３ａ−２は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｃを、主記憶メモリ３０−２からリードする。ライトバック手段１３ｃ−２は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ２Ａを設定情報として、主記憶メモリ３０−２にライトバックする。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＡ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＡの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
リード手段１３ａ−３は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｂを、主記憶メモリ３０−３からリードする。ライトバック手段１３ｃ−３は、この時点では、ライトバックする設定情報を持たない。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４に、セルはまだ到着していない。また、リード手段１３ａ−４によって、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ４Ａが、主記憶メモリ３０−４からリードされている。演算情報記憶手段１３ｂ−４及びライトバック手段１３ｃ−４は、この時点では、設定情報を持たない。
図４は第１の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻（ｔ＋１ステージ処理時間）の状態を示している。
第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＤが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｄを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＤの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＤの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０−１からリードする。ライトバック手段１３ｃ−１は、時刻ｔで演算処理した演算処理結果Ｍ１Ｃを設定情報として、主記憶メモリ３０−１にライトバックする。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＣ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｃを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＣの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
リード手段１３ａ−２は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｄを、主記憶メモリ３０−２からリードする。ライトバック手段１３ｃ−２は、時刻ｔで演算処理した演算処理結果Ｍ２Ｂを設定情報として、主記憶メモリ３０−２にライトバックする。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＢ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ｂを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＢの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
リード手段１３ａ−３は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｃを、主記憶メモリ３０−３からリードする。ライトバック手段１３ｃ−３は、時刻ｔで演算処理した演算処理結果Ｍ３Ａを設定情報として、主記憶メモリ３０−３にライトバックする。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４にセルＡ（第１、第２、第３ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−４は、演算情報記憶手段１３ｂ−４上の設定情報Ｍ４Ａを用いて、ハイウェイ・キャッシュメモリ１１−４上のセルＡの第４ステージの演算処理を行う。またに、演算情報記憶手段１３ｂ−４は、その演算処理結果を記憶する。さらに、セルＡの最終の演算処理結果は、ハイウェイ・キャッシュメモリ１１−４を介して出力される。
リード手段１３ａ−４は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｂを、主記憶メモリ３０−４からリードする。ライトバック手段１３ｃ−４は、この時点では、ライトバックする設定情報を持たない。
以上説明したように、本発明のＡＴＭ制御装置１−１は、時刻ｔで自ステージの演算処理を行う場合は、演算情報記憶手段１３ｂ−１〜１３ｂ−４による処理と、リード手段１３ａ−１〜１３ａ−４による時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報のリードと、ライトバック手段１３ｃ−１〜１３ｃ−４による時刻（ｔ−１ステージ処理時間）で演算処理した設定情報のライトバックと、の並列処理を実行する構成にした。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
また、主記憶メモリ３０−１〜３０−４を各ステージ毎に独立して配置し、各ステージ毎に処理が完結する構成としたので、異なる命令がリードとライトのアクセスを、同一アドレスに対して同時に行ってしまうといった不都合がなくなり、パイプラインハザードの発生を防止することが可能になる。
次に第２の実施の形態のＡＴＭ制御装置について説明する。図５は第２の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻ｔの状態を示している。
ＡＴＭ制御装置１−２の構成は、図３、図４で上述したＡＴＭ制御装置１−１の主記憶メモリ３０−１〜３０−４が、主記憶メモリ３０となっている。また、セル・キャッシュメモリ１３−２〜１３−４それぞれに、設定情報格納手段１３ｄ−２〜１３ｄ−４が含まれる。
次にステージ毎の動作を説明する。第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＣが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｃを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＣの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ１Ｄを、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−１は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ１Ｂを設定情報として、主記憶メモリ３０にライトバックする。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＢ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｂを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＢの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
リード手段１３ａ−２は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｄを、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−２は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ２Ａを設定情報として、主記憶メモリ３０にライトバックする。
また、設定情報格納手段１３ｄ−２は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｃを格納する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＡ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＡの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
リード手段１３ａ−３は、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｄを、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−３は、この時点では、ライトバックする設定情報を持たない。
また、設定情報格納手段１３ｄ−３は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｂと、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｃを格納する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４に、セルはまだ到着していない。また、リード手段１３ａ−４によって、時刻（ｔ＋４ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｄが、主記憶メモリ３０からリードされている。演算情報記憶手段１３ｂ−４及びライトバック手段１３ｃ−４は、この時点では、設定情報を持たない。
また、設定情報格納手段１３ｄ−４は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ４Ａと、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｂと、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｃとを格納する。
図６は第２の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻（ｔ＋１ステージ処理時間）の状態を示している。
第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＤが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｄを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＤの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＤの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−１は、時刻ｔで演算処理した演算処理結果Ｍ１Ｃを設定情報として、主記憶メモリ３０にライトバックする。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＣ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｃを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＣの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
リード手段１３ａ−２は、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−２は、時刻ｔで演算処理した演算処理結果Ｍ２Ｂを設定情報として、主記憶メモリ３０にライトバックする。
また、設定情報格納手段１３ｄ−２は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｄを格納する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＢ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ｂを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＢの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
リード手段１３ａ−３は、時刻（ｔ＋４ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−３は、時刻ｔで演算処理した演算処理結果Ｍ３Ａを設定情報として、主記憶メモリ３０にライトバックする。
また、設定情報格納手段１３ｄ−３は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｃと、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｄを格納する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４にセルＡ（第１、第２、第３ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−４は、演算情報記憶手段１３ｂ−４上の設定情報Ｍ４Ａを用いて、ハイウェイ・キャッシュメモリ１１−４上のセルＡの第４ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−４は、その演算処理結果を記憶する。さらに、セルＡの最終の演算処理結果は、ハイウェイ・キャッシュメモリ１１−４を介して出力される。
リード手段１３ａ−４は、時刻（ｔ＋５ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−４は、この時点では、ライトバックする設定情報を持たない。
また、設定情報格納手段１３ｄ−４は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｂと、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｃと、時刻（ｔ＋４ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｄとを格納する。
以上説明したように、本発明のＡＴＭ制御装置１−２は、時刻ｔで第Ｎ（Ｎ≧１）ステージの演算処理を行う場合は、演算情報記憶手段１３ｂ−１〜１３ｂ−４による処理と、リード手段１３ａ−１〜１３ａ−４による時刻（ｔ＋Ｎステージ処理時間）で演算処理すべき設定情報のリードと、ライトバック手段１３ｃ−１〜１３ｃ−４による時刻（ｔ−１ステージ処理時間）で演算処理した設定情報のライトバックと、の並列処理を実行する構成にした。
また、時刻ｔで第Ｎ（Ｎ≧２）ステージの演算処理を行う場合は、時刻（ｔ＋１ステージ処理時間）から時刻（ｔ＋（Ｎ−１）ステージ処理時間）で演算すべき設定情報を格納する設定情報格納手段を有する構成した。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
次に第３の実施の形態のＡＴＭ制御装置について説明する。図７は第３の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻ｔの状態を示している。
ＡＴＭ制御装置１−３の構成は、図５、図６で上述したＡＴＭ制御装置１−２に対し、セル・キャッシュメモリ１３−２〜１３−４のそれぞれがリード手段を含まない構成になっている。
次にステージ毎の動作を説明する。第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＣが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｃを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＣの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、設定情報Ｍ１Ｄ〜Ｍ４Ｄを、主記憶メモリ３０から一括リードする。ライトバック手段１３ｃ−１は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ１Ｂを設定情報として、主記憶メモリ３０にライトバックする。また、セル・キャッシュメモリ１３−１は、設定情報Ｍ２Ｃ〜Ｍ４Ｃをセル・キャッシュメモリ１３−２へ送信する。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＢ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｂを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＢの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
ライトバック手段１３ｃ−２は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ２Ａを設定情報として、主記憶メモリ３０にライトバックする。また、設定情報格納手段１３ｄ−２は、設定情報Ｍ２Ｃ〜Ｍ４Ｃを格納する。さらに、セル・キャッシュメモリ１３−２は、設定情報Ｍ３Ｃ、Ｍ４Ｃをセル・キャッシュメモリ１３−３へ送信する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＡ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＡの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
ライトバック手段１３ｃ−３は、この時点では、ライトバックする設定情報を持たない。また、設定情報格納手段１３ｄ−３は、設定情報Ｍ３Ｂ、Ｍ４Ｂと、設定情報Ｍ３Ｃ、Ｍ４Ｃを格納する。さらに、セル・キャッシュメモリ１３−３は、設定情報Ｍ４Ｂ、Ｍ４Ｃをセル・キャッシュメモリ１３−４へ送信する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４に、セルはまだ到着していない。演算情報記憶手段１３ｂ−４及びライトバック手段１３ｃ−４は、この時点では、設定情報を持たない。また、設定情報格納手段１３ｄ−４は、設定情報Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃを格納する。
図８は第３の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻（ｔ＋１ステージ処理時間）の状態を示している。
第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＤが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｄを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＤの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＤの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
ライトバック手段１３ｃ−１は、時刻ｔで演算処理した演算処理結果Ｍ１Ｃを設定情報として、主記憶メモリ３０にライトバックする。また、セル・キャッシュメモリ１３−１は、設定情報Ｍ２Ｄ〜Ｍ４Ｄをセル・キャッシュメモリ１３−２へ送信する。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＣ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｃを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＣの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
ライトバック手段１３ｃ−２は、時刻ｔで演算処理した演算処理結果Ｍ２Ｂを設定情報として、主記憶メモリ３０にライトバックする。また、設定情報格納手段１３ｄ−２は、設定情報Ｍ２Ｄ〜Ｍ４Ｄを格納する。さらに、セル・キャッシュメモリ１３−２は、設定情報Ｍ３Ｄ、Ｍ４Ｄをセル・キャッシュメモリ１３−３へ送信する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＢ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ｂを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＢの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
ライトバック手段１３ｃ−３は、時刻ｔで演算処理した演算処理結果Ｍ３Ａを設定情報として、主記憶メモリ３０にライトバックする。また、設定情報格納手段１３ｄ−３は、設定情報Ｍ３Ｃ、Ｍ４Ｃと、設定情報Ｍ３Ｄ、Ｍ４Ｄとを格納する。さらに、セル・キャッシュメモリ１３−３は、設定情報Ｍ４Ｃ、Ｍ４Ｄをセル・キャッシュメモリ１３−４へ送信する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４にセルＡ（第１、第２、第３ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−４は、演算情報記憶手段１３ｂ−４上の設定情報Ｍ４Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第４ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−４は、その演算処理結果を記憶する。さらに、セルＡの最終の演算処理結果は、ハイウェイ・キャッシュメモリ１１−４を介して出力される。
ライトバック手段１３ｃ−４は、この時点では、ライトバックする設定情報を持たない。また、設定情報格納手段１３ｄ−４は、設定情報Ｍ４Ｂ、Ｍ４Ｃ、Ｍ４Ｄを格納する。
以上説明したように、本発明のＡＴＭ制御装置１−３は、必要な設定情報を各ステージ間で送受信し、第１ステージで、設定情報の一括リード、演算情報記憶段での処理、ライトバックを行い、第２ステージから第Ｎステージで、演算情報記憶段での処理、ライトバックを行う構成とした。また、セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有する構成とした。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
次に第４の実施の形態のＡＴＭ制御装置について説明する。図９は第４の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻ｔの状態を示している。
ＡＴＭ制御装置１−４の構成は、図５、図６で上述したＡＴＭ制御装置１−２に対し、セル・キャッシュメモリ１３−１がライトバック手段を含まず、セル・キャッシュメモリ１３−２、１３−３がリード手段とライトバック手段を含まず、セル・キャッシュメモリ１３−４がリード手段を含まない構成になっている。また、セル・キャッシュメモリ１３−１〜１３−３は、設定情報格納手段１３ｄ−１〜１３ｄ−３を含む。
次にステージ毎の動作を説明する。第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＣが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｃを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＣの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、設定情報Ｍ１Ｄ〜Ｍ４Ｄを、主記憶メモリ３０から一括リードする。また、設定情報格納手段１３ｄ−１は、設定情報Ｍ１Ａ〜Ｍ４Ａ、Ｍ１Ｂ〜Ｍ４Ｂを含む。さらに、セル・キャッシュメモリ１３−１は、設定情報Ｍ１Ａ〜Ｍ４Ａをセル・キャッシュメモリ１３−２へ送信する。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＢ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｂを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＢの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。設定情報格納手段１３ｄ−２は、設定情報Ｍ１Ａ〜Ｍ４Ａを格納する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＡ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＡの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。設定情報格納手段１３ｄ−３は、この時点で、設定情報を格納しない。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４に、セルはまだ到着していない。演算情報記憶手段１３ｂ−４及びライトバック手段１３ｃ−４は、この時点では、設定情報を持たない。
図１０は第４の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻（ｔ＋１ステージ処理時間）の状態を示している。
第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＤが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｄを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＤの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＤの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、次処理に必要な設定情報（例えば、Ｍ１Ｅ〜Ｍ４Ｅ）を主記憶メモリ３０から一括リードする。設定情報格納手段１３ｄ−１は、設定情報Ｍ１Ａ〜Ｍ４Ａ、Ｍ１Ｂ〜Ｍ４Ｂ、Ｍ１Ｃ〜Ｍ４Ｃを含む。さらに、セル・キャッシュメモリ１３−１は、設定情報Ｍ１Ｂ〜Ｍ４Ｂをセル・キャッシュメモリ１３−２へ送信する。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＣ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｃを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＣの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
設定情報格納手段１３ｄ−２は、設定情報Ｍ１Ａ〜Ｍ４Ａ、Ｍ１Ｂ〜Ｍ４Ｂを格納する。セル・キャッシュメモリ１３−２は、設定情報Ｍ１Ａ〜Ｍ４Ａをセル・キャッシュメモリ１３−３へ送信する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＢ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ｂを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＢの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
設定情報格納手段１３ｄ−３は、設定情報Ｍ１Ａ〜Ｍ４Ａを格納する。さらに、セル・キャッシュメモリ１３−３は、設定情報Ｍ１Ａ〜Ｍ４Ａをセル・キャッシュメモリ１３−４へ送信する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４にセルＡ（第１、第２、第３ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−４は、演算情報記憶手段１３ｂ−４上の設定情報Ｍ４Ａを用いて、ハイウェイ・キャッシュメモリ１１−４上のセルＡの第４ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−４は、その演算処理結果を記憶する。さらに、セルＡの最終の演算処理結果は、ハイウェイ・キャッシュメモリ１１−４を介して出力される。ライトバック手段１３ｃ−４は、この時点では、ライトバックする設定情報を持たない。
以上説明したように、本発明のＡＴＭ制御装置１−４は、必要な設定情報を各ステージ間で送受信し、第１ステージで、設定情報の一括リード、演算情報記憶手段での処理、第２ステージから第（Ｎ−１）ステージで、演算情報記憶手段での処理、第Ｎステージで、演算情報記憶手段での処理、ライトバックを行う構成とした。また、セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有する構成とした。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
なお、上記の説明では、データ制御装置１をＡＴＭシステムに適用したが、ＡＴＭ以外の通信システム（ＩＰ等）に適用することが可能である。
以上説明したように、本発明のデータ制御装置は、データの属性解析後、ハイウェイ・キャッシュメモリとプロセッサとデータ・キャッシュメモリとから構成される複数のデータ処理手段が、設定情報を記憶する主記憶メモリにアクセスして、データを複数のステージ毎にパイプライン処理する構成とした。これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
また、本発明のＡＴＭ制御装置は、セルの属性解析後、ハイウェイ・キャッシュメモリとプロセッサとセル・キャッシュメモリとから構成される複数のセル処理手段が、設定情報を記憶する主記憶メモリにアクセスして、セルを複数のステージ毎にパイプライン処理する構成とした。これにより、高品質で効率のよい高速化制御を行うことができ、ＡＴＭシステムのスループットを向上させることが可能になる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図面の簡単な説明】
図１は本発明のデータ制御装置の原理図である。
図２はデータ制御装置の動作タイムチャートを示す図である。
図３は第１の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図４は第１の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図５は第２の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図６は第２の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図７は第３の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図８は第３の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図９は第４の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図１０は第４の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図１１は従来のパイプラインによる演算処理の動作の流れを示す図である。
本発明はデータ制御装置及びＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）制御装置に関し、特にデータの演算処理の制御を行うデータ制御装置及びＡＴＭの通信制御を行うＡＴＭ制御装置に関する。
背景技術
従来、データ通信システムでは、演算処理を行うプロセッサ（ＣＰＵ）と、データを格納するメモリ（またはレジスタ）とが含まれており、プロセッサでは、メモリへのアクセス制御を行って、演算処理を実行している。
また、このような演算処理を行う場合、システムのスループットの向上を図るため、複数の命令をオーバラップさせて処理するパイプライン処理が広く採用されている。
図１１は従来のパイプラインによる演算処理の動作の流れを示す図である。イベントの発生と、プロセッサが行う演算処理との関係を、パイプラインによる時系列上で表している。
〔Ｓ１０〕イベントＡの発生時、イベントＡに関するデータの属性解析（データアクセス範囲の解析等）を行う。
〔Ｓ１１〕イベントＢの発生時、イベントＢに関するデータの属性解析を行う。さらに、イベントＡに関するデータのメモリリードを行う。
〔Ｓ１２〕イベントＣの発生時、イベントＣに関するデータの属性解析を行う。また、イベントＢに関するデータのメモリリードを行う。さらに、イベントＡに関するデータの演算処理を行う。
〔Ｓ１３〕イベントＣに関するデータのメモリリードを行う。また、イベントＢに関するデータの演算処理を行う。さらに、イベントＡに関するデータのメモリライトを行う。
以降、図に示すような順で処理が行われる。このようなパイプライン処理を行うことで、見かけ上の命令処理効率を向上させることができる。
しかし、上記のような従来のパイプライン処理では、プロセッサは、メモリリード、演算、メモリライトの一連の処理を行う前に、データの属性解析を行う必要がある。このため、データアクセス時間がその分増加してしまい、効率が悪いといった問題があった。
また、従来のパイプライン処理では、異なる命令がリードとライトのアクセスを、メモリの同一アドレスに対して同時に行ってしまうと（例えば、ステップＳ１３で、イベントＣのメモリリードと、イベントＡのメモリライトが同一アドレスにアクセスした場合）、パイプラインハザードが発生し、パイプラインが一時停止してしまうといった問題があった。
一方、高速処理を行おうとして、上述のような命令の実行制御に対し、プロセッサを用いずに、必要な論理を直線的な順序回路を用いたハードワイヤードで構成しようとすると、規格や設計仕様の若干の変更があった場合でも、再度ハードウェア設計を行う必要があり、柔軟性がないといった問題があった。
発明の開示
本発明はこのような点に鑑みてなされたものであり、高品質で効率のよい高速化制御を行って、システムのスループットを向上させたデータ制御装置を提供することを目的とする。
また、本発明の他の目的は、高品質で効率のよい高速化制御を行って、ＡＴＭシステムのスループットを向上させたＡＴＭ制御装置を提供することである。
本発明では上記課題を解決するために、図１に示すような、データの演算処理の制御を行うデータ制御装置１において、データの属性の解析を行う属性解析手段２０と、属性にもとづく領域に、データの設定情報を記憶する主記憶メモリ３０と、データを記憶して、ハイウェイ上でデータの送受信を行うハイウェイ・キャッシュメモリ１１−１〜１１−ｎと、設定情報にもとづいて、データの演算処理を行うプロセッサ１２−１〜１２−ｎと、プロセッサ１２−１〜１２−ｎと主記憶メモリ３０間に設置して、設定情報を記憶するデータ・キャッシュメモリ１３−１〜１３−ｎと、から構成され、データを複数のステージ毎にパイプライン処理する複数のデータ処理手段１０−１〜１０−ｎと、を有することを特徴とするデータ制御装置１が提供される。
ここで、属性解析手段２０は、データの属性の解析を行う。主記憶メモリ３０は、属性にもとづく領域に、データの設定情報を記憶する。ハイウェイ・キャッシュメモリ１１−１〜１１−ｎは、データを記憶して、ハイウェイ上でデータの送受信を行う。プロセッサ１２−１〜１２−ｎは、設定情報にもとづいて、データの演算処理を行う。データ・キャッシュメモリ１３−１〜１３−ｎは、プロセッサ１２−１〜１２−ｎと主記憶メモリ３０間に設置して、設定情報を記憶する。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明のデータ制御装置の原理図である。データ制御装置１は、データ処理手段１０−１〜１０−ｎと、属性解析手段２０と、主記憶メモリ３０と、ディレイ手段４０とから構成され、データの演算処理の制御を行う。
属性解析手段２０は、データの属性解析を行う。属性解析とは、データアクセス範囲の解析等のことで、属性とは、データの宛先アドレス等が該当する。
主記憶メモリ３０は、属性（宛先アドレス）にもとづく領域に、データの設定情報を記憶する。設定情報とは例えば、、データの演算処理に用いる被演算データ等が該当する。
データ処理手段１０−１〜１０−ｎはそれぞれ、ハイウェイ・キャッシュメモリ１１−１〜１１−ｎと、プロセッサ１２−１〜１２−ｎと、データ・キャッシュメモリ１３−１〜１３−ｎとから構成され、１つのデータを複数のステージ（第１ステージ〜第Ｎステージ）毎にパイプライン処理する。
ハイウェイ・キャッシュメモリ１１−１〜１１−ｎは、データを記憶して、ハイウェイ（またはバス）上でデータの送受信を行う。プロセッサ１２−１〜１２−ｎは、設定情報にもとづいて、データの演算処理を行う。データ・キャッシュメモリ１３−１〜１３−ｎは、プロセッサ１２−１〜１２−ｎと主記憶メモリ３０間に設置して、設定情報を記憶する。
また、データ・キャッシュメモリ１３−１〜１３−ｎは、リード手段と、演算情報記憶手段と、ライトバック手段とから構成され、これらはそれぞれ独立して並列処理を実行する。
リード手段は、主記憶メモリ３０から設定情報をリードして記憶する。演算情報記憶手段は、プロセッサ１２−１〜１２−ｎがアクセスする部分であり、設定情報及び演算処理結果を記憶する。ライトバック手段は、演算処理結果を設定情報として、主記憶メモリ３０にライトバックする。なお、詳細動作は図３以降で説明する。
ディレイ手段４０は、属性解析手段２０がデータの属性解析にかかる時間分、データをディレイして、データ処理手段１０−１へディレイ補正したデータを入力する。
次に動作について説明する。図２はデータ制御装置１の動作タイムチャートを示す図である。データＡ、Ｂ…を受信した場合に、データＡの処理について説明する。
〔Ｓ１〕属性解析手段２０は、データＡの属性を解析し、解析結果Ａ０をデータ処理手段１０−１〜１０−ｎへ送信する。
〔Ｓ２〕データ・キャッシュメモリ１３−１は、主記憶メモリ３０からデータＡに関する第１ステージでの設定情報Ａ１ａをリードして記憶する。
〔Ｓ３〕ハイウェイ・キャッシュメモリ１１−１は、ディレイ手段４０でのディレイ後のデータＡを受信して記憶する。
〔Ｓ４〕プロセッサ１２−１は、データ・キャッシュメモリ１３−１上の設定情報Ａ１ａを用いて、ハイウェイ・キャッシュメモリ１１−１上のデータＡの第１ステージの演算処理を行う。
また、演算処理後のデータＡ１ｃは、ハイウェイ・キャッシュメモリ１１−１を介して、次段のハイウェイ・キャッシュメモリ１１−２へ送信される。さらに、データＡ１ｃは、データ・キャッシュメモリ１３−１を介して主記憶メモリ３０へライトバックされる。
〔Ｓ５〕データ・キャッシュメモリ１３−２は、主記憶メモリ３０からデータＡに関する第２ステージでの設定情報Ａ２ａをリードして記憶する。
〔Ｓ６〕ハイウェイ・キャッシュメモリ１１−２は、データ・キャッシュメモリ１３−１から出力されたデータＡ１ｃを受信して記憶する。
〔Ｓ７〕プロセッサ１２−２は、データ・キャッシュメモリ１２−２上の設定情報Ａ２ａを用いて、ハイウェイ・キャッシュメモリ１３−２上のデータＡ１ｃの第２ステージの演算処理を行う。
また、演算処理後のデータＡ２ｃは、ハイウェイ・キャッシュメモリ１１−２を介して、次段のハイウェイ・キャッシュメモリ１１−３へ送信される。さらに、データＡ２ｃは、データ・キャッシュメモリ１３−２を介して主記憶メモリ３０へライトされる。以降、同様にして第Ｎステージまで順に、データＡがパイプライン処理されて、データＡの演算処理が完了する。
このように、本発明のデータ制御装置１は、データの属性解析後、ハイウェイ・キャッシュメモリ１１−１〜１１−ｎと、プロセッサ１２−１〜１２−ｎと、データ・キャッシュメモリ１３−１〜１３−ｎとから構成される複数のデータ処理手段１０−１〜１０−ｎによるマルチプロセッサ形式で、データを複数のステージ毎にパイプライン処理する構成とした。
これにより、データの属性解析後に、一連の処理を行うため、データアクセス時間の短縮化を図ることができ、また、マルチプロセッサ形式によるパイプライン処理なので、設計使用等の変更にも柔軟に対応でき、かつ効率のよい高速処理を行うことが可能になる。
次に本発明のデータ制御装置１をＡＴＭ制御装置に適用した場合について説明する。ＡＴＭ制御装置は、ＡＴＭの通信制御を行う。例えば、セル数の計数処理、ＯＡＭ（Ｏｐｅｒａｔｉｏｎ Ａｎｄ Ｍａｉｎｔｅｎａｎｃｅ）性能管理の統計処理または課金処理等を行う。
また、ＡＴＭ制御装置の構成は、図１で説明したデータ制御装置１と基本的に同様であり、データがセル、データ・キャッシュメモリがセル・キャッシュメモリ、データ処理手段がセル処理手段に対応する。
図３は第１の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻ｔの状態を示しており、セルの処理を４つのステージで完了させるものとする。また、１ステージ処理時間の経過後に、セル及び設定情報が１つ右へシフトする。
ＡＴＭ制御装置１−１は、セル処理手段１０−１〜１０−４と、属性解析手段２０と、主記憶メモリ３０−１〜３０−４と、ディレイ手段４０とから構成される。
主記憶メモリに対し、第１の実施の形態では、ステージ毎に独立して配置する。ここでは、４ステージあるので４つの主記憶メモリ３０−１〜３０−４が配置されている。
また、セル処理手段１０−１〜１０−４はそれぞれ、ハイウェイ・キャッシュメモリ１１−１〜１１−４と、プロセッサ１２−１〜１２−４と、セル・キャッシュメモリ１３−１〜１３−４とから構成される。
さらに、セル・キャッシュメモリ１３−１〜１３−４それぞれは、リード手段１３ａ−１〜１３ａ−４と、演算情報記憶手段１３ｂ−１〜１３ｂ−４と、ライトバック手段１３ｃ−１〜１３ｃ−４とから構成される。
ここで、セル到着は、セルＡ、セルＢ、セルＣ、セルＤの順で到着するものとする。また、セル・キャッシュメモリ１３−１〜１３−４で記憶される設定情報をＭ○△で表す。○は、ステージ番号を示し、△はセル識別子（Ａ〜Ｄのこと）を示す。例えば、Ｍ１Ｄならば、第１ステージの処理で用いられるセルＤの設定情報を示す。
次にステージ毎の動作を説明する。まず、第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＣが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｃを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＣの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ１Ｄを、主記憶メモリ３０−１からリードする。ライトバック手段１３ｃ−１は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ１Ｂを設定情報として、主記憶メモリ３０−１にライトバックする。
なお、時刻（ｔ＋１ステージ処理時間）の状態とは、時刻ｔからセルが１つ右シフトした次の処理状態のことであり、時刻（ｔ−１ステージ処理時間）の状態とは、時刻ｔの状態になる、右へ１シフトする前の処理状態のことである。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＢ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｂを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＢの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
リード手段１３ａ−２は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｃを、主記憶メモリ３０−２からリードする。ライトバック手段１３ｃ−２は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ２Ａを設定情報として、主記憶メモリ３０−２にライトバックする。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＡ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＡの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
リード手段１３ａ−３は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｂを、主記憶メモリ３０−３からリードする。ライトバック手段１３ｃ−３は、この時点では、ライトバックする設定情報を持たない。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４に、セルはまだ到着していない。また、リード手段１３ａ−４によって、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ４Ａが、主記憶メモリ３０−４からリードされている。演算情報記憶手段１３ｂ−４及びライトバック手段１３ｃ−４は、この時点では、設定情報を持たない。
図４は第１の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻（ｔ＋１ステージ処理時間）の状態を示している。
第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＤが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｄを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＤの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＤの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０−１からリードする。ライトバック手段１３ｃ−１は、時刻ｔで演算処理した演算処理結果Ｍ１Ｃを設定情報として、主記憶メモリ３０−１にライトバックする。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＣ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｃを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＣの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
リード手段１３ａ−２は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｄを、主記憶メモリ３０−２からリードする。ライトバック手段１３ｃ−２は、時刻ｔで演算処理した演算処理結果Ｍ２Ｂを設定情報として、主記憶メモリ３０−２にライトバックする。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＢ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ｂを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＢの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
リード手段１３ａ−３は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｃを、主記憶メモリ３０−３からリードする。ライトバック手段１３ｃ−３は、時刻ｔで演算処理した演算処理結果Ｍ３Ａを設定情報として、主記憶メモリ３０−３にライトバックする。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４にセルＡ（第１、第２、第３ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−４は、演算情報記憶手段１３ｂ−４上の設定情報Ｍ４Ａを用いて、ハイウェイ・キャッシュメモリ１１−４上のセルＡの第４ステージの演算処理を行う。またに、演算情報記憶手段１３ｂ−４は、その演算処理結果を記憶する。さらに、セルＡの最終の演算処理結果は、ハイウェイ・キャッシュメモリ１１−４を介して出力される。
リード手段１３ａ−４は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｂを、主記憶メモリ３０−４からリードする。ライトバック手段１３ｃ−４は、この時点では、ライトバックする設定情報を持たない。
以上説明したように、本発明のＡＴＭ制御装置１−１は、時刻ｔで自ステージの演算処理を行う場合は、演算情報記憶手段１３ｂ−１〜１３ｂ−４による処理と、リード手段１３ａ−１〜１３ａ−４による時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報のリードと、ライトバック手段１３ｃ−１〜１３ｃ−４による時刻（ｔ−１ステージ処理時間）で演算処理した設定情報のライトバックと、の並列処理を実行する構成にした。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
また、主記憶メモリ３０−１〜３０−４を各ステージ毎に独立して配置し、各ステージ毎に処理が完結する構成としたので、異なる命令がリードとライトのアクセスを、同一アドレスに対して同時に行ってしまうといった不都合がなくなり、パイプラインハザードの発生を防止することが可能になる。
次に第２の実施の形態のＡＴＭ制御装置について説明する。図５は第２の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻ｔの状態を示している。
ＡＴＭ制御装置１−２の構成は、図３、図４で上述したＡＴＭ制御装置１−１の主記憶メモリ３０−１〜３０−４が、主記憶メモリ３０となっている。また、セル・キャッシュメモリ１３−２〜１３−４それぞれに、設定情報格納手段１３ｄ−２〜１３ｄ−４が含まれる。
次にステージ毎の動作を説明する。第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＣが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｃを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＣの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ１Ｄを、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−１は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ１Ｂを設定情報として、主記憶メモリ３０にライトバックする。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＢ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｂを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＢの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
リード手段１３ａ−２は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｄを、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−２は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ２Ａを設定情報として、主記憶メモリ３０にライトバックする。
また、設定情報格納手段１３ｄ−２は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｃを格納する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＡ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＡの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
リード手段１３ａ−３は、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｄを、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−３は、この時点では、ライトバックする設定情報を持たない。
また、設定情報格納手段１３ｄ−３は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｂと、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｃを格納する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４に、セルはまだ到着していない。また、リード手段１３ａ−４によって、時刻（ｔ＋４ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｄが、主記憶メモリ３０からリードされている。演算情報記憶手段１３ｂ−４及びライトバック手段１３ｃ−４は、この時点では、設定情報を持たない。
また、設定情報格納手段１３ｄ−４は、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報Ｍ４Ａと、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｂと、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｃとを格納する。
図６は第２の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻（ｔ＋１ステージ処理時間）の状態を示している。
第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＤが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｄを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＤの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＤの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−１は、時刻ｔで演算処理した演算処理結果Ｍ１Ｃを設定情報として、主記憶メモリ３０にライトバックする。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＣ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｃを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＣの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
リード手段１３ａ−２は、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−２は、時刻ｔで演算処理した演算処理結果Ｍ２Ｂを設定情報として、主記憶メモリ３０にライトバックする。
また、設定情報格納手段１３ｄ−２は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ２Ｄを格納する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＢ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ｂを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＢの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
リード手段１３ａ−３は、時刻（ｔ＋４ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−３は、時刻ｔで演算処理した演算処理結果Ｍ３Ａを設定情報として、主記憶メモリ３０にライトバックする。
また、設定情報格納手段１３ｄ−３は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｃと、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報Ｍ３Ｄを格納する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４にセルＡ（第１、第２、第３ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−４は、演算情報記憶手段１３ｂ−４上の設定情報Ｍ４Ａを用いて、ハイウェイ・キャッシュメモリ１１−４上のセルＡの第４ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−４は、その演算処理結果を記憶する。さらに、セルＡの最終の演算処理結果は、ハイウェイ・キャッシュメモリ１１−４を介して出力される。
リード手段１３ａ−４は、時刻（ｔ＋５ステージ処理時間）で演算処理すべき設定情報を、主記憶メモリ３０からリードする。ライトバック手段１３ｃ−４は、この時点では、ライトバックする設定情報を持たない。
また、設定情報格納手段１３ｄ−４は、時刻（ｔ＋２ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｂと、時刻（ｔ＋３ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｃと、時刻（ｔ＋４ステージ処理時間）で演算処理すべき設定情報Ｍ４Ｄとを格納する。
以上説明したように、本発明のＡＴＭ制御装置１−２は、時刻ｔで第Ｎ（Ｎ≧１）ステージの演算処理を行う場合は、演算情報記憶手段１３ｂ−１〜１３ｂ−４による処理と、リード手段１３ａ−１〜１３ａ−４による時刻（ｔ＋Ｎステージ処理時間）で演算処理すべき設定情報のリードと、ライトバック手段１３ｃ−１〜１３ｃ−４による時刻（ｔ−１ステージ処理時間）で演算処理した設定情報のライトバックと、の並列処理を実行する構成にした。
また、時刻ｔで第Ｎ（Ｎ≧２）ステージの演算処理を行う場合は、時刻（ｔ＋１ステージ処理時間）から時刻（ｔ＋（Ｎ−１）ステージ処理時間）で演算すべき設定情報を格納する設定情報格納手段を有する構成した。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
次に第３の実施の形態のＡＴＭ制御装置について説明する。図７は第３の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻ｔの状態を示している。
ＡＴＭ制御装置１−３の構成は、図５、図６で上述したＡＴＭ制御装置１−２に対し、セル・キャッシュメモリ１３−２〜１３−４のそれぞれがリード手段を含まない構成になっている。
次にステージ毎の動作を説明する。第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＣが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｃを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＣの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、設定情報Ｍ１Ｄ〜Ｍ４Ｄを、主記憶メモリ３０から一括リードする。ライトバック手段１３ｃ−１は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ１Ｂを設定情報として、主記憶メモリ３０にライトバックする。また、セル・キャッシュメモリ１３−１は、設定情報Ｍ２Ｃ〜Ｍ４Ｃをセル・キャッシュメモリ１３−２へ送信する。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＢ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｂを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＢの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
ライトバック手段１３ｃ−２は、時刻（ｔ−１ステージ処理時間）で演算処理した演算処理結果Ｍ２Ａを設定情報として、主記憶メモリ３０にライトバックする。また、設定情報格納手段１３ｄ−２は、設定情報Ｍ２Ｃ〜Ｍ４Ｃを格納する。さらに、セル・キャッシュメモリ１３−２は、設定情報Ｍ３Ｃ、Ｍ４Ｃをセル・キャッシュメモリ１３−３へ送信する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＡ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＡの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
ライトバック手段１３ｃ−３は、この時点では、ライトバックする設定情報を持たない。また、設定情報格納手段１３ｄ−３は、設定情報Ｍ３Ｂ、Ｍ４Ｂと、設定情報Ｍ３Ｃ、Ｍ４Ｃを格納する。さらに、セル・キャッシュメモリ１３−３は、設定情報Ｍ４Ｂ、Ｍ４Ｃをセル・キャッシュメモリ１３−４へ送信する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４に、セルはまだ到着していない。演算情報記憶手段１３ｂ−４及びライトバック手段１３ｃ−４は、この時点では、設定情報を持たない。また、設定情報格納手段１３ｄ−４は、設定情報Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃを格納する。
図８は第３の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻（ｔ＋１ステージ処理時間）の状態を示している。
第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＤが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｄを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＤの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＤの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
ライトバック手段１３ｃ−１は、時刻ｔで演算処理した演算処理結果Ｍ１Ｃを設定情報として、主記憶メモリ３０にライトバックする。また、セル・キャッシュメモリ１３−１は、設定情報Ｍ２Ｄ〜Ｍ４Ｄをセル・キャッシュメモリ１３−２へ送信する。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＣ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｃを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＣの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
ライトバック手段１３ｃ−２は、時刻ｔで演算処理した演算処理結果Ｍ２Ｂを設定情報として、主記憶メモリ３０にライトバックする。また、設定情報格納手段１３ｄ−２は、設定情報Ｍ２Ｄ〜Ｍ４Ｄを格納する。さらに、セル・キャッシュメモリ１３−２は、設定情報Ｍ３Ｄ、Ｍ４Ｄをセル・キャッシュメモリ１３−３へ送信する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＢ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ｂを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＢの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
ライトバック手段１３ｃ−３は、時刻ｔで演算処理した演算処理結果Ｍ３Ａを設定情報として、主記憶メモリ３０にライトバックする。また、設定情報格納手段１３ｄ−３は、設定情報Ｍ３Ｃ、Ｍ４Ｃと、設定情報Ｍ３Ｄ、Ｍ４Ｄとを格納する。さらに、セル・キャッシュメモリ１３−３は、設定情報Ｍ４Ｃ、Ｍ４Ｄをセル・キャッシュメモリ１３−４へ送信する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４にセルＡ（第１、第２、第３ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−４は、演算情報記憶手段１３ｂ−４上の設定情報Ｍ４Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第４ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−４は、その演算処理結果を記憶する。さらに、セルＡの最終の演算処理結果は、ハイウェイ・キャッシュメモリ１１−４を介して出力される。
ライトバック手段１３ｃ−４は、この時点では、ライトバックする設定情報を持たない。また、設定情報格納手段１３ｄ−４は、設定情報Ｍ４Ｂ、Ｍ４Ｃ、Ｍ４Ｄを格納する。
以上説明したように、本発明のＡＴＭ制御装置１−３は、必要な設定情報を各ステージ間で送受信し、第１ステージで、設定情報の一括リード、演算情報記憶段での処理、ライトバックを行い、第２ステージから第Ｎステージで、演算情報記憶段での処理、ライトバックを行う構成とした。また、セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有する構成とした。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
次に第４の実施の形態のＡＴＭ制御装置について説明する。図９は第４の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻ｔの状態を示している。
ＡＴＭ制御装置１−４の構成は、図５、図６で上述したＡＴＭ制御装置１−２に対し、セル・キャッシュメモリ１３−１がライトバック手段を含まず、セル・キャッシュメモリ１３−２、１３−３がリード手段とライトバック手段を含まず、セル・キャッシュメモリ１３−４がリード手段を含まない構成になっている。また、セル・キャッシュメモリ１３−１〜１３−３は、設定情報格納手段１３ｄ−１〜１３ｄ−３を含む。
次にステージ毎の動作を説明する。第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＣが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｃを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＣの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、設定情報Ｍ１Ｄ〜Ｍ４Ｄを、主記憶メモリ３０から一括リードする。また、設定情報格納手段１３ｄ−１は、設定情報Ｍ１Ａ〜Ｍ４Ａ、Ｍ１Ｂ〜Ｍ４Ｂを含む。さらに、セル・キャッシュメモリ１３−１は、設定情報Ｍ１Ａ〜Ｍ４Ａをセル・キャッシュメモリ１３−２へ送信する。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＢ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｂを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＢの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。設定情報格納手段１３ｄ−２は、設定情報Ｍ１Ａ〜Ｍ４Ａを格納する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＡ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ａを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＡの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＡの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。設定情報格納手段１３ｄ−３は、この時点で、設定情報を格納しない。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４に、セルはまだ到着していない。演算情報記憶手段１３ｂ−４及びライトバック手段１３ｃ−４は、この時点では、設定情報を持たない。
図１０は第４の実施の形態のＡＴＭ制御装置の動作を説明するための図である。図は、時刻（ｔ＋１ステージ処理時間）の状態を示している。
第１ステージでは、ハイウェイ・キャッシュメモリ１１−１にセルＤが記憶される。プロセッサ１２−１は、演算情報記憶手段１３ｂ−１上の設定情報Ｍ１Ｄを用いて、ハイウェイ・キャッシュメモリ１１−１上のセルＤの第１ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−１は、その演算処理結果を記憶する。さらに、セルＤの演算処理結果は、ハイウェイ・キャッシュメモリ１１−１を介して次ステージへ送信される。
リード手段１３ａ−１は、次処理に必要な設定情報（例えば、Ｍ１Ｅ〜Ｍ４Ｅ）を主記憶メモリ３０から一括リードする。設定情報格納手段１３ｄ−１は、設定情報Ｍ１Ａ〜Ｍ４Ａ、Ｍ１Ｂ〜Ｍ４Ｂ、Ｍ１Ｃ〜Ｍ４Ｃを含む。さらに、セル・キャッシュメモリ１３−１は、設定情報Ｍ１Ｂ〜Ｍ４Ｂをセル・キャッシュメモリ１３−２へ送信する。
第２ステージでは、ハイウェイ・キャッシュメモリ１１−２にセルＣ（第１ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−２は、演算情報記憶手段１３ｂ−２上の設定情報Ｍ２Ｃを用いて、ハイウェイ・キャッシュメモリ１１−２上のセルＣの第２ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−２は、その演算処理結果を記憶する。さらに、セルＣの演算処理結果は、ハイウェイ・キャッシュメモリ１１−２を介して次ステージへ送信される。
設定情報格納手段１３ｄ−２は、設定情報Ｍ１Ａ〜Ｍ４Ａ、Ｍ１Ｂ〜Ｍ４Ｂを格納する。セル・キャッシュメモリ１３−２は、設定情報Ｍ１Ａ〜Ｍ４Ａをセル・キャッシュメモリ１３−３へ送信する。
第３ステージでは、ハイウェイ・キャッシュメモリ１１−３にセルＢ（第１、第２ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−３は、演算情報記憶手段１３ｂ−３上の設定情報Ｍ３Ｂを用いて、ハイウェイ・キャッシュメモリ１１−３上のセルＢの第３ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−３は、その演算処理結果を記憶する。さらに、セルＢの演算処理結果は、ハイウェイ・キャッシュメモリ１１−３を介して次ステージへ送信される。
設定情報格納手段１３ｄ−３は、設定情報Ｍ１Ａ〜Ｍ４Ａを格納する。さらに、セル・キャッシュメモリ１３−３は、設定情報Ｍ１Ａ〜Ｍ４Ａをセル・キャッシュメモリ１３−４へ送信する。
第４ステージでは、ハイウェイ・キャッシュメモリ１１−４にセルＡ（第１、第２、第３ステージで演算処理がすでに施されている）が記憶される。プロセッサ１２−４は、演算情報記憶手段１３ｂ−４上の設定情報Ｍ４Ａを用いて、ハイウェイ・キャッシュメモリ１１−４上のセルＡの第４ステージの演算処理を行う。また、演算情報記憶手段１３ｂ−４は、その演算処理結果を記憶する。さらに、セルＡの最終の演算処理結果は、ハイウェイ・キャッシュメモリ１１−４を介して出力される。ライトバック手段１３ｃ−４は、この時点では、ライトバックする設定情報を持たない。
以上説明したように、本発明のＡＴＭ制御装置１−４は、必要な設定情報を各ステージ間で送受信し、第１ステージで、設定情報の一括リード、演算情報記憶手段での処理、第２ステージから第（Ｎ−１）ステージで、演算情報記憶手段での処理、第Ｎステージで、演算情報記憶手段での処理、ライトバックを行う構成とした。また、セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有する構成とした。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
なお、上記の説明では、データ制御装置１をＡＴＭシステムに適用したが、ＡＴＭ以外の通信システム（ＩＰ等）に適用することが可能である。
以上説明したように、本発明のデータ制御装置は、データの属性解析後、ハイウェイ・キャッシュメモリとプロセッサとデータ・キャッシュメモリとから構成される複数のデータ処理手段が、設定情報を記憶する主記憶メモリにアクセスして、データを複数のステージ毎にパイプライン処理する構成とした。これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
また、本発明のＡＴＭ制御装置は、セルの属性解析後、ハイウェイ・キャッシュメモリとプロセッサとセル・キャッシュメモリとから構成される複数のセル処理手段が、設定情報を記憶する主記憶メモリにアクセスして、セルを複数のステージ毎にパイプライン処理する構成とした。これにより、高品質で効率のよい高速化制御を行うことができ、ＡＴＭシステムのスループットを向上させることが可能になる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図面の簡単な説明】
図１は本発明のデータ制御装置の原理図である。
図２はデータ制御装置の動作タイムチャートを示す図である。
図３は第１の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図４は第１の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図５は第２の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図６は第２の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図７は第３の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図８は第３の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図９は第４の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図１０は第４の実施の形態のＡＴＭ制御装置の動作を説明するための図である。
図１１は従来のパイプラインによる演算処理の動作の流れを示す図である。
Claims (20)
- データの演算処理の制御を行うデータ制御装置において、
データの属性の解析を行う属性解析手段と、
前記属性にもとづく領域に、前記データの設定情報を記憶する主記憶メモリと、
データを記憶して、ハイウェイ上で前記データの送受信を行うハイウェイ・キャッシュメモリと、前記設定情報にもとづいて、データの演算処理を行うプロセッサと、前記プロセッサと前記主記憶メモリ間に設置して、前記設定情報を記憶するデータ・キャッシュメモリと、から構成され、データを複数のステージ毎にパイプライン処理する複数のデータ処理手段と、
を有することを特徴とするデータ制御装置。 - 前記データ・キャッシュメモリは、前記主記憶メモリから前記設定情報をリードして記憶するリード手段と、前記プロセッサがアクセスし、前記設定情報及び演算処理結果を記憶する演算情報記憶手段と、前記演算処理結果を前記設定情報として、前記主記憶メモリにライトバックするライトバック手段と、から構成され、前記リード手段と、前記演算情報記憶手段と、前記ライトバック手段とは、それぞれ独立して並列処理を実行することを特徴とする請求項１記載のデータ制御装置。
- 前記データ・キャッシュメモリは、時刻ｔで自ステージの演算処理を行う場合は、前記演算情報記憶手段での処理と、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報のリードと、時刻（ｔ−１ステージ処理時間）で演算処理した設定情報のライトバックと、の並列処理を実行することを特徴とする請求項２記載のデータ制御装置。
- 前記データ・キャッシュメモリは、時刻ｔで第Ｎ（Ｎ≧１）ステージの演算処理を行う場合は、前記演算情報記憶手段での処理と、時刻（ｔ＋Ｎステージ処理時間）で演算処理すべき設定情報のリードと、時刻（ｔ−１ステージ処理時間）で演算処理した設定情報のライトバックと、の並列処理を実行することを特徴とする請求項２記載のデータ制御装置。
- 前記データ・キャッシュメモリは、時刻ｔで第Ｎ（Ｎ≧２）ステージの演算処理を行う場合は、時刻（ｔ＋１ステージ処理時間）から時刻（ｔ＋（Ｎ−１）ステージ処理時間）で演算すべき設定情報を格納する設定情報格納手段を有することを特徴とする請求項４記載のデータ制御装置。
- 前記データ・キャッシュメモリは、必要な設定情報を各ステージ間で送受信し、第１ステージで、設定情報の一括リード、前記演算情報記憶手段での処理、ライトバックを行い、第２ステージから第Ｎステージで、前記演算情報記憶手段での処理とライトバックを行うことを特徴とする請求項２記載のデータ制御装置。
- 前記データ・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有することを特徴とする請求項６記載のデータ制御装置。
- 前記データ・キャッシュメモリは、必要な設定情報を各ステージ間で送受信し、第１ステージで、設定情報の一括リードと前記演算情報記憶手段での処理、第２ステージから第（Ｎ−１）ステージで、前記演算情報記憶手段での処理、第Ｎステージで、前記演算情報記憶手段での処理とライトバックを行うことを特徴とする請求項２記載のデータ制御装置。
- 前記データ・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有することを特徴とする請求項８記載のデータ制御装置。
- 前記主記憶メモリは、ステージ毎に独立して配置することを特徴とする請求項１記載のデータ制御装置。
- ＡＴＭの通信制御を行うＡＴＭ制御装置において、
セルの属性の解析を行う属性解析手段と、
前記属性にもとづく領域に、前記セルの設定情報を記憶する主記憶メモリと、セルを記憶して、ハイウェイ上で前記セルの送受信を行うハイウェイ・キャッシュメモリと、前記設定情報にもとづいて、セルの演算処理を行うプロセッサと、前記プロセッサと前記主記憶メモリ間に設置して、前記設定情報を記憶するセル・キャッシュメモリと、から構成され、セルを複数のステージ毎にパイプライン処理する複数のセル処理手段と、
を有することを特徴とするＡＴＭ制御装置。 - 前記セル・キャッシュメモリは、前記主記憶メモリから前記設定情報をリードして記憶するリード手段と、前記プロセッサがアクセスし、前記設定情報及び演算処理結果を記憶する演算情報記憶手段と、前記演算処理結果を前記設定情報として、前記主記憶メモリにライトバックするライトバック手段と、から構成され、前記リード手段と、前記演算セル記憶手段と、前記ライトバック手段とは、それぞれ独立して並列処理を実行することを特徴とする請求項１１記載のＡＴＭ制御装置。
- 前記セル・キャッシュメモリは、時刻ｔで自ステージの演算処理を行う場合は、前記演算情報記憶手段での処理と、時刻（ｔ＋１ステージ処理時間）で演算処理すべき設定情報のリードと、時刻（ｔ−１ステージ処理時間）で演算処理した設定情報のライトバックと、の並列処理を実行することを特徴とする請求項１２記載のＡＴＭ制御装置。
- 前記セル・キャッシュメモリは、時刻ｔで第Ｎ（Ｎ≧１）ステージの演算処理を行う場合は、前記演算情報記憶手段での処理と、時刻（ｔ＋Ｎステージ処理時間）で演算処理すべき設定情報のリードと、時刻（ｔ−１ステージ処理時間）で演算処理した設定情報のライトバックと、の並列処理を実行することを特徴とする請求項１２記載のＡＴＭ制御装置。
- 前記セル・キャッシュメモリは、時刻ｔで第Ｎ（Ｎ≧２）ステージの演算処理を行う場合は、時刻（ｔ＋１ステージ処理時間）から時刻（ｔ＋（Ｎ−１）ステージ処理時間）で演算すべき設定情報を格納する設定情報格納手段を有することを特徴とする請求項１４記載のＡＴＭ制御装置。
- 前記セル・キャッシュメモリは、必要な設定情報を各ステージ間で送受信し、第１ステージで、設定情報の一括リード、前記演算情報記憶手段での処理、ライトバックを行い、第２ステージから第Ｎステージで、前記演算情報記憶手段での処理、ライトバックを行うことを特徴とする請求項１２記載のＡＴＭ制御装置。
- 前記セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有することを特徴とする請求項１６記載のＡＴＭ制御装置。
- 前記セル・キャッシュメモリは、必要な設定情報を各ステージ間で送受信し、第１ステージで、設定情報の一括リードと前記演算情報記憶手段での処理、第２ステージから第（Ｎ−１）ステージで、前記演算情報記憶手段での処理、第Ｎステージで、前記演算情報記憶手段での処理とライトバックを行うことを特徴とする請求項１２記載のＡＴＭ制御装置。
- 前記セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有することを特徴とする請求項１８記載のＡＴＭ制御装置。
- 前記主記憶メモリは、ステージ毎に独立して配置することを特徴とする請求項１１記載のＡＴＭ制御装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2000/003087 WO2001086467A1 (fr) | 2000-05-12 | 2000-05-12 | Controleur de donnees et controleur atm |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP4306997B2 true JP4306997B2 (ja) | 2009-08-05 |
Family
ID=11736025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001583342A Expired - Fee Related JP4306997B2 (ja) | 2000-05-12 | 2000-05-12 | データ制御装置及びａｔｍ制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6895473B2 (ja) |
| JP (1) | JP4306997B2 (ja) |
| WO (1) | WO2001086467A1 (ja) |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941088A (en) * | 1985-02-05 | 1990-07-10 | Digital Equipment Corporation | Split bus multiprocessing system with data transfer between main memory and caches using interleaving of sub-operations on sub-busses |
| JPS62267833A (ja) * | 1986-05-16 | 1987-11-20 | Nippon Telegr & Teleph Corp <Ntt> | プロセス間通信方法 |
| EP0269995B1 (en) | 1986-11-27 | 1993-06-23 | Nippon Telegraph And Telephone Corporation | Parallel data processing apparatus and method |
| JPH0646413B2 (ja) * | 1987-08-10 | 1994-06-15 | 日本電気株式会社 | デ−タ処理プロセッサ |
| JPH0476731A (ja) * | 1990-07-18 | 1992-03-11 | Nec Corp | パイプライン型マイクロプロセッサのアセンブラ処理方式 |
| JPH04107634A (ja) * | 1990-08-28 | 1992-04-09 | Nec Corp | メモリデータバイパス制御方式 |
| US5546343A (en) * | 1990-10-18 | 1996-08-13 | Elliott; Duncan G. | Method and apparatus for a single instruction operating multiple processors on a memory chip |
| JPH04346155A (ja) * | 1991-05-23 | 1992-12-02 | Oki Electric Ind Co Ltd | マルチプロセッサシステム |
| JPH05143287A (ja) * | 1991-11-19 | 1993-06-11 | Hitachi Ltd | ハードウエアソート処理装置 |
| JP3256567B2 (ja) * | 1992-02-10 | 2002-02-12 | 富士通株式会社 | Ａｔｍ網におけるコネクションレスメッセージ課金システム |
| US5289577A (en) * | 1992-06-04 | 1994-02-22 | International Business Machines Incorporated | Process-pipeline architecture for image/video processing |
| US5550540A (en) * | 1992-11-12 | 1996-08-27 | Internatioal Business Machines Corporation | Distributed coding and prediction by use of contexts |
| JP3451103B2 (ja) * | 1992-11-27 | 2003-09-29 | 富士通株式会社 | データ通信装置及び方法 |
| JPH10247912A (ja) * | 1997-03-03 | 1998-09-14 | Toshiba Corp | Ａｔｍ交換機におけるエラーの処理方法及びａｔｍ交換機 |
| US6418478B1 (en) * | 1997-10-30 | 2002-07-09 | Commvault Systems, Inc. | Pipelined high speed data transfer mechanism |
| US6088800A (en) * | 1998-02-27 | 2000-07-11 | Mosaid Technologies, Incorporated | Encryption processor with shared memory interconnect |
| JPH11272627A (ja) * | 1998-03-23 | 1999-10-08 | Nec Corp | パイプライン型マルチプロセッサシステム |
| US6513108B1 (en) * | 1998-06-29 | 2003-01-28 | Cisco Technology, Inc. | Programmable processing engine for efficiently processing transient data |
| JP3045163B1 (ja) | 1999-02-05 | 2000-05-29 | 日本電気株式会社 | Ａｔｍセルのパイプライン構成デ―タ処理装置 |
| US6757791B1 (en) * | 1999-03-30 | 2004-06-29 | Cisco Technology, Inc. | Method and apparatus for reordering packet data units in storage queues for reading and writing memory |
| US6606326B1 (en) * | 1999-07-02 | 2003-08-12 | International Business Machines Corporation | Packet switch employing dynamic transfer of data packet from central shared queue path to cross-point switching matrix path |
| US6427196B1 (en) * | 1999-08-31 | 2002-07-30 | Intel Corporation | SRAM controller for parallel processor architecture including address and command queue and arbiter |
| US6564304B1 (en) * | 2000-09-01 | 2003-05-13 | Ati Technologies Inc. | Memory processing system and method for accessing memory including reordering memory requests to reduce mode switching |
-
2000
- 2000-05-12 JP JP2001583342A patent/JP4306997B2/ja not_active Expired - Fee Related
- 2000-05-12 WO PCT/JP2000/003087 patent/WO2001086467A1/ja active Application Filing
-
2002
- 2002-11-12 US US10/298,973 patent/US6895473B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001086467A1 (fr) | 2001-11-15 |
| US20030079091A1 (en) | 2003-04-24 |
| US6895473B2 (en) | 2005-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0460599B1 (en) | Massively parallel processor including queue-based message delivery system | |
| US5392405A (en) | Data processor for detecting identical data coexisting in a plurality of data sections of data transmission paths | |
| US6895482B1 (en) | Reordering and flushing commands in a computer memory subsystem | |
| EP1236088B1 (en) | Register set used in multithreaded parallel processor architecture | |
| US7290096B2 (en) | Full access to memory interfaces via remote request | |
| EP1512078B1 (en) | Programmed access latency in mock multiport memory | |
| EP1028380A2 (en) | Memory interface unit, shared memory switch system and associated method | |
| JPH09172460A (ja) | パケット交換コンピュータ・システムにおける高速転送スレーブ要求の方法および装置 | |
| US4371924A (en) | Computer system apparatus for prefetching data requested by a peripheral device from memory | |
| US6259648B1 (en) | Methods and apparatus for implementing pseudo dual port memory | |
| US20010023469A1 (en) | Distributed type input buffer switch system for transmitting arbitration information efficiently and method for processing input data using the same | |
| EP0284364A2 (en) | High speed computer system | |
| EP2393004B1 (en) | Cache apparatus and control method thereof | |
| JPS63201851A (ja) | バッファ記憶アクセス方法 | |
| EP1512079B1 (en) | Pseudo multiport data memory has stall facility | |
| JP4306997B2 (ja) | データ制御装置及びａｔｍ制御装置 | |
| US6571301B1 (en) | Multi processor system and FIFO circuit | |
| JP3876033B2 (ja) | 順不同に命令を実行するコンピュータのためのシステム | |
| EP0945810A2 (en) | Pipeline-type multi-processor system | |
| JP3005456B2 (ja) | ベクトル処理装置 | |
| WO2001025941A1 (en) | Multiprocessor computer systems with command fifo buffer at each target device | |
| JP2853652B2 (ja) | プロセッサ間通信におけるパケット送信方法およびその装置 | |
| EP1570372B1 (en) | A simd processor with multi-port memory unit | |
| JP3028932B2 (ja) | 入出力バッファメモリ回路 | |
| JPH10124438A (ja) | 入出力処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060811 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |