JP4306997B2 - データ制御装置及びatm制御装置 - Google Patents
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Description
本発明はデータ制御装置及びATM(Asynchronous Transfer Mode)制御装置に関し、特にデータの演算処理の制御を行うデータ制御装置及びATMの通信制御を行うATM制御装置に関する。
背景技術
従来、データ通信システムでは、演算処理を行うプロセッサ(CPU)と、データを格納するメモリ(またはレジスタ)とが含まれており、プロセッサでは、メモリへのアクセス制御を行って、演算処理を実行している。
また、このような演算処理を行う場合、システムのスループットの向上を図るため、複数の命令をオーバラップさせて処理するパイプライン処理が広く採用されている。
図11は従来のパイプラインによる演算処理の動作の流れを示す図である。イベントの発生と、プロセッサが行う演算処理との関係を、パイプラインによる時系列上で表している。
〔S10〕イベントAの発生時、イベントAに関するデータの属性解析(データアクセス範囲の解析等)を行う。
〔S11〕イベントBの発生時、イベントBに関するデータの属性解析を行う。さらに、イベントAに関するデータのメモリリードを行う。
〔S12〕イベントCの発生時、イベントCに関するデータの属性解析を行う。また、イベントBに関するデータのメモリリードを行う。さらに、イベントAに関するデータの演算処理を行う。
〔S13〕イベントCに関するデータのメモリリードを行う。また、イベントBに関するデータの演算処理を行う。さらに、イベントAに関するデータのメモリライトを行う。
以降、図に示すような順で処理が行われる。このようなパイプライン処理を行うことで、見かけ上の命令処理効率を向上させることができる。
しかし、上記のような従来のパイプライン処理では、プロセッサは、メモリリード、演算、メモリライトの一連の処理を行う前に、データの属性解析を行う必要がある。このため、データアクセス時間がその分増加してしまい、効率が悪いといった問題があった。
また、従来のパイプライン処理では、異なる命令がリードとライトのアクセスを、メモリの同一アドレスに対して同時に行ってしまうと(例えば、ステップS13で、イベントCのメモリリードと、イベントAのメモリライトが同一アドレスにアクセスした場合)、パイプラインハザードが発生し、パイプラインが一時停止してしまうといった問題があった。
一方、高速処理を行おうとして、上述のような命令の実行制御に対し、プロセッサを用いずに、必要な論理を直線的な順序回路を用いたハードワイヤードで構成しようとすると、規格や設計仕様の若干の変更があった場合でも、再度ハードウェア設計を行う必要があり、柔軟性がないといった問題があった。
発明の開示
本発明はこのような点に鑑みてなされたものであり、高品質で効率のよい高速化制御を行って、システムのスループットを向上させたデータ制御装置を提供することを目的とする。
また、本発明の他の目的は、高品質で効率のよい高速化制御を行って、ATMシステムのスループットを向上させたATM制御装置を提供することである。
本発明では上記課題を解決するために、図1に示すような、データの演算処理の制御を行うデータ制御装置1において、データの属性の解析を行う属性解析手段20と、属性にもとづく領域に、データの設定情報を記憶する主記憶メモリ30と、データを記憶して、ハイウェイ上でデータの送受信を行うハイウェイ・キャッシュメモリ11−1〜11−nと、設定情報にもとづいて、データの演算処理を行うプロセッサ12−1〜12−nと、プロセッサ12−1〜12−nと主記憶メモリ30間に設置して、設定情報を記憶するデータ・キャッシュメモリ13−1〜13−nと、から構成され、データを複数のステージ毎にパイプライン処理する複数のデータ処理手段10−1〜10−nと、を有することを特徴とするデータ制御装置1が提供される。
ここで、属性解析手段20は、データの属性の解析を行う。主記憶メモリ30は、属性にもとづく領域に、データの設定情報を記憶する。ハイウェイ・キャッシュメモリ11−1〜11−nは、データを記憶して、ハイウェイ上でデータの送受信を行う。プロセッサ12−1〜12−nは、設定情報にもとづいて、データの演算処理を行う。データ・キャッシュメモリ13−1〜13−nは、プロセッサ12−1〜12−nと主記憶メモリ30間に設置して、設定情報を記憶する。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面を参照して説明する。図1は本発明のデータ制御装置の原理図である。データ制御装置1は、データ処理手段10−1〜10−nと、属性解析手段20と、主記憶メモリ30と、ディレイ手段40とから構成され、データの演算処理の制御を行う。
属性解析手段20は、データの属性解析を行う。属性解析とは、データアクセス範囲の解析等のことで、属性とは、データの宛先アドレス等が該当する。
主記憶メモリ30は、属性(宛先アドレス)にもとづく領域に、データの設定情報を記憶する。設定情報とは例えば、、データの演算処理に用いる被演算データ等が該当する。
データ処理手段10−1〜10−nはそれぞれ、ハイウェイ・キャッシュメモリ11−1〜11−nと、プロセッサ12−1〜12−nと、データ・キャッシュメモリ13−1〜13−nとから構成され、1つのデータを複数のステージ(第1ステージ〜第Nステージ)毎にパイプライン処理する。
ハイウェイ・キャッシュメモリ11−1〜11−nは、データを記憶して、ハイウェイ(またはバス)上でデータの送受信を行う。プロセッサ12−1〜12−nは、設定情報にもとづいて、データの演算処理を行う。データ・キャッシュメモリ13−1〜13−nは、プロセッサ12−1〜12−nと主記憶メモリ30間に設置して、設定情報を記憶する。
また、データ・キャッシュメモリ13−1〜13−nは、リード手段と、演算情報記憶手段と、ライトバック手段とから構成され、これらはそれぞれ独立して並列処理を実行する。
リード手段は、主記憶メモリ30から設定情報をリードして記憶する。演算情報記憶手段は、プロセッサ12−1〜12−nがアクセスする部分であり、設定情報及び演算処理結果を記憶する。ライトバック手段は、演算処理結果を設定情報として、主記憶メモリ30にライトバックする。なお、詳細動作は図3以降で説明する。
ディレイ手段40は、属性解析手段20がデータの属性解析にかかる時間分、データをディレイして、データ処理手段10−1へディレイ補正したデータを入力する。
次に動作について説明する。図2はデータ制御装置1の動作タイムチャートを示す図である。データA、B…を受信した場合に、データAの処理について説明する。
〔S1〕属性解析手段20は、データAの属性を解析し、解析結果A0をデータ処理手段10−1〜10−nへ送信する。
〔S2〕データ・キャッシュメモリ13−1は、主記憶メモリ30からデータAに関する第1ステージでの設定情報A1aをリードして記憶する。
〔S3〕ハイウェイ・キャッシュメモリ11−1は、ディレイ手段40でのディレイ後のデータAを受信して記憶する。
〔S4〕プロセッサ12−1は、データ・キャッシュメモリ13−1上の設定情報A1aを用いて、ハイウェイ・キャッシュメモリ11−1上のデータAの第1ステージの演算処理を行う。
また、演算処理後のデータA1cは、ハイウェイ・キャッシュメモリ11−1を介して、次段のハイウェイ・キャッシュメモリ11−2へ送信される。さらに、データA1cは、データ・キャッシュメモリ13−1を介して主記憶メモリ30へライトバックされる。
〔S5〕データ・キャッシュメモリ13−2は、主記憶メモリ30からデータAに関する第2ステージでの設定情報A2aをリードして記憶する。
〔S6〕ハイウェイ・キャッシュメモリ11−2は、データ・キャッシュメモリ13−1から出力されたデータA1cを受信して記憶する。
〔S7〕プロセッサ12−2は、データ・キャッシュメモリ12−2上の設定情報A2aを用いて、ハイウェイ・キャッシュメモリ13−2上のデータA1cの第2ステージの演算処理を行う。
また、演算処理後のデータA2cは、ハイウェイ・キャッシュメモリ11−2を介して、次段のハイウェイ・キャッシュメモリ11−3へ送信される。さらに、データA2cは、データ・キャッシュメモリ13−2を介して主記憶メモリ30へライトされる。以降、同様にして第Nステージまで順に、データAがパイプライン処理されて、データAの演算処理が完了する。
このように、本発明のデータ制御装置1は、データの属性解析後、ハイウェイ・キャッシュメモリ11−1〜11−nと、プロセッサ12−1〜12−nと、データ・キャッシュメモリ13−1〜13−nとから構成される複数のデータ処理手段10−1〜10−nによるマルチプロセッサ形式で、データを複数のステージ毎にパイプライン処理する構成とした。
これにより、データの属性解析後に、一連の処理を行うため、データアクセス時間の短縮化を図ることができ、また、マルチプロセッサ形式によるパイプライン処理なので、設計使用等の変更にも柔軟に対応でき、かつ効率のよい高速処理を行うことが可能になる。
次に本発明のデータ制御装置1をATM制御装置に適用した場合について説明する。ATM制御装置は、ATMの通信制御を行う。例えば、セル数の計数処理、OAM(Operation And Maintenance)性能管理の統計処理または課金処理等を行う。
また、ATM制御装置の構成は、図1で説明したデータ制御装置1と基本的に同様であり、データがセル、データ・キャッシュメモリがセル・キャッシュメモリ、データ処理手段がセル処理手段に対応する。
図3は第1の実施の形態のATM制御装置の動作を説明するための図である。図は、時刻tの状態を示しており、セルの処理を4つのステージで完了させるものとする。また、1ステージ処理時間の経過後に、セル及び設定情報が1つ右へシフトする。
ATM制御装置1−1は、セル処理手段10−1〜10−4と、属性解析手段20と、主記憶メモリ30−1〜30−4と、ディレイ手段40とから構成される。
主記憶メモリに対し、第1の実施の形態では、ステージ毎に独立して配置する。ここでは、4ステージあるので4つの主記憶メモリ30−1〜30−4が配置されている。
また、セル処理手段10−1〜10−4はそれぞれ、ハイウェイ・キャッシュメモリ11−1〜11−4と、プロセッサ12−1〜12−4と、セル・キャッシュメモリ13−1〜13−4とから構成される。
さらに、セル・キャッシュメモリ13−1〜13−4それぞれは、リード手段13a−1〜13a−4と、演算情報記憶手段13b−1〜13b−4と、ライトバック手段13c−1〜13c−4とから構成される。
ここで、セル到着は、セルA、セルB、セルC、セルDの順で到着するものとする。また、セル・キャッシュメモリ13−1〜13−4で記憶される設定情報をM○△で表す。○は、ステージ番号を示し、△はセル識別子(A〜Dのこと)を示す。例えば、M1Dならば、第1ステージの処理で用いられるセルDの設定情報を示す。
次にステージ毎の動作を説明する。まず、第1ステージでは、ハイウェイ・キャッシュメモリ11−1にセルCが記憶される。プロセッサ12−1は、演算情報記憶手段13b−1上の設定情報M1Cを用いて、ハイウェイ・キャッシュメモリ11−1上のセルCの第1ステージの演算処理を行う。また、演算情報記憶手段13b−1は、その演算処理結果を記憶する。さらに、セルCの演算処理結果は、ハイウェイ・キャッシュメモリ11−1を介して次ステージへ送信される。
リード手段13a−1は、時刻(t+1ステージ処理時間)で演算処理すべき設定情報M1Dを、主記憶メモリ30−1からリードする。ライトバック手段13c−1は、時刻(t−1ステージ処理時間)で演算処理した演算処理結果M1Bを設定情報として、主記憶メモリ30−1にライトバックする。
なお、時刻(t+1ステージ処理時間)の状態とは、時刻tからセルが1つ右シフトした次の処理状態のことであり、時刻(t−1ステージ処理時間)の状態とは、時刻tの状態になる、右へ1シフトする前の処理状態のことである。
第2ステージでは、ハイウェイ・キャッシュメモリ11−2にセルB(第1ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−2は、演算情報記憶手段13b−2上の設定情報M2Bを用いて、ハイウェイ・キャッシュメモリ11−2上のセルBの第2ステージの演算処理を行う。また、演算情報記憶手段13b−2は、その演算処理結果を記憶する。さらに、セルBの演算処理結果は、ハイウェイ・キャッシュメモリ11−2を介して次ステージへ送信される。
リード手段13a−2は、時刻(t+1ステージ処理時間)で演算処理すべき設定情報M2Cを、主記憶メモリ30−2からリードする。ライトバック手段13c−2は、時刻(t−1ステージ処理時間)で演算処理した演算処理結果M2Aを設定情報として、主記憶メモリ30−2にライトバックする。
第3ステージでは、ハイウェイ・キャッシュメモリ11−3にセルA(第1、第2ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−3は、演算情報記憶手段13b−3上の設定情報M3Aを用いて、ハイウェイ・キャッシュメモリ11−3上のセルAの第3ステージの演算処理を行う。また、演算情報記憶手段13b−3は、その演算処理結果を記憶する。さらに、セルAの演算処理結果は、ハイウェイ・キャッシュメモリ11−3を介して次ステージへ送信される。
リード手段13a−3は、時刻(t+1ステージ処理時間)で演算処理すべき設定情報M3Bを、主記憶メモリ30−3からリードする。ライトバック手段13c−3は、この時点では、ライトバックする設定情報を持たない。
第4ステージでは、ハイウェイ・キャッシュメモリ11−4に、セルはまだ到着していない。また、リード手段13a−4によって、時刻(t+1ステージ処理時間)で演算処理すべき設定情報M4Aが、主記憶メモリ30−4からリードされている。演算情報記憶手段13b−4及びライトバック手段13c−4は、この時点では、設定情報を持たない。
図4は第1の実施の形態のATM制御装置の動作を説明するための図である。図は、時刻(t+1ステージ処理時間)の状態を示している。
第1ステージでは、ハイウェイ・キャッシュメモリ11−1にセルDが記憶される。プロセッサ12−1は、演算情報記憶手段13b−1上の設定情報M1Dを用いて、ハイウェイ・キャッシュメモリ11−1上のセルDの第1ステージの演算処理を行う。また、演算情報記憶手段13b−1は、その演算処理結果を記憶する。さらに、セルDの演算処理結果は、ハイウェイ・キャッシュメモリ11−1を介して次ステージへ送信される。
リード手段13a−1は、時刻(t+2ステージ処理時間)で演算処理すべき設定情報を、主記憶メモリ30−1からリードする。ライトバック手段13c−1は、時刻tで演算処理した演算処理結果M1Cを設定情報として、主記憶メモリ30−1にライトバックする。
第2ステージでは、ハイウェイ・キャッシュメモリ11−2にセルC(第1ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−2は、演算情報記憶手段13b−2上の設定情報M2Cを用いて、ハイウェイ・キャッシュメモリ11−2上のセルCの第2ステージの演算処理を行う。また、演算情報記憶手段13b−2は、その演算処理結果を記憶する。さらに、セルCの演算処理結果は、ハイウェイ・キャッシュメモリ11−2を介して次ステージへ送信される。
リード手段13a−2は、時刻(t+2ステージ処理時間)で演算処理すべき設定情報M2Dを、主記憶メモリ30−2からリードする。ライトバック手段13c−2は、時刻tで演算処理した演算処理結果M2Bを設定情報として、主記憶メモリ30−2にライトバックする。
第3ステージでは、ハイウェイ・キャッシュメモリ11−3にセルB(第1、第2ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−3は、演算情報記憶手段13b−3上の設定情報M3Bを用いて、ハイウェイ・キャッシュメモリ11−3上のセルBの第3ステージの演算処理を行う。また、演算情報記憶手段13b−3は、その演算処理結果を記憶する。さらに、セルBの演算処理結果は、ハイウェイ・キャッシュメモリ11−3を介して次ステージへ送信される。
リード手段13a−3は、時刻(t+2ステージ処理時間)で演算処理すべき設定情報M3Cを、主記憶メモリ30−3からリードする。ライトバック手段13c−3は、時刻tで演算処理した演算処理結果M3Aを設定情報として、主記憶メモリ30−3にライトバックする。
第4ステージでは、ハイウェイ・キャッシュメモリ11−4にセルA(第1、第2、第3ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−4は、演算情報記憶手段13b−4上の設定情報M4Aを用いて、ハイウェイ・キャッシュメモリ11−4上のセルAの第4ステージの演算処理を行う。またに、演算情報記憶手段13b−4は、その演算処理結果を記憶する。さらに、セルAの最終の演算処理結果は、ハイウェイ・キャッシュメモリ11−4を介して出力される。
リード手段13a−4は、時刻(t+2ステージ処理時間)で演算処理すべき設定情報M4Bを、主記憶メモリ30−4からリードする。ライトバック手段13c−4は、この時点では、ライトバックする設定情報を持たない。
以上説明したように、本発明のATM制御装置1−1は、時刻tで自ステージの演算処理を行う場合は、演算情報記憶手段13b−1〜13b−4による処理と、リード手段13a−1〜13a−4による時刻(t+1ステージ処理時間)で演算処理すべき設定情報のリードと、ライトバック手段13c−1〜13c−4による時刻(t−1ステージ処理時間)で演算処理した設定情報のライトバックと、の並列処理を実行する構成にした。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
また、主記憶メモリ30−1〜30−4を各ステージ毎に独立して配置し、各ステージ毎に処理が完結する構成としたので、異なる命令がリードとライトのアクセスを、同一アドレスに対して同時に行ってしまうといった不都合がなくなり、パイプラインハザードの発生を防止することが可能になる。
次に第2の実施の形態のATM制御装置について説明する。図5は第2の実施の形態のATM制御装置の動作を説明するための図である。図は、時刻tの状態を示している。
ATM制御装置1−2の構成は、図3、図4で上述したATM制御装置1−1の主記憶メモリ30−1〜30−4が、主記憶メモリ30となっている。また、セル・キャッシュメモリ13−2〜13−4それぞれに、設定情報格納手段13d−2〜13d−4が含まれる。
次にステージ毎の動作を説明する。第1ステージでは、ハイウェイ・キャッシュメモリ11−1にセルCが記憶される。プロセッサ12−1は、演算情報記憶手段13b−1上の設定情報M1Cを用いて、ハイウェイ・キャッシュメモリ11−1上のセルCの第1ステージの演算処理を行う。また、演算情報記憶手段13b−1は、その演算処理結果を記憶する。さらに、セルCの演算処理結果は、ハイウェイ・キャッシュメモリ11−1を介して次ステージへ送信される。
リード手段13a−1は、時刻(t+1ステージ処理時間)で演算処理すべき設定情報M1Dを、主記憶メモリ30からリードする。ライトバック手段13c−1は、時刻(t−1ステージ処理時間)で演算処理した演算処理結果M1Bを設定情報として、主記憶メモリ30にライトバックする。
第2ステージでは、ハイウェイ・キャッシュメモリ11−2にセルB(第1ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−2は、演算情報記憶手段13b−2上の設定情報M2Bを用いて、ハイウェイ・キャッシュメモリ11−2上のセルBの第2ステージの演算処理を行う。また、演算情報記憶手段13b−2は、その演算処理結果を記憶する。さらに、セルBの演算処理結果は、ハイウェイ・キャッシュメモリ11−2を介して次ステージへ送信される。
リード手段13a−2は、時刻(t+2ステージ処理時間)で演算処理すべき設定情報M2Dを、主記憶メモリ30からリードする。ライトバック手段13c−2は、時刻(t−1ステージ処理時間)で演算処理した演算処理結果M2Aを設定情報として、主記憶メモリ30にライトバックする。
また、設定情報格納手段13d−2は、時刻(t+1ステージ処理時間)で演算処理すべき設定情報M2Cを格納する。
第3ステージでは、ハイウェイ・キャッシュメモリ11−3にセルA(第1、第2ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−3は、演算情報記憶手段13b−3上の設定情報M3Aを用いて、ハイウェイ・キャッシュメモリ11−3上のセルAの第3ステージの演算処理を行う。また、演算情報記憶手段13b−3は、その演算処理結果を記憶する。さらに、セルAの演算処理結果は、ハイウェイ・キャッシュメモリ11−3を介して次ステージへ送信される。
リード手段13a−3は、時刻(t+3ステージ処理時間)で演算処理すべき設定情報M3Dを、主記憶メモリ30からリードする。ライトバック手段13c−3は、この時点では、ライトバックする設定情報を持たない。
また、設定情報格納手段13d−3は、時刻(t+1ステージ処理時間)で演算処理すべき設定情報M3Bと、時刻(t+2ステージ処理時間)で演算処理すべき設定情報M3Cを格納する。
第4ステージでは、ハイウェイ・キャッシュメモリ11−4に、セルはまだ到着していない。また、リード手段13a−4によって、時刻(t+4ステージ処理時間)で演算処理すべき設定情報M4Dが、主記憶メモリ30からリードされている。演算情報記憶手段13b−4及びライトバック手段13c−4は、この時点では、設定情報を持たない。
また、設定情報格納手段13d−4は、時刻(t+1ステージ処理時間)で演算処理すべき設定情報M4Aと、時刻(t+2ステージ処理時間)で演算処理すべき設定情報M4Bと、時刻(t+3ステージ処理時間)で演算処理すべき設定情報M4Cとを格納する。
図6は第2の実施の形態のATM制御装置の動作を説明するための図である。図は、時刻(t+1ステージ処理時間)の状態を示している。
第1ステージでは、ハイウェイ・キャッシュメモリ11−1にセルDが記憶される。プロセッサ12−1は、演算情報記憶手段13b−1上の設定情報M1Dを用いて、ハイウェイ・キャッシュメモリ11−1上のセルDの第1ステージの演算処理を行う。また、演算情報記憶手段13b−1は、その演算処理結果を記憶する。さらに、セルDの演算処理結果は、ハイウェイ・キャッシュメモリ11−1を介して次ステージへ送信される。
リード手段13a−1は、時刻(t+2ステージ処理時間)で演算処理すべき設定情報を、主記憶メモリ30からリードする。ライトバック手段13c−1は、時刻tで演算処理した演算処理結果M1Cを設定情報として、主記憶メモリ30にライトバックする。
第2ステージでは、ハイウェイ・キャッシュメモリ11−2にセルC(第1ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−2は、演算情報記憶手段13b−2上の設定情報M2Cを用いて、ハイウェイ・キャッシュメモリ11−2上のセルCの第2ステージの演算処理を行う。また、演算情報記憶手段13b−2は、その演算処理結果を記憶する。さらに、セルCの演算処理結果は、ハイウェイ・キャッシュメモリ11−2を介して次ステージへ送信される。
リード手段13a−2は、時刻(t+3ステージ処理時間)で演算処理すべき設定情報を、主記憶メモリ30からリードする。ライトバック手段13c−2は、時刻tで演算処理した演算処理結果M2Bを設定情報として、主記憶メモリ30にライトバックする。
また、設定情報格納手段13d−2は、時刻(t+2ステージ処理時間)で演算処理すべき設定情報M2Dを格納する。
第3ステージでは、ハイウェイ・キャッシュメモリ11−3にセルB(第1、第2ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−3は、演算情報記憶手段13b−3上の設定情報M3Bを用いて、ハイウェイ・キャッシュメモリ11−3上のセルBの第3ステージの演算処理を行う。また、演算情報記憶手段13b−3は、その演算処理結果を記憶する。さらに、セルBの演算処理結果は、ハイウェイ・キャッシュメモリ11−3を介して次ステージへ送信される。
リード手段13a−3は、時刻(t+4ステージ処理時間)で演算処理すべき設定情報を、主記憶メモリ30からリードする。ライトバック手段13c−3は、時刻tで演算処理した演算処理結果M3Aを設定情報として、主記憶メモリ30にライトバックする。
また、設定情報格納手段13d−3は、時刻(t+2ステージ処理時間)で演算処理すべき設定情報M3Cと、時刻(t+3ステージ処理時間)で演算処理すべき設定情報M3Dを格納する。
第4ステージでは、ハイウェイ・キャッシュメモリ11−4にセルA(第1、第2、第3ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−4は、演算情報記憶手段13b−4上の設定情報M4Aを用いて、ハイウェイ・キャッシュメモリ11−4上のセルAの第4ステージの演算処理を行う。また、演算情報記憶手段13b−4は、その演算処理結果を記憶する。さらに、セルAの最終の演算処理結果は、ハイウェイ・キャッシュメモリ11−4を介して出力される。
リード手段13a−4は、時刻(t+5ステージ処理時間)で演算処理すべき設定情報を、主記憶メモリ30からリードする。ライトバック手段13c−4は、この時点では、ライトバックする設定情報を持たない。
また、設定情報格納手段13d−4は、時刻(t+2ステージ処理時間)で演算処理すべき設定情報M4Bと、時刻(t+3ステージ処理時間)で演算処理すべき設定情報M4Cと、時刻(t+4ステージ処理時間)で演算処理すべき設定情報M4Dとを格納する。
以上説明したように、本発明のATM制御装置1−2は、時刻tで第N(N≧1)ステージの演算処理を行う場合は、演算情報記憶手段13b−1〜13b−4による処理と、リード手段13a−1〜13a−4による時刻(t+Nステージ処理時間)で演算処理すべき設定情報のリードと、ライトバック手段13c−1〜13c−4による時刻(t−1ステージ処理時間)で演算処理した設定情報のライトバックと、の並列処理を実行する構成にした。
また、時刻tで第N(N≧2)ステージの演算処理を行う場合は、時刻(t+1ステージ処理時間)から時刻(t+(N−1)ステージ処理時間)で演算すべき設定情報を格納する設定情報格納手段を有する構成した。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
次に第3の実施の形態のATM制御装置について説明する。図7は第3の実施の形態のATM制御装置の動作を説明するための図である。図は、時刻tの状態を示している。
ATM制御装置1−3の構成は、図5、図6で上述したATM制御装置1−2に対し、セル・キャッシュメモリ13−2〜13−4のそれぞれがリード手段を含まない構成になっている。
次にステージ毎の動作を説明する。第1ステージでは、ハイウェイ・キャッシュメモリ11−1にセルCが記憶される。プロセッサ12−1は、演算情報記憶手段13b−1上の設定情報M1Cを用いて、ハイウェイ・キャッシュメモリ11−1上のセルCの第1ステージの演算処理を行う。また、演算情報記憶手段13b−1は、その演算処理結果を記憶する。さらに、セルCの演算処理結果は、ハイウェイ・キャッシュメモリ11−1を介して次ステージへ送信される。
リード手段13a−1は、設定情報M1D〜M4Dを、主記憶メモリ30から一括リードする。ライトバック手段13c−1は、時刻(t−1ステージ処理時間)で演算処理した演算処理結果M1Bを設定情報として、主記憶メモリ30にライトバックする。また、セル・キャッシュメモリ13−1は、設定情報M2C〜M4Cをセル・キャッシュメモリ13−2へ送信する。
第2ステージでは、ハイウェイ・キャッシュメモリ11−2にセルB(第1ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−2は、演算情報記憶手段13b−2上の設定情報M2Bを用いて、ハイウェイ・キャッシュメモリ11−2上のセルBの第2ステージの演算処理を行う。また、演算情報記憶手段13b−2は、その演算処理結果を記憶する。さらに、セルBの演算処理結果は、ハイウェイ・キャッシュメモリ11−2を介して次ステージへ送信される。
ライトバック手段13c−2は、時刻(t−1ステージ処理時間)で演算処理した演算処理結果M2Aを設定情報として、主記憶メモリ30にライトバックする。また、設定情報格納手段13d−2は、設定情報M2C〜M4Cを格納する。さらに、セル・キャッシュメモリ13−2は、設定情報M3C、M4Cをセル・キャッシュメモリ13−3へ送信する。
第3ステージでは、ハイウェイ・キャッシュメモリ11−3にセルA(第1、第2ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−3は、演算情報記憶手段13b−3上の設定情報M3Aを用いて、ハイウェイ・キャッシュメモリ11−3上のセルAの第3ステージの演算処理を行う。また、演算情報記憶手段13b−3は、その演算処理結果を記憶する。さらに、セルAの演算処理結果は、ハイウェイ・キャッシュメモリ11−3を介して次ステージへ送信される。
ライトバック手段13c−3は、この時点では、ライトバックする設定情報を持たない。また、設定情報格納手段13d−3は、設定情報M3B、M4Bと、設定情報M3C、M4Cを格納する。さらに、セル・キャッシュメモリ13−3は、設定情報M4B、M4Cをセル・キャッシュメモリ13−4へ送信する。
第4ステージでは、ハイウェイ・キャッシュメモリ11−4に、セルはまだ到着していない。演算情報記憶手段13b−4及びライトバック手段13c−4は、この時点では、設定情報を持たない。また、設定情報格納手段13d−4は、設定情報M4A、M4B、M4Cを格納する。
図8は第3の実施の形態のATM制御装置の動作を説明するための図である。図は、時刻(t+1ステージ処理時間)の状態を示している。
第1ステージでは、ハイウェイ・キャッシュメモリ11−1にセルDが記憶される。プロセッサ12−1は、演算情報記憶手段13b−1上の設定情報M1Dを用いて、ハイウェイ・キャッシュメモリ11−1上のセルDの第1ステージの演算処理を行う。また、演算情報記憶手段13b−1は、その演算処理結果を記憶する。さらに、セルDの演算処理結果は、ハイウェイ・キャッシュメモリ11−1を介して次ステージへ送信される。
ライトバック手段13c−1は、時刻tで演算処理した演算処理結果M1Cを設定情報として、主記憶メモリ30にライトバックする。また、セル・キャッシュメモリ13−1は、設定情報M2D〜M4Dをセル・キャッシュメモリ13−2へ送信する。
第2ステージでは、ハイウェイ・キャッシュメモリ11−2にセルC(第1ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−2は、演算情報記憶手段13b−2上の設定情報M2Cを用いて、ハイウェイ・キャッシュメモリ11−2上のセルCの第2ステージの演算処理を行う。また、演算情報記憶手段13b−2は、その演算処理結果を記憶する。さらに、セルCの演算処理結果は、ハイウェイ・キャッシュメモリ11−2を介して次ステージへ送信される。
ライトバック手段13c−2は、時刻tで演算処理した演算処理結果M2Bを設定情報として、主記憶メモリ30にライトバックする。また、設定情報格納手段13d−2は、設定情報M2D〜M4Dを格納する。さらに、セル・キャッシュメモリ13−2は、設定情報M3D、M4Dをセル・キャッシュメモリ13−3へ送信する。
第3ステージでは、ハイウェイ・キャッシュメモリ11−3にセルB(第1、第2ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−3は、演算情報記憶手段13b−3上の設定情報M3Bを用いて、ハイウェイ・キャッシュメモリ11−3上のセルBの第3ステージの演算処理を行う。また、演算情報記憶手段13b−3は、その演算処理結果を記憶する。さらに、セルBの演算処理結果は、ハイウェイ・キャッシュメモリ11−3を介して次ステージへ送信される。
ライトバック手段13c−3は、時刻tで演算処理した演算処理結果M3Aを設定情報として、主記憶メモリ30にライトバックする。また、設定情報格納手段13d−3は、設定情報M3C、M4Cと、設定情報M3D、M4Dとを格納する。さらに、セル・キャッシュメモリ13−3は、設定情報M4C、M4Dをセル・キャッシュメモリ13−4へ送信する。
第4ステージでは、ハイウェイ・キャッシュメモリ11−4にセルA(第1、第2、第3ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−4は、演算情報記憶手段13b−4上の設定情報M4Aを用いて、ハイウェイ・キャッシュメモリ11−3上のセルAの第4ステージの演算処理を行う。また、演算情報記憶手段13b−4は、その演算処理結果を記憶する。さらに、セルAの最終の演算処理結果は、ハイウェイ・キャッシュメモリ11−4を介して出力される。
ライトバック手段13c−4は、この時点では、ライトバックする設定情報を持たない。また、設定情報格納手段13d−4は、設定情報M4B、M4C、M4Dを格納する。
以上説明したように、本発明のATM制御装置1−3は、必要な設定情報を各ステージ間で送受信し、第1ステージで、設定情報の一括リード、演算情報記憶段での処理、ライトバックを行い、第2ステージから第Nステージで、演算情報記憶段での処理、ライトバックを行う構成とした。また、セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有する構成とした。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
次に第4の実施の形態のATM制御装置について説明する。図9は第4の実施の形態のATM制御装置の動作を説明するための図である。図は、時刻tの状態を示している。
ATM制御装置1−4の構成は、図5、図6で上述したATM制御装置1−2に対し、セル・キャッシュメモリ13−1がライトバック手段を含まず、セル・キャッシュメモリ13−2、13−3がリード手段とライトバック手段を含まず、セル・キャッシュメモリ13−4がリード手段を含まない構成になっている。また、セル・キャッシュメモリ13−1〜13−3は、設定情報格納手段13d−1〜13d−3を含む。
次にステージ毎の動作を説明する。第1ステージでは、ハイウェイ・キャッシュメモリ11−1にセルCが記憶される。プロセッサ12−1は、演算情報記憶手段13b−1上の設定情報M1Cを用いて、ハイウェイ・キャッシュメモリ11−1上のセルCの第1ステージの演算処理を行う。また、演算情報記憶手段13b−1は、その演算処理結果を記憶する。さらに、セルCの演算処理結果は、ハイウェイ・キャッシュメモリ11−1を介して次ステージへ送信される。
リード手段13a−1は、設定情報M1D〜M4Dを、主記憶メモリ30から一括リードする。また、設定情報格納手段13d−1は、設定情報M1A〜M4A、M1B〜M4Bを含む。さらに、セル・キャッシュメモリ13−1は、設定情報M1A〜M4Aをセル・キャッシュメモリ13−2へ送信する。
第2ステージでは、ハイウェイ・キャッシュメモリ11−2にセルB(第1ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−2は、演算情報記憶手段13b−2上の設定情報M2Bを用いて、ハイウェイ・キャッシュメモリ11−2上のセルBの第2ステージの演算処理を行う。また、演算情報記憶手段13b−2は、その演算処理結果を記憶する。さらに、セルBの演算処理結果は、ハイウェイ・キャッシュメモリ11−2を介して次ステージへ送信される。設定情報格納手段13d−2は、設定情報M1A〜M4Aを格納する。
第3ステージでは、ハイウェイ・キャッシュメモリ11−3にセルA(第1、第2ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−3は、演算情報記憶手段13b−3上の設定情報M3Aを用いて、ハイウェイ・キャッシュメモリ11−3上のセルAの第3ステージの演算処理を行う。また、演算情報記憶手段13b−3は、その演算処理結果を記憶する。さらに、セルAの演算処理結果は、ハイウェイ・キャッシュメモリ11−3を介して次ステージへ送信される。設定情報格納手段13d−3は、この時点で、設定情報を格納しない。
第4ステージでは、ハイウェイ・キャッシュメモリ11−4に、セルはまだ到着していない。演算情報記憶手段13b−4及びライトバック手段13c−4は、この時点では、設定情報を持たない。
図10は第4の実施の形態のATM制御装置の動作を説明するための図である。図は、時刻(t+1ステージ処理時間)の状態を示している。
第1ステージでは、ハイウェイ・キャッシュメモリ11−1にセルDが記憶される。プロセッサ12−1は、演算情報記憶手段13b−1上の設定情報M1Dを用いて、ハイウェイ・キャッシュメモリ11−1上のセルDの第1ステージの演算処理を行う。また、演算情報記憶手段13b−1は、その演算処理結果を記憶する。さらに、セルDの演算処理結果は、ハイウェイ・キャッシュメモリ11−1を介して次ステージへ送信される。
リード手段13a−1は、次処理に必要な設定情報(例えば、M1E〜M4E)を主記憶メモリ30から一括リードする。設定情報格納手段13d−1は、設定情報M1A〜M4A、M1B〜M4B、M1C〜M4Cを含む。さらに、セル・キャッシュメモリ13−1は、設定情報M1B〜M4Bをセル・キャッシュメモリ13−2へ送信する。
第2ステージでは、ハイウェイ・キャッシュメモリ11−2にセルC(第1ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−2は、演算情報記憶手段13b−2上の設定情報M2Cを用いて、ハイウェイ・キャッシュメモリ11−2上のセルCの第2ステージの演算処理を行う。また、演算情報記憶手段13b−2は、その演算処理結果を記憶する。さらに、セルCの演算処理結果は、ハイウェイ・キャッシュメモリ11−2を介して次ステージへ送信される。
設定情報格納手段13d−2は、設定情報M1A〜M4A、M1B〜M4Bを格納する。セル・キャッシュメモリ13−2は、設定情報M1A〜M4Aをセル・キャッシュメモリ13−3へ送信する。
第3ステージでは、ハイウェイ・キャッシュメモリ11−3にセルB(第1、第2ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−3は、演算情報記憶手段13b−3上の設定情報M3Bを用いて、ハイウェイ・キャッシュメモリ11−3上のセルBの第3ステージの演算処理を行う。また、演算情報記憶手段13b−3は、その演算処理結果を記憶する。さらに、セルBの演算処理結果は、ハイウェイ・キャッシュメモリ11−3を介して次ステージへ送信される。
設定情報格納手段13d−3は、設定情報M1A〜M4Aを格納する。さらに、セル・キャッシュメモリ13−3は、設定情報M1A〜M4Aをセル・キャッシュメモリ13−4へ送信する。
第4ステージでは、ハイウェイ・キャッシュメモリ11−4にセルA(第1、第2、第3ステージで演算処理がすでに施されている)が記憶される。プロセッサ12−4は、演算情報記憶手段13b−4上の設定情報M4Aを用いて、ハイウェイ・キャッシュメモリ11−4上のセルAの第4ステージの演算処理を行う。また、演算情報記憶手段13b−4は、その演算処理結果を記憶する。さらに、セルAの最終の演算処理結果は、ハイウェイ・キャッシュメモリ11−4を介して出力される。ライトバック手段13c−4は、この時点では、ライトバックする設定情報を持たない。
以上説明したように、本発明のATM制御装置1−4は、必要な設定情報を各ステージ間で送受信し、第1ステージで、設定情報の一括リード、演算情報記憶手段での処理、第2ステージから第(N−1)ステージで、演算情報記憶手段での処理、第Nステージで、演算情報記憶手段での処理、ライトバックを行う構成とした。また、セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有する構成とした。
これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
なお、上記の説明では、データ制御装置1をATMシステムに適用したが、ATM以外の通信システム(IP等)に適用することが可能である。
以上説明したように、本発明のデータ制御装置は、データの属性解析後、ハイウェイ・キャッシュメモリとプロセッサとデータ・キャッシュメモリとから構成される複数のデータ処理手段が、設定情報を記憶する主記憶メモリにアクセスして、データを複数のステージ毎にパイプライン処理する構成とした。これにより、高品質で効率のよい高速化制御を行うことができ、システムのスループットを向上させることが可能になる。
また、本発明のATM制御装置は、セルの属性解析後、ハイウェイ・キャッシュメモリとプロセッサとセル・キャッシュメモリとから構成される複数のセル処理手段が、設定情報を記憶する主記憶メモリにアクセスして、セルを複数のステージ毎にパイプライン処理する構成とした。これにより、高品質で効率のよい高速化制御を行うことができ、ATMシステムのスループットを向上させることが可能になる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図面の簡単な説明】
図1は本発明のデータ制御装置の原理図である。
図2はデータ制御装置の動作タイムチャートを示す図である。
図3は第1の実施の形態のATM制御装置の動作を説明するための図である。
図4は第1の実施の形態のATM制御装置の動作を説明するための図である。
図5は第2の実施の形態のATM制御装置の動作を説明するための図である。
図6は第2の実施の形態のATM制御装置の動作を説明するための図である。
図7は第3の実施の形態のATM制御装置の動作を説明するための図である。
図8は第3の実施の形態のATM制御装置の動作を説明するための図である。
図9は第4の実施の形態のATM制御装置の動作を説明するための図である。
図10は第4の実施の形態のATM制御装置の動作を説明するための図である。
図11は従来のパイプラインによる演算処理の動作の流れを示す図である。
Claims (20)
- データの演算処理の制御を行うデータ制御装置において、
データの属性の解析を行う属性解析手段と、
前記属性にもとづく領域に、前記データの設定情報を記憶する主記憶メモリと、
データを記憶して、ハイウェイ上で前記データの送受信を行うハイウェイ・キャッシュメモリと、前記設定情報にもとづいて、データの演算処理を行うプロセッサと、前記プロセッサと前記主記憶メモリ間に設置して、前記設定情報を記憶するデータ・キャッシュメモリと、から構成され、データを複数のステージ毎にパイプライン処理する複数のデータ処理手段と、
を有することを特徴とするデータ制御装置。 - 前記データ・キャッシュメモリは、前記主記憶メモリから前記設定情報をリードして記憶するリード手段と、前記プロセッサがアクセスし、前記設定情報及び演算処理結果を記憶する演算情報記憶手段と、前記演算処理結果を前記設定情報として、前記主記憶メモリにライトバックするライトバック手段と、から構成され、前記リード手段と、前記演算情報記憶手段と、前記ライトバック手段とは、それぞれ独立して並列処理を実行することを特徴とする請求項1記載のデータ制御装置。
- 前記データ・キャッシュメモリは、時刻tで自ステージの演算処理を行う場合は、前記演算情報記憶手段での処理と、時刻(t+1ステージ処理時間)で演算処理すべき設定情報のリードと、時刻(t−1ステージ処理時間)で演算処理した設定情報のライトバックと、の並列処理を実行することを特徴とする請求項2記載のデータ制御装置。
- 前記データ・キャッシュメモリは、時刻tで第N(N≧1)ステージの演算処理を行う場合は、前記演算情報記憶手段での処理と、時刻(t+Nステージ処理時間)で演算処理すべき設定情報のリードと、時刻(t−1ステージ処理時間)で演算処理した設定情報のライトバックと、の並列処理を実行することを特徴とする請求項2記載のデータ制御装置。
- 前記データ・キャッシュメモリは、時刻tで第N(N≧2)ステージの演算処理を行う場合は、時刻(t+1ステージ処理時間)から時刻(t+(N−1)ステージ処理時間)で演算すべき設定情報を格納する設定情報格納手段を有することを特徴とする請求項4記載のデータ制御装置。
- 前記データ・キャッシュメモリは、必要な設定情報を各ステージ間で送受信し、第1ステージで、設定情報の一括リード、前記演算情報記憶手段での処理、ライトバックを行い、第2ステージから第Nステージで、前記演算情報記憶手段での処理とライトバックを行うことを特徴とする請求項2記載のデータ制御装置。
- 前記データ・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有することを特徴とする請求項6記載のデータ制御装置。
- 前記データ・キャッシュメモリは、必要な設定情報を各ステージ間で送受信し、第1ステージで、設定情報の一括リードと前記演算情報記憶手段での処理、第2ステージから第(N−1)ステージで、前記演算情報記憶手段での処理、第Nステージで、前記演算情報記憶手段での処理とライトバックを行うことを特徴とする請求項2記載のデータ制御装置。
- 前記データ・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有することを特徴とする請求項8記載のデータ制御装置。
- 前記主記憶メモリは、ステージ毎に独立して配置することを特徴とする請求項1記載のデータ制御装置。
- ATMの通信制御を行うATM制御装置において、
セルの属性の解析を行う属性解析手段と、
前記属性にもとづく領域に、前記セルの設定情報を記憶する主記憶メモリと、セルを記憶して、ハイウェイ上で前記セルの送受信を行うハイウェイ・キャッシュメモリと、前記設定情報にもとづいて、セルの演算処理を行うプロセッサと、前記プロセッサと前記主記憶メモリ間に設置して、前記設定情報を記憶するセル・キャッシュメモリと、から構成され、セルを複数のステージ毎にパイプライン処理する複数のセル処理手段と、
を有することを特徴とするATM制御装置。 - 前記セル・キャッシュメモリは、前記主記憶メモリから前記設定情報をリードして記憶するリード手段と、前記プロセッサがアクセスし、前記設定情報及び演算処理結果を記憶する演算情報記憶手段と、前記演算処理結果を前記設定情報として、前記主記憶メモリにライトバックするライトバック手段と、から構成され、前記リード手段と、前記演算セル記憶手段と、前記ライトバック手段とは、それぞれ独立して並列処理を実行することを特徴とする請求項11記載のATM制御装置。
- 前記セル・キャッシュメモリは、時刻tで自ステージの演算処理を行う場合は、前記演算情報記憶手段での処理と、時刻(t+1ステージ処理時間)で演算処理すべき設定情報のリードと、時刻(t−1ステージ処理時間)で演算処理した設定情報のライトバックと、の並列処理を実行することを特徴とする請求項12記載のATM制御装置。
- 前記セル・キャッシュメモリは、時刻tで第N(N≧1)ステージの演算処理を行う場合は、前記演算情報記憶手段での処理と、時刻(t+Nステージ処理時間)で演算処理すべき設定情報のリードと、時刻(t−1ステージ処理時間)で演算処理した設定情報のライトバックと、の並列処理を実行することを特徴とする請求項12記載のATM制御装置。
- 前記セル・キャッシュメモリは、時刻tで第N(N≧2)ステージの演算処理を行う場合は、時刻(t+1ステージ処理時間)から時刻(t+(N−1)ステージ処理時間)で演算すべき設定情報を格納する設定情報格納手段を有することを特徴とする請求項14記載のATM制御装置。
- 前記セル・キャッシュメモリは、必要な設定情報を各ステージ間で送受信し、第1ステージで、設定情報の一括リード、前記演算情報記憶手段での処理、ライトバックを行い、第2ステージから第Nステージで、前記演算情報記憶手段での処理、ライトバックを行うことを特徴とする請求項12記載のATM制御装置。
- 前記セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有することを特徴とする請求項16記載のATM制御装置。
- 前記セル・キャッシュメモリは、必要な設定情報を各ステージ間で送受信し、第1ステージで、設定情報の一括リードと前記演算情報記憶手段での処理、第2ステージから第(N−1)ステージで、前記演算情報記憶手段での処理、第Nステージで、前記演算情報記憶手段での処理とライトバックを行うことを特徴とする請求項12記載のATM制御装置。
- 前記セル・キャッシュメモリは、各ステージ間で送受信する設定情報を格納する設定情報格納手段を有することを特徴とする請求項18記載のATM制御装置。
- 前記主記憶メモリは、ステージ毎に独立して配置することを特徴とする請求項11記載のATM制御装置。
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