WO2001086467A1 - Controleur de donnees et controleur atm - Google Patents

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WO2001086467A1
WO2001086467A1 PCT/JP2000/003087 JP0003087W WO0186467A1 WO 2001086467 A1 WO2001086467 A1 WO 2001086467A1 JP 0003087 W JP0003087 W JP 0003087W WO 0186467 A1 WO0186467 A1 WO 0186467A1
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WO
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stage
setting information
processing
time
cache memory
Prior art date
Application number
PCT/JP2000/003087
Other languages
English (en)
French (fr)
Inventor
Masao Nakano
Takeshi Toyoyama
Yasuhiro Ooba
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
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Priority to JP2001583342A priority patent/JP4306997B2/ja
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Priority to US10/298,973 priority patent/US6895473B2/en

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0478—Provisions for broadband connections
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5625—Operations, administration and maintenance [OAM]

Definitions

  • the present invention relates to a data control device and an ATM (Asynchronous Transfer Mode) control device, and more particularly to a data control device that controls data arithmetic processing and an ATM control device that controls ATM communication.
  • a data communication system includes a processor (CPU) for performing arithmetic processing and a memory (or register) for storing data, and the processor controls access to the memory to perform arithmetic processing.
  • CPU central processing unit
  • memory or register
  • pipeline processing for processing a plurality of instructions in an overlapping manner has been widely adopted in order to improve the system throughput.
  • FIG. 11 is a diagram showing the flow of the operation of arithmetic processing by a conventional pipeline.
  • the relationship between the occurrence of an event and the arithmetic processing performed by the processor is represented in a time series by a pipeline.
  • CS 13 Perform an overnight memory read for event C. In addition, it performs the calculation processing for the event B overnight. In addition, a memory write of data related to event A is performed. Thereafter, the processing is performed in the order shown in the figure. By performing such a pipeline process, apparent instruction processing efficiency can be improved.
  • the processor needs to perform data attribute analysis before performing a series of processing of memory read, operation, and memory write. For this reason, there was a problem that the access time was increased by one night and the efficiency was poor.
  • the present invention has been made in view of such a point, and an object of the present invention is to provide a data control device which performs high-quality and efficient high-speed control to improve the system throughput.
  • an attribute analysis means 20 for analyzing data attributes and an attribute-based
  • the main storage memory 30 for storing data setting information in the area, the highway cache memory 11 for storing data and transmitting / receiving data on the highway, and the setting information.
  • An evening controller 1 is provided.
  • the attribute analysis means 20 analyzes the attribute of the data.
  • the main memory 30 stores data setting information in an area based on the attribute.
  • Highway cache memory 1 1 1 1 to 1 1 1 n stores data and sends and receives data on the highway.
  • the processors 12_1 to 12_n perform data processing based on the setting information.
  • Data 'cache memory 13-1 to 13-n is set between processor 12-1 to 12-n and main memory 30 to store setting information.
  • FIG. 1 is a principle diagram of the data control device of the present invention.
  • FIG. 2 is a diagram showing an operation time chart of the data control device.
  • FIG. 3 is a diagram for explaining the operation of the ATM control device according to the first embodiment.
  • FIG. 4 is a diagram for explaining the operation of the ATM control device according to the first embodiment.
  • FIG. 5 is a diagram for explaining the operation of the ATM control device according to the second embodiment.
  • FIG. 6 is a diagram for explaining the operation of the ATM control device according to the second embodiment.
  • FIG. 7 is a diagram for explaining the operation of the ATM control device according to the third embodiment.
  • FIG. 8 is a diagram for explaining the operation of the ATM control device according to the third embodiment.
  • FIG. 9 is a diagram for explaining the operation of the ATM control device according to the fourth embodiment.
  • FIG. 10 is a diagram for explaining the operation of the ATM control device according to the fourth embodiment.
  • FIG. 11 is a diagram showing the flow of the operation of arithmetic processing by a conventional pipeline. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a principle diagram of a data control device of the present invention.
  • the data control device 1 is composed of data processing means 10-1 to 10-n, attribute analysis means 20, main memory 30, and delay means 40. And controls the data processing.
  • the attribute analysis means 20 performs attribute analysis of the data. Attribute analysis refers to the analysis of the range of data access, and the attribute corresponds to the destination address of data.
  • the main memory 30 stores data setting information in an area based on the attribute (destination address). The setting information corresponds to, for example, data to be operated used for data arithmetic processing.
  • Data processing means 1 0— 1 to 1 0—n are highway cache memory 11—1 to 11—n, processor 12—1 to 12—n, and data cache memory 13—, respectively.
  • the data is pipelined for each of a plurality of stages (1st stage to Nth stage).
  • Highway 'cache memory 11-1 to 1-11n stores data and sends and receives data on the highway (or bus).
  • the processors 12-1 to 12_n perform data arithmetic processing based on the setting information.
  • Data 'cache memory 13-1 to 13-n is installed between processor 12-1 to 12-n and main memory 30 to store setting information.
  • Each of the data cache memories 13-1 to 13-n includes a read unit, an operation information storage unit, and a write-back unit, each of which independently executes parallel processing.
  • the reading means reads the setting information from the main memory 30 and stores it.
  • the operation information storage means is a part accessed by the processors 12-1 to 12-n, and stores setting information and operation processing results.
  • the write-back means writes back the result of the arithmetic processing to the main storage memory 30 as setting information. The detailed operation will be described in Fig. 3 and later.
  • the delay means 40 delays the data by the time required for the attribute analysis means 20 to analyze the attribute of the data, and inputs the delayed data to the data processing means 10-1.
  • FIG. 2 is a diagram showing an operation time chart of the data control device 1.
  • the processing of data A when data A, B ... is received will be described.
  • the attribute analysis unit 20 analyzes the attribute of the data A and transmits the analysis result AO to the data processing units 10-1 to 10-n.
  • the data cache memory 13-1 reads and stores the setting information A 1 a in the first stage for the data A from the main memory 30.
  • the highway cache memory 11-1 receives and stores the data A after the delay by the delay means 40.
  • the processor 12-1 uses the setting information A la on the data cache memory 13-1 to perform the first stage arithmetic processing of the data A on the highway cache memory 11-1. Do.
  • the data A 1 c after the arithmetic processing is transmitted to the next highway 'cache memory 11-12 via the highway' cache memory 11-1. Further, the data A lc is written back to the main memory 30 via the data cache memory 13-1.
  • the data cache memory 13-2 reads and stores the setting information A2a in the second stage relating to the data A from the main memory 30.
  • the highway cache memory 11-12 receives and stores the data A1c output from the data cache memory 13-1.
  • the processor 12-2 uses the setting information A2a on the data cache memory 12-2 to store the data A1c on the highway cache memory 13-2. Performs the second stage arithmetic processing.
  • the data A 2 c after the arithmetic processing is transmitted to the next highway cache memory 11 _ 3 via the highway cache memory 11-2. Further, the data A 2 c is written to the main memory 30 via the data cache memory 13-2. Thereafter, similarly, data A is pipelined sequentially to the Nth stage, and the arithmetic processing of data A is completed.
  • the data control device 1 of the present invention after analyzing the attributes of the data, stores the cache caches 111-1-1n, the processors 1-2-1-12-n, A multi-processor system with multiple data processing means 10-1-1 to 10-n consisting of cache memories 13-1 to 13-n, —The configuration is such that pipeline processing is performed for each page.
  • the ATM control device controls the ATM communication. For example, it performs cell count processing, OAM (Operation And Maintenance) performance management statistical processing or billing processing.
  • OAM Operaation And Maintenance
  • the configuration of the ATM control device is basically the same as that of the data control device 1 described with reference to FIG. 1, with data being cells, data and cache memory being cells and cache memory, and data processing means being cell processing means.
  • data being cells
  • data and cache memory being cells and cache memory
  • data processing means being cell processing means.
  • FIG. 3 is a diagram for explaining the operation of the ATM control device according to the first embodiment.
  • the figure shows the state at time t, and it is assumed that cell processing is completed in four stages. After one stage processing time has elapsed, the cell and setting information are shifted right by one.
  • the ATM controller 1_1 comprises cell processing means 10-1 to 10-4, attribute analysis means 20, main storage memories 30-1 to 30-4, and delay means 40. Is performed.
  • the main memory is arranged independently for each stage.
  • four main storage memories 30-1 to 30-4 are arranged.
  • the cell processing means 10 0-1 to 10-4 are respectively highway cache memory 11-1 to 11-14, processor 12-1 to 1-2-4, and cell cache memory 13. — Consists of 1 to 1 3— 4.
  • each of the cell 'cache memories 13-1 to 13-4 includes read means 13 a-1 to 13 a-4, operation information storage means 13 b _ l to 13 b-4, Write-back means 13c-1 to 13c-4.
  • the setting information stored in the cell 'cache memory 13-1 to 13-4 is represented by ⁇ ⁇ .
  • ⁇ indicates a stage number
  • ⁇ indicates a cell identifier (A to D).
  • M 1D indicates the setting information of cell D used in the first stage processing.
  • cell C is stored in the highway, cache memory 11-1.
  • the processor 12-1 performs the first stage arithmetic processing of the cell C on the highway cache memory 11-1 using the setting information MlC on the arithmetic information storage means 13b-1.
  • the operation information storage means 13b-1 stores the operation processing result. Further, the result of the operation processing of the cell C is transmitted to the next stage via the highway cache memory 111.
  • the read means 13a-1 reads the setting information MID to be processed at the time (t + 1 stage processing time) from the main memory 30-1.
  • the write-back means 13-3 writes back the main processing memory 30-1 as the setting information with the calculation result MlB calculated at the time (t-one stage processing time).
  • the state at the time (t + 1 stage processing time) is the next processing state in which the cell is shifted right by one from the time t.
  • the state at the time (t-1 stage processing time) is the time This is the processing state before shifting to the right by 1 in the state of t.
  • cell B (already processed in the first stage) is stored in the highway cache memory 112.
  • the processor 12-2 performs the arithmetic processing of the second stage of the cell B on the highway cache memory 11-12 using the setting information M2B on the arithmetic information storage means 13b-2.
  • the operation information storage means 13b-2 stores the operation result. Further, the result of the operation processing of the cell B is transmitted to the next stage via the highway cache memory 111.
  • the reading means 13a-2 reads the setting information M2C to be processed at the time (t + 1 stage processing time) from the main memory 30-2.
  • the light pack unit 13c-2 writes back the main memory 30-2 as the setting information with the result M2A of the operation performed at the time (t-one stage processing time).
  • cell A (first, (The processing has already been performed in the second stage.)
  • the processor 123 uses the setting information M3A on the arithmetic information storage means 13b-3 to perform the arithmetic processing of the third stage of the cell A on the high-level cache memory 11-3.
  • the operation information storage means 13b-3 stores the result of the operation process. Further, the operation processing result of cell A is transmitted to the next stage via the highway cache memory 113.
  • the read means 13a-3 reads the setting information M3B to be processed at the time (t + 1 stage processing time) from the main memory 30-3. At this time, the write-back means 13c-3 does not have the setting information to write back.
  • the setting information M 4 A to be processed at the time (t + 1 stage processing time) is read from the main storage memory 30-4 by the read means 13 a-4.
  • the calculation information storage means 13b-4 and the write-back means 13c-4 do not have setting information at this time.
  • FIG. 4 is a diagram for explaining the operation of the ATM control device according to the first embodiment. The figure shows the state at the time (t + 1 stage processing time).
  • the cell D is stored in the highway cache memory 11-1.
  • the processor 12-1 uses the setting information M1D on the operation information storage means 13b-1 to perform the operation of the first stage of the cell D on the highway cache memory 11-1.
  • the operation information storage means 13b-1 stores the result of the operation. Further, the result of the arithmetic processing of cell D is transmitted to the next stage via the highway cache memory 1 1.
  • the read means 13a-1 reads the setting information to be processed at the time (t + 2 stage processing time) from the main memory 30-1.
  • the write-back means 13 c-1 writes back to the main memory 30-1 as the setting information using the result M 1 C of the operation performed at time t.
  • cell C (the operation process has already been performed in the first stage) is stored in the highway cache memory 11-2.
  • the processor 12-2 uses the setting information M2C on the operation information storage means 13b-2 to store the highway cache. Performs the second-stage arithmetic processing of cell C on memory 1 1-2. Further, the Ninging information storage means 13 b_2 stores the result of the arithmetic processing. Further, the calculation processing result of the cell C is transmitted to the next stage via the highway 'cache memory 111.
  • the read means 13a_2 reads the setting information M2D to be processed at the time (t + 2 stage processing time) from the main memory 30-2.
  • the write-back means 1 3 c-2 writes back to the main storage memory 30-2 as the setting information the calculation result M 2 B calculated at time t.
  • cell B (the arithmetic processing has already been performed in the first and second stages) is stored in the highway cache memory 11_3.
  • the processor 123 uses the setting information M3B on the calculation information storage means 13b-3 to perform the calculation processing of the third stage of the cell B on the highway cache memory 113.
  • the operation information storage means 13b-3 stores the result of the operation process. Further, the calculation processing result of cell B is transmitted to the next stage via the highway 'cache memory 113.
  • the read means 13a-3 reads the setting information M3C to be processed at the time (t + 2 stage processing time) from the main memory 30-3.
  • the write-back means 13 c-3 writes back the operation processing result M 3 A obtained at time t to the main storage memory 30-3 as setting information.
  • cell A (already processed in the first, second, and third stages) is stored in the highway cache memory 11-4.
  • the processor 12-4 performs the arithmetic processing of the fourth stage of the cell A on the highway cache memory 114 using the setting information M4A on the arithmetic information storage means 13b-4.
  • the operation information storage means 13b-4 stores the operation processing result.
  • the final operation processing result of cell A is output via highway cache memory 114.
  • the read means 13a-4 reads from the main memory 30-4 the setting information M4B to be processed at the time (t + 2 stage processing time). At this point, the write-back means 1 3 c-4 has no setting information to write back.
  • the ATM control device 111 of the present invention when performing the arithmetic processing of its own stage at the time t, performs the processing by the arithmetic information storage means 13 b— :! to 13 b—4; Read means 1 3 a-Reads setting information to be processed at time (t + 1 stage processing time) based on 1 to 13 a-4 and write-back means 13 Time-based on 1 c-1 to 13 c-4 (T—one stage processing time) The configuration information is written back and the parallel processing of is executed.
  • main memory 30 ::! ⁇ 30-4 are arranged independently for each stage, and the processing is completed for each stage. Therefore, different instructions may perform read and write accesses to the same address at the same time. This eliminates inconvenience and prevents pipeline hazards from occurring.
  • FIG. 5 is a diagram for explaining the operation of the ATM control device according to the second embodiment. The figure shows the state at time t.
  • the configuration of the ATM control device 1-2 is such that the main storage memories 30_1 to 30_4 of the ATM control device 11 described above with reference to FIGS.
  • each of the cell 'cache memories 13-2 to 13-4 includes setting information storage means 13d-2 to 13d-4.
  • cell C is stored in the highway cache memory 111.
  • the processor 12-1 uses the setting information MlC on the operation information storage means 13b_1 to perform the operation of the first stage of the cell C on the highway cache memory 111.
  • the operation information storage means 13b-1 stores the operation processing result. Further, the operation processing result of the cell C is transmitted to the next stage via the highway cache memory 111.
  • the reading means 13a-1 reads the setting information MID to be processed at the time (t + 1 stage processing time) from the main memory 30.
  • the write-back means 13 c 11 writes back to the main memory 30 as the setting information, the calculation processing result M LB calculated at the time (t-1 stage processing time).
  • cell B (the operation process has already been performed in the first stage) is stored in the highway 'cache memory 11-2.
  • the processor 12-2 performs the arithmetic processing of the second stage of the cell B on the highway cache memory 11-12 by using the setting information M2B on the arithmetic information storage means 13b-2.
  • the operation information storage means 13b-2 stores the operation result. Further, the result of the operation processing of the cell B is transmitted to the next stage via the highway cache memory 111.
  • the read means 13a-2 reads from the main memory 30 the setting information M2D to be processed at the time (t + 2 stage processing time).
  • the write-back means 13c-12 writes back to the main memory 30 with the calculation result M2A calculated at the time (t-one stage processing time) as setting information.
  • the setting information storage means 1 3 d-2 stores the setting information M 2 C to be calculated at the time (t + 1 stage processing time).
  • the highway cache memory 11-3 stores cell A (already processed in the first and second stages).
  • the processor 12_3 performs the arithmetic processing of the third stage of the cell A on the high-level cache memory 11-3 using the setting information M3A on the arithmetic information storage means 13b_3.
  • the operation information storage means 13b-3 stores the result of the operation process. Further, the calculation processing result of cell A is transmitted to the next stage via the highway 'cache memory 113.
  • the read means 13a-3 reads from the main memory 30 the setting information M3D to be processed at the time (t + 3 stage processing time). At this time, the write-back means 1 3 c 13 has no setting information to write back.
  • the setting information storage means 13 d-3 includes the setting information M 3 B to be processed at the time (t + 1 stage processing time) and the setting to be processed at the time (t + 2 stage processing time). Information M 3 C is stored.
  • the setting information M 4 D to be processed at the time (t + 4 stage processing time) is read from the main memory 30 by the reading means 13 a-4. ing.
  • the calculation information storage means 13b-4 and the write-back means 13c-4 have no setting information at this time.
  • the setting information storage means 13 d-4 contains the setting information M 4 A to be processed at the time (t + 1 stage processing time) and the setting to be processed at the time (t + 2 stage processing time). Information M 4 B and setting information M 4 C to be processed at the time (t + 3 stage processing time) are stored.
  • FIG. 6 is a diagram for explaining the operation of the ATM control device according to the second embodiment. The figure shows the state at the time (t + 1 stage processing time).
  • the cell D is stored in the highway cache memory 111.
  • the processor 12-1 uses the setting information M1D on the operation information storage means 13b-1 to perform the operation of the first stage of the cell D on the highway cache memory 11-11.
  • the operation information storage means 13b-1 stores the result of the operation. Further, the operation processing result of the cell D is transmitted to the next stage via the highway cache memory 111.
  • the read means 13a-1 reads from the main memory 30 the setting information to be processed at the time (t + 2 stage processing time).
  • the write-back means 1 3 c-1 writes back to the main storage memory 30 using the operation processing result M 1 C calculated at time t as setting information.
  • the cell C (already processed in the first stage) is stored in the highway cache memory 11-2.
  • the processor 12_2 uses the setting information M2C on the operation information storage means 13b-2 to perform the operation of the second stage of the cell C on the highway cache memory 11-2.
  • the operation information storage means 13b-2 stores the operation result. Further, the result of the operation processing of the cell C is transmitted to the next stage via the highway 'cache memory 11-2.
  • the read means 13a-2 reads from the main memory 30 the setting information to be processed at the time (t + 3 stage processing time).
  • the write-back means 1 3 c-2 writes back the operation result M 2 B obtained at time t to the main storage memory 30 as setting information.
  • the setting information storage means 1 3 d-2 stores the setting information M 2 D to be calculated at the time (t + 2 stage processing time).
  • cell B (the arithmetic processing has already been performed in the first and second stages) is stored in the highway cache memory 113.
  • the processor 12-3 uses the setting information M3B on the operation information storage means 13b-3 to perform the operation of the third stage of the cell B on the highway cache memory 113.
  • the operation information storage means 13b-3 stores the result of the operation process. Further, the result of the operation processing of cell B is transmitted to the next stage via the highway cache memory 1.1-3.
  • the read means 13a-3 reads from the main memory 30 the setting information to be processed at the time (t + 4 stage processing time).
  • the write-back means 1 3 c-3 writes back to the main storage memory 30 using the calculation result M 3 A obtained at time t as the setting information.
  • the setting information storage means 13 d-3 includes the setting information M 3 C to be processed at the time (t + 2 stage processing time) and the setting to be processed at the time (t + 3 stage processing time). Stores information M 3 D.
  • the cell A (which has already been subjected to the arithmetic processing in the first, second and third stages) is stored in the highway cache memory 11_4.
  • the processor 12-4 performs the arithmetic processing of the fourth stage of the cell A on the highway cache memory 11-4 using the setting information M4A on the arithmetic information storage means 13b-4.
  • the operation information storage means 13b-4 stores the operation result. Further, the final operation processing result of cell A is output via highway cache memory 114.
  • the read means 13a-4 reads from the main memory 30 the setting information to be processed at the time (t + 5 stage processing time). At this point, the write-back means 1 3 c-4 has no setting information to write back.
  • the setting information storage means 13 d-4 contains the setting information M 4 B to be calculated at time (t + 2 stage processing time) and the setting to be calculated at time (t + 3 stage processing time). Information M 4 C and time (t + 4-stage processing time) The information M 4 D is stored.
  • the ATM control device 112 of the present invention As described above, at time t, the ATM control device 112 of the present invention
  • a configuration information storage means for storing setting information to be calculated from the time (t + (N ⁇ 1) stage processing time) to the time (1 stage processing time) is provided.
  • FIG. 7 is a diagram for explaining the operation of the ATM control device according to the third embodiment. The figure shows the state at time t.
  • the configuration of the ATM controller 1-3 is different from that of the ATM controller 1 _ 2 described above in FIGS. 5 and 6 in that each of the cell cache memories 13-2 to 13-4 does not include read means. Has become.
  • cell C is stored in the highway cache memory 111.
  • the processor 12-1 uses the setting information MlC on the operation information storage means 13b-1 to perform the operation of the first stage of the cell C on the highway cache memory 111. Further, the operation information storage means 13-1 stores the operation processing result. Further, the operation processing result of the cell C is transmitted to the next stage via the highway cache memory 111.
  • the read means 13a-1 collectively reads the setting information M1D to M4D from the main memory 30.
  • the write-back means 13 c-1 writes back to the main memory 30 as the setting information the calculation processing result MlB calculated at the time (t-1 stage processing time).
  • the cell cache memory 13-1 transmits the setting information M2C to M4C to the cell cache memory 13_2.
  • the highway cache memory 11-2 stores the cell B (the operation processing has already been performed in the first stage).
  • the processor 12-2 performs the second stage arithmetic processing of the cell B on the highway cache memory 11_1_2 using the setting information M2B on the arithmetic information storage means 13b_2.
  • the operation information storage means 13b-2 stores the operation result. Further, the result of the operation processing of the cell B is transmitted to the next stage via the highway 'cache memory 112.
  • the write-back means 13 c-2 writes back to the main storage memory 30 the calculation processing result M 2 A obtained by performing the calculation processing at the time (t-one stage processing time) as setting information.
  • the setting information storage means 13d-2 stores the setting information M2C to M4C. Further, the cell 'cache memory 13-2 transmits the setting information M3C, M4C to the cell' cache memory 13-3.
  • the cell A (already processed in the first and second stages) is stored in the highway cache memory 11-3.
  • the processor 123 uses the setting information M3A on the calculation information storage means 13b_3 to perform the calculation processing of the third stage of the cell A on the highway cache memory 113.
  • the operation information storage means 13b-3 stores the operation result. Further, the calculation processing result of cell A is transmitted to the next stage via the highway cache memory 11-3.
  • the write-back means 13c-3 does not have the setting information to write back.
  • the setting information storage means 13d-3 stores the setting information M3B and M4B and the setting information M3C and M4C. Further, the cell 'cache memory 13-3 transmits the setting information M4B, M4C to the cell' cache memory 13-4. In the fourth stage, cells have not yet arrived in the highway cache memory 114.
  • the calculation information storage means 13b-4 and the write-back means 13c-4 do not have setting information at this time.
  • the setting information storage means 13d-4 stores the setting information M4A, M4B, and M4C.
  • FIG. 8 is a diagram for explaining the operation of the ATM control device according to the third embodiment.
  • the figure shows the state at time (t + 1 stage processing time).
  • the cell D is stored in the highway cache memory 11-1.
  • the processor 12-1 uses the setting information M1D on the operation information storage means 13b-1 to perform the operation of the first stage of the cell D on the highway cache memory 11-1.
  • the operation information storage means 13b-1 stores the result of the operation. Further, the operation processing result of the cell D is transmitted to the next stage via the highway cache memory 111.
  • the write-back means 13 c-1 writes back the main processing memory 30 with the operation processing result M 1 C obtained at time t as the setting information.
  • the cell cache memory 13-1 transmits the setting information M2D to M4D to the cell cache memory 13-2.
  • cell C (operational processing has already been performed in the first stage) is stored in the highway cache memory 112.
  • the processor 12-2 uses the setting information M2C on the arithmetic information storage means 13b-2 to perform the arithmetic processing of the second stage of the cell C on the highway cache memory 11-12.
  • the operation information storage means 13b-2 stores the operation result. Further, the result of the operation processing of the cell C is transmitted to the next stage via the highway cache memory 111.
  • the write-back means 1 3 c-2 writes back to the main storage memory 30 using the calculation result M 2 B calculated at time t as setting information.
  • the setting information storage means 1 3d-2 stores the setting information M2D to M4D. Further, the cell cache memory 13-2 transmits the setting information M3D and M4D to the cell 'cache memory 13-3.
  • cell B (already processed in the first and second stages) is stored in the highway 'cache memory 11-3.
  • the processor 123 uses the setting information M3B on the calculation information storage means 13b-3 to perform the calculation processing of the third stage of the cell B on the highway cache memory 113.
  • the operation information storage means 13b-3 stores the result of the operation process. Further, the calculation processing result of cell B is transmitted to the next stage via the highway 'cache memory 11-3.
  • the write-back means 13 c-3 writes back the main processing memory 30 with the calculation result M 3 A calculated at the time t as setting information.
  • the setting information storage means 1 3d-3 stores the setting information M3C and M4C and the setting information M3D and M4D. Further, the cell 'cache memory 13-3 transmits the setting information M4C and M4D to the cell'cache memory 13-4.
  • cell A (the arithmetic processing has already been performed in the first, second, and third stages) is stored in the highway cache memory 114.
  • the processor 1 2-4 performs the operation of the fourth stage of the cell A on the highway cache memory 11-13 using the setting information M 4 A on the operation information storage means 1 3 b-4. .
  • the operation information storage means 13b-4 stores the operation result. Further, the final operation processing result of cell A is output via highway cache memory 114.
  • the write-back means 1 3 c-4 has no setting information to write back.
  • the setting information storage means 13 d-4 stores the setting information M 4 B, M 4 C, and M 4 D.
  • the ATM control device 13 of the present invention transmits and receives necessary setting information between the stages, collectively reads the setting information, processes in the operation information storage stage, and writes back in the first stage.
  • the second stage to the Nth stage perform the processing in the operation information storage stage and write back.
  • the cell cache memory has a configuration information storage means for storing configuration information transmitted and received between each stage.
  • FIG. 9 is a diagram for explaining the operation of the ATM control device according to the fourth embodiment. The figure shows the state at time t.
  • the configuration of the ATM controller 14 is different from that of the ATM controller 12 described above with reference to FIGS. 5 and 6 in that the cell 'cache memory 13-1 does not include the write-back means and the cell' cache memory 13- 2, 1 3—3 does not include read means and write back means,
  • the cell cache memory 13-4 has a configuration that does not include read means.
  • the cell 'cache memory 13-1 to 13-3 includes setting information storage means 13 d _ 1 to 13 d-3.
  • cell C is stored in highway cache memory 11-1.
  • the processor 12-1 uses the setting information MlC on the operation information storage means 13b_1 to perform the operation of the first stage of the cell C on the highway cache memory 111.
  • the operation information storage means 1313-1 stores the operation processing result. Further, the operation processing result of the cell C is transmitted to the next stage via the highway cache memory 111.
  • the read means 13a-1 collectively reads the setting information M1D to M4D from the main memory 30.
  • the setting information storage means 13 d _ 1 includes setting information M 1 A to M 4 A and M 1 B to M 4 B. Further, the cell's cache memory 13-1 transmits the setting information MlA to M4A to the cell cache memory 13-2.
  • cell B (already processed in the first stage) is stored in the highway cache memory 112.
  • the processor 12-2 performs the arithmetic processing of the second stage of the cell B on the highway cache memory 11-2 using the setting information M2B on the arithmetic information storage means 13b-2.
  • the operation information storage means 13b-2 stores the operation result. Further, the result of the operation processing of the cell B is transmitted to the next stage via the highway 'cache memory 11-2.
  • the setting information storage means 13 d_2 stores the setting information MlA to M4A.
  • the highway cache memory 11-3 stores cell A (already processed in the first and second stages).
  • the processor 123 uses the setting information M3A on the operation information storage means 13b-3 to perform the operation of the third stage of the cell A on the highway cache memory 113.
  • the operation information storage means 13b-3 stores the result of the operation process. Further, the operation processing result of cell A is transmitted to the next stage via the highway cache memory 113. At this point, the setting information storage means 1 3 d-3 does not store the setting information.
  • FIG. 10 is a diagram for explaining the operation of the ATM control device according to the fourth embodiment. The figure shows the state at the time (t + 1 stage processing time).
  • the cell D is stored in the highway cache memory 111.
  • the processor 12-1 uses the setting information M 1 D on the operation information storage means 13b-1 to perform the operation of the first stage of the cell D on the highway cache memory 11_1.
  • the operation information storage means 13b-1 stores the operation processing result. Further, the operation processing result of the cell D is transmitted to the next stage via the highway cache memory 111.
  • the read means 13a-1 collectively reads the setting information (for example, M1E to M4E) necessary for the next processing from the main memory 30.
  • the setting information storage means 13d-1 includes setting information M1A to M4A, M1B to M4B, and M1C to M4C. Further, the cell cache memory 13-1 transmits the setting information MlB to M4B to the cell cache memory 13_2.
  • the cell C (already processed in the first stage) is stored in the highway 'cache memory 11-2.
  • the processor 12-2 uses the setting information M2C on the operation information storage means 13b-2 to perform the operation of the second stage of the cell C on the highway cache memory 11-2.
  • the operation information storage means 13b-2 stores the operation result. Further, the calculation processing result of the cell C is transmitted to the next stage via the highway cache memory 112.
  • the setting information storage means 13d-2 stores the setting information M1A to M4A and M1B to M4B.
  • the cell 'cache memory 13-2 transmits the setting information M1A to M4A to the cell cache memory 13-3.
  • the cell B (the arithmetic processing has already been performed in the first and second stages) is stored in the highway 'cache memory 11-13.
  • the processor 123 uses the setting information M3B on the arithmetic information storage means 13b-3 to perform the arithmetic processing of the third stage of the cell B on the high-level cache memory 11-3.
  • Ma The operation information storage means 13b-3 stores the result of the operation. Further, the operation processing result of cell B is transmitted to the next stage via the highway cache memory 11-3. '
  • the setting information storage means 13d-3 stores the setting information MlA to M4A. Further, the cell 'cache memory 13-3 transmits the setting information MlA to M4A to the cell cache memory 13-4.
  • the highway cache memory 11-4 stores cell A (already processed in the first, second and third stages).
  • the processor 12-4 performs the arithmetic processing of the fourth stage of the cell A on the highway cache memory 114 using the setting information M4A on the arithmetic information storage means 13b-4.
  • the operation information storage means 13b-4 stores the operation result. Further, the final operation result of the cell A is output via the highway cache memory 11-4.
  • the write-back means 1 3 c-4 has no setting information to write back.
  • the ATM control device 1-4 of the present invention transmits and receives necessary setting information between the stages, collectively reads the setting information in the first stage, performs the processing in the arithmetic information storage means, In the (N-1) th stage from the stage, processing in the arithmetic information storage means is performed, and in the Nth stage, processing in the arithmetic information storage means and write back are performed.
  • the cell cache memory has a configuration information storage means for storing configuration information transmitted and received between each stage.
  • the data control device 1 is applied to an ATM system.
  • the data control device 1 can be applied to a communication system (such as an IP) other than the ATM.
  • the plurality of data processing units including the highway cache memory, the processor, and the data cache memory store the setting information.
  • the main memory is accessed and the data is pipelined for each of multiple stages.
  • high-quality and efficient high-speed control can be performed, and the system throughput is improved. Can be raised.
  • the plurality of cell processing units including the highway cache memory, the processor, and the cell cache memory access the main storage memory storing the setting information. Then, a configuration was adopted in which the cells were pipeline-processed for each of a plurality of stages. As a result, high-quality and efficient high-speed control can be performed, and the throughput of the ATM system can be improved.

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Description

明 細 書 デー夕制御装置及び A T M制御装置 技術分野
本発明はデータ制御装置及ぴ ATM (Asynchronous Transfer Mode) 制御装 置に関し、 特にデータの演算処理の制御を行うデータ制御装置及び ATMの通信 制御を行う A T M制御装置に関する。 背景技術
従来、 データ通信システムでは、 演算処理を行うプロセッサ （C P U) と、 デ 一夕を格納するメモリ （またはレジスタ） とが含まれており、 プロセッサでは、 メモリへのアクセス制御を行って、 演算処理を実行している。
また、 このような演算処理を行う場合、 システムのスループットの向上を図る ため、 複数の命令をオーバラップさせて処理するパイプライン処理が広く採用さ れている。
図 1 1は従来のパイプラインによる演算処理の動作の流れを示す図である。 ィ ベントの発生と、 プロセッサが行う演算処理との関係を、 パイプラインによる時 系列上で表している。
〔S 1 0〕 イベント Aの発生時、 イベント Aに関するデータの属性解析 （データ アクセス範囲の解析等） を行う。
C S 1 1〕 イベント Bの発生時、 イベント Bに関するデ一夕の属性解析を行う。 さらに、 イベント Aに関するデータのメモリリードを行う。
〔S 1 2〕 イベント Cの発生時、 イベント Cに関するデータの属性解析を行う。 また、 イベント Bに関するデータのメモリリードを行う。 さらに、 イベント Aに 関するデー夕の演算処理を行う。
C S 1 3 ) イベント Cに関するデ一夕のメモリリードを行う。 また、 イベント B に関するデ一夕の演算処理を行う。 さらに、 イベント Aに関するデータのメモリ ライ卜を行う。 以降、 図に示すような順で処理が行われる。 このようなパイプライン処理を行 うことで、 見かけ上の命令処理効率を向上させることができる。
しかし、 上記のような従来のパイプライン処理では、 プロセッサは、 メモリリ —ド、 演算、 メモリライトの一連の処理を行う前に、 データの属性解析を行う必 要がある。 このため、 デ一夕アクセス時間がその分増加してしまい、 効率が悪い といった問題があった。
また、 従来のパイプライン処理では、 異なる命令がリードとライトのアクセス を、 メモリの同一アドレスに対して同時に行ってしまうと （例えば、 ステップ S 1 3で、 イベント Cのメモリリードと、 イベント Aのメモリライトが同一アドレ スにアクセスした場合） 、 パイプラインハザードが発生し、 パイプラインが一時 停止してしまうといつた問題があつた。
一方、 高速処理を行おうとして、 上述のような命令の実行制御に対し、 プロセ ッサを用いずに、 必要な論理を直線的な順序回路を用いたハードワイヤードで構 成しようとすると、 規格や設計仕様の若干の変更があった塲合でも、 再度ハード ウェア設計を行う必要があり、 柔軟性がないといった問題があった。 発明の開示
本発明はこのような点に鑑みてなされたものであり、 高品質で効率のよい高速 化制御を行って、 システムのスループットを向上させたデータ制御装置を提供す ることを目的とする。
また、 本発明の他の目的は、 高品質で効率のよい高速化制御を行って、 ATM システムのスループットを向上させた A T M制御装置を提供することである。 本発明では上記課題を解決するために、 図 1に示すような、 データの演算処理 の制御を行うデータ制御装置 1において、 データの属性の解析を行う属性解析手 段 2 0と、 属性にもとづく領域に、 データの設定情報を記憶する主記憶メモリ 3 0と、 データを記憶して、 ハイウェイ上でデータの送受信を行うハイウェイ ·キ ャッシュメモリ 1 1— 1〜1 1一 nと、 設定情報にもとづいて、 データの演算処 理を行うプロセッサ 1 2— 1〜1 2— nと、 プロセッサ 1 2— 1〜1 2— υと主 記憶メモリ 3 0間に設置して、 設定情報を記憶するデータ ·キャッシュメモリ 1 3— 1〜1 3— nと、 から構成され、 データを複数のステージ毎にパイプライン 処理する複数のデータ処理手段 1 0— 1〜1 0— nと、 を有することを特徴とす るデー夕制御装置 1が提供される。
ここで、 属性解析手段 2 0は、 データの属性の解析を行う。 主記憶メモリ 3 0 は、 属性にもとづく領域に、 データの設定情報を記憶する。 ハイウェイ ·キャッ シュメモリ 1 1一 1〜1 1一 nは、 デ一夕を記憶して、 ハイウェイ上でデータの 送受信を行う。 プロセッサ 1 2 _ 1〜1 2 _ nは、 設定情報にもとづいて、 デー 夕の演算処理を行う。 データ 'キャッシュメモリ 1 3— 1〜1 3— nは、 プロセ ッサ 1 2— 1〜1 2— nと主記憶メモリ 3 0間に設置して、 設定情報を記憶する。 本発明の上記および他の目的、 特徴および利点は本発明の例として好ましい実 施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。 図面の簡単な説明
図 1は本発明のデータ制御装置の原理図である。
図 2はデータ制御装置の動作タイムチヤ一卜を示す図である。
図 3は第 1の実施の形態の ATM制御装置の動作を説明するための図である。 図 4は第 1の実施の形態の ATM制御装置の動作を説明するための図である。 図 5は第 2の実施の形態の ATM制御装置の動作を説明するための図である。 図 6は第 2の実施の形態の ATM制御装置の動作を説明するための図である。 図 7は第 3の実施の形態の ATM制御装置の動作を説明するための図であ ¾。 図 8は第 3の実施の形態の ATM制御装置の動作を説明するための図である。 図 9は第 4の実施の形態の A TM制御装置の動作を説明するための図である。 図 1 0は第 4の実施の形態の ATM制御装置の動作を説明するための図である。 図 1 1は従来のパイプラインによる演算処理の動作の流れを示す図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面を参照して説明する。 図 1は本発明のデータ 制御装置の原理図である。 データ制御装置 1は、 データ処理手段 1 0— 1〜 1 0 — nと、 属性解析手段 2 0と、 主記憶メモリ 3 0と、 ディレイ手段 4 0とから構 成され、 データの演算処理の制御を行う。
属性解析手段 2 0は、 データの属性解析を行う。 属性解析とは、 データァクセ ス範囲の解析等のことで、 属性とは、 データの宛先アドレス等が該当する。 主記憶メモリ 3 0は、 属性 （宛先アドレス） にもとづく領域に、 データの設定 情報を記憶する。 設定情報とは例えば、 、 データの演算処理に用いる被演算デ一 タ等が該当する。
データ処理手段 1 0— 1〜1 0— nはそれぞれ、 ハイウェイ ·キャッシュメモ リ 1 1— 1〜 1 1— nと、 プロセッサ 1 2— 1〜1 2— nと、 データ ·キヤッシ ュメモリ 1 3— 1〜1 3— nとから構成され、 1つのデータを複数のステージ (第 1ステージ〜第 Nステージ） 毎にパイプライン処理する。
ハイウェイ 'キャッシュメモリ 1 1— 1〜1 1一 nは、 データを記憶して、 ハ ィウェイ （またはバス） 上でデータの送受信を行う。 プロセッサ 1 2— 1〜1 2 _ nは、 設定情報にもとづいて、 データの演算処理を行う。 データ 'キャッシュ メモリ 1 3— 1〜1 3— nは、 プロセッサ 1 2— 1〜1 2— nと主記憶メモリ 3 0間に設置して、 設定情報を記憶する。
また、 データ ·キャッシュメモリ 1 3— 1〜1 3— nは、 リード手段と、 演算 情報記憶手段と、 ライトバック手段とから構成され、 これらはそれぞれ独立して 並列処理を実行する。
リード手段は、 主記憶メモリ 3 0から設定情報をリードして記憶する。 演算情 報記憶手段は、 プロセッサ 1 2— 1〜1 2— nがアクセスする部分であり、 設定 情報及び演算処理結果を記憶する。 ライトバック手段は、 演算処理結果を設定情 報として、 主記憶メモリ 3 0にライトバックする。 なお、 詳細動作は図 3以降で 説明する。
ディレイ手段 4 0は、 属性解析手段 2 0がデータの属性解析にかかる時間分、 データをディレイして、 デ一夕処理手段 1 0— 1ヘディレイ補正したデータを入 力する。
次に動作について説明する。 図 2はデータ制御装置 1の動作タイムチヤ一トを 示す図である。 データ A、 B…を受信した場合に、 データ Aの処理について説明 する。 〔S 1〕 属性解析手段 2 0は、 データ Aの属性を解析し、 解析結果 A Oをデータ 処理手段 1 0— 1〜1 0— nへ送信する。
〔S 2〕 デ一タ ·キャッシュメモリ 1 3— 1は、 主記憶メモリ 3 0からデ一夕 A に関する第 1ステージでの設定情報 A 1 aをリードして記憶する。
〔S 3〕 ハイウェイ ·キャッシュメモリ 1 1— 1は、 ディレイ手段 4 0でのディ レイ後のデータ Aを受信して記憶する。
〔S 4〕 プロセッサ 1 2— 1は、 データ 'キャッシュメモリ 1 3— 1上の設定情 報 A l aを用いて、 ハイウェイ ·キャッシュメモリ 1 1— 1上のデータ Aの第 1 ステージの演算処理を行う。
また、 演算処理後のデータ A 1 cは、 ハイウェイ 'キャッシュメモリ 1 1— 1 を介して、 次段のハイウェイ 'キャッシュメモリ 1 1一 2へ送信される。 さらに、 デ一夕 A l cは、 データ ·キャッシュメモリ 1 3— 1を介して主記憶メモリ 3 0 へライトバックされる。
〔S 5〕 データ ·キャッシュメモリ 1 3— 2は、 主記憶メモリ 3 0からデ一夕 A に関する第 2ステージでの設定情報 A 2 aをリードして記憶する。
[ S 6〕 ハイウェイ ·キャッシュメモリ 1 1一 2は、 データ ·キャッシュメモリ 1 3— 1から出力されたデータ A 1 cを受信して記憶する。
〔S 7〕 プロセッサ 1 2— 2は、 デ一タ ·キャッシュメモリ 1 2— 2上の設定情 報 A 2 aを用いて、 ハイウェイ ·キャッシュメモリ 1 3— 2上のデ一夕 A 1 cの 第 2ステージの演算処理を行う。
また、 演算処理後のデータ A 2 cは、 ハイウェイ 'キャッシュメモリ 1 1—2 を介して、 次段のハイウェイ ·キャッシュメモリ 1 1 _ 3へ送信される。 さらに、 データ A 2 cは、 データ ·キャッシュメモリ 1 3— 2を介して主記憶メモリ 3 0 ヘライトされる。 以降、 同様にして第 Nステージまで順に、 データ Aがパイプラ イン処理されて、 データ Aの演算処理が完了する。
このように、 本発明のデータ制御装置 1は、 データの属性解析後、 八ィゥェ ィ 'キャッシュメモリ 1 1一 1〜1 1一 nと、 プロセッサ 1 2— 1 ~ 1 2— nと、 データ ·キャッシュメモリ 1 3— 1〜1 3— nとから構成される複数のデータ処 理手段 1 0— 1〜1 0— nによるマルチプロセッサ形式で、 デ一夕を複数のステ —ジ毎にパイプライン処理する構成とした。
これにより、 データの属性解析後に、 一連の処理を行うため、 データアクセス 時間の短縮化を図ることができ、 また、 マルチプロセッサ形式によるパイプライ ン処理なので、 設計使用等の変更にも柔軟に対応でき、 かつ効率のよい高速処理 を行うことが可能になる。
次に本発明のデータ制御装置 1を ATM制御装置に適用した場合について説明 する。 A TM制御装置は、 A TMの通信制御を行う。 例えば、 セル数の計数処理、 OAM (Operation And Maintenance)性能管理の統計処理または課金処理等を 行う。
また、 ATM制御装置の構成は、 図 1で説明したデータ制御装置 1と基本的に 同様であり、 データがセル、 デ一タ ·キャッシュメモリがセル ·キャッシュメモ リ、 データ処理手段がセル処理手段に対応する。
図 3は第 1の実施の形態の ATM制御装置の動作を説明するための図である。 図は、 時刻 tの状態を示しており、 セルの処理を 4つのステージで完了させるも のとする。 また、 1ステージ処理時間の経過後に、 セル及び設定情報が 1つ右へ シフトする。
ATM制御装置 1 _ 1は、 セル処理手段 1 0— 1〜 1 0— 4と、 属性解析手段 2 0と、 主記憶メモリ 3 0— 1〜 3 0— 4と、 ディレイ手段 4 0とから構成され る。
主記憶メモリに対し、 第 1の実施の形態では、 ステージ毎に独立して配置する。 ここでは、 4ステージあるので 4つの主記憶メモリ 3 0— 1〜3 0— 4が配置さ れている。
また、 セル処理手段 1 0— 1〜 1 0— 4はそれぞれ、 ハイウェイ ·キヤッシュ メモリ 1 1一 1〜1 1一 4と、 プロセッサ 1 2— 1〜1 2— 4と、 セル'キヤッ シュメモリ 1 3— 1〜1 3— 4とから構成される。
さらに、 セル'キャッシュメモリ 1 3— 1〜1 3— 4それぞれは、 リード手段 1 3 a— 1〜 1 3 a— 4と、 演算情報記憶手段 1 3 b _ l〜1 3 b— 4と、 ライ トバック手段 1 3 c— 1〜1 3 c—4とから構成される。
ここで、 セル到着は、 セル A、 セル B、 セル C、 セル Dの順で到着するものと する。 また、 セル'キャッシュメモリ 1 3— 1〜1 3— 4で記憶される設定情報 を ΜΟΔで表す。 〇は、 ステージ番号を示し、 △はセル識別子 （A〜Dのこと） を示す。 例えば、 M 1 Dならば、 第 1ステージの処理で用いられるセル Dの設定 情報を示す。
次にステージ毎の動作を説明する。 まず、 第 1ステージでは、 ハイウェイ，キ ャッシュメモリ 1 1— 1にセル Cが記憶される。 プロセッサ 1 2— 1は、 演算情 報記憶手段 1 3 b— 1上の設定情報 M l Cを用いて、 ハイウェイ ·キャッシュメ モリ 1 1— 1上のセル Cの第 1ステージの演算処理を行う。 また、 演算情報記憶 手段 1 3 b— 1は、 その演算処理結果を記憶する。 さらに、 セル Cの演算処理結 果は、 ハイウェイ ·キャッシュメモリ 1 1一 1を介して次ステージへ送信される。 リード手段 1 3 a— 1は、 時刻 （ t + 1ステージ処理時間） で演算処理すべき 設定情報 M l Dを、 主記憶メモリ 3 0— 1からリードする。 ライトバック手段 1 3じー1は、 時刻 （t一 1ステージ処理時間） で演算処理した演算処理結果 M l Bを設定情報として、 主記憶メモリ 3 0— 1にライトバックする。
なお、 時刻 （t + 1ステージ処理時間） の状態とは、 時刻 tからセルが 1つ右 シフトした次の処理状態のことであり、 時刻 （t一 1ステージ処理時間） の状態 とは、 時刻 tの状態になる、 右へ 1シフトする前の処理状態のことである。
第 2ステージでは、 ハイウェイ ·キャッシュメモリ 1 1一 2にセル B (第 1ス テージで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2— 2は、 演算情報記憶手段 1 3 b— 2上の設定情報 M 2 Bを用いて、 ハイウェイ ·キヤッ シュメモリ 1 1一 2上のセル Bの第 2ステージの演算処理を行う。 また、 演算情 報記憶手段 1 3 b— 2は、 その演算処理結果を記憶する。 さらに、 セル Bの演算 処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 2を介して次ステージへ送信 される。
リード手段 1 3 a— 2は、 時刻 （t + 1ステージ処理時間） で演算処理すべき 設定情報 M 2 Cを、 主記憶メモリ 3 0— 2からリードする。 ライトパック手段 1 3 c— 2は、 時刻 （t一 1ステージ処理時間） で演算処理した演算処理結果 M 2 Aを設定情報として、 主記憶メモリ 3 0— 2にライトバックする。
第 3ステージでは、 ハイウェイ ·キャッシュメモリ 1 1—3にセル A (第 1、 第 2ステージで演算処理がすでに施されている） が記憶される。 プロセヅサ 1 2 一 3は、 演算情報記憶手段 1 3 b— 3上の設定情報 M 3 Aを用いて、 ハイゥェ ィ 'キャッシュメモリ 1 1— 3上のセル Aの第 3ステージの演算処理を行う。 ま た、 演算情報記憶手段 1 3 b— 3は、 その演算処理結果を記憶する。 さらに、 セ ル Aの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 3を介して次ステ —ジへ送信される。
リ一ド手段 1 3 a— 3は、 時刻 （ t + 1ステージ処理時間） で演算処理すべき 設定情報 M 3 Bを、 主記憶メモリ 3 0— 3からリードする。 ライトバック手段 1 3 c— 3は、 この時点では、 ライトバックする設定情報を持たない。
第 4ステージでは、 ハイウェイ ·キャッシュメモリ 1 1一 4に、 セルはまだ到 着していない。 また、 リ一ド手段 1 3 a— 4によって、 時刻 （t + 1ステージ処 理時間） で演算処理すべき設定情報 M 4 Aが、 主記憶メモリ 3 0 - 4からリード されている。 演算情報記憶手段 1 3 b— 4及びライトバック手段 1 3 c— 4は、 この時点では、 設定情報を持たない。
図 4は第 1の実施の形態の A TM制御装置の動作を説明するための図である。 図は、 時刻 （t + 1ステージ処理時間） の状態を示している。
第 1ステージでは、 ハイウェイ ·キャッシュメモリ 1 1— 1にセル Dが記憶さ れる。 プロセッサ 1 2— 1は、 演算情報記憶手段 1 3 b— 1上の設定情報 M 1 D を用いて、 ハイウェイ ·キャッシュメモリ 1 1— 1上のセル Dの第 1ステージの 演算処理を行う。 また、 演算情報記憶手段 1 3 b— 1は、 その演算処理結果を記 憶する。 さらに、 セル Dの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1 —. 1を介して次ステージへ送信される。
リード手段 1 3 a— 1は、 時刻 （ t + 2ステージ処理時間） で演算処理すべき 設定情報を、 主記憶メモリ 3 0— 1からリードする。 ライトバック手段 1 3 c— 1は、 時刻 tで演算処理した演算処理結果 M 1 Cを設定情報として、 主記憶メモ リ 3 0— 1にライトバックする。
第 2ステージでは、 ハイウェイ 'キャッシュメモリ 1 1— 2にセル C (第 1ス テ一ジで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2— 2は、 演算情報記憶手段 1 3 b— 2上の設定情報 M 2 Cを用いて、 ハイウェイ .キヤッ シュメモリ 1 1—2上のセル Cの第 2ステージの演算処理を行う。 また、 寧算情 報記憶手段 1 3 b _ 2は、 その演算処理結果を記憶する。 さらに、 セル Cの演算 処理結果は、 ハイウェイ 'キャッシュメモリ 1 1一 2を介して次ステージへ送信 される。
リード手段 1 3 a _ 2は、 時刻 （ t + 2ステージ処理時間） で演算処理すべき 設定情報 M 2 Dを、 主記憶メモリ 3 0— 2からリードする。 ライトバック手段 1 3 c— 2は、 時刻 tで演算処理した演算処理結果 M 2 Bを設定情報として、 主記 憶メモリ 3 0— 2にライトバックする。
第 3ステージでは、 ハイウェイ ·キャッシュメモリ 1 1 _ 3にセル B (第 1、 第 2ステージで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2 一 3は、 演算情報記憶手段 1 3 b— 3上の設定情報 M 3 Bを用いて、 ハイゥェ ィ ·キャッシュメモリ 1 1一 3上のセル Bの第 3ステージの演算処理を行う。 ま た、 演算情報記憶手段 1 3 b— 3は、 その演算処理結果を記憶する。 さらに、 セ ル Bの演算処理結果は、 ハイウェイ 'キャッシュメモリ 1 1一 3を介して次ステ ージへ送信される。
リ一ド手段 1 3 a— 3は、 時刻 （ t + 2ステージ処理時間） で演算処理すべき 設定情報 M 3 Cを、 主記憶メモリ 3 0— 3からリードする。 ライトバック手段 1 3 c— 3は、 時刻 tで演算処理した演算処理結果 M 3 Aを設定情報として、 主記 憶メモリ 3 0— 3にライトバックする。
第 4ステージでは、 ハイウェイ 'キャッシュメモリ 1 1—4にセル A (第 1、 第 2、 第 3ステージで演算処理がすでに施されている） が記憶される。 プロセッ サ 1 2— 4は、 演算情報記憶手段 1 3 b— 4上の設定情報 M 4 Aを用いて、 ハイ ウェイ 'キャッシュメモリ 1 1一 4上のセル Aの第 4ステージの演算処理を行う。 またに、 演算情報記憶手段 1 3 b— 4は、 その演算処理結果を記憶する。 さらに、 セル Aの最終の演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 4を介し て出力される。
リ一ド手段 1 3 a— 4は、 時刻 （ t + 2ステージ処理時間） で演算処理すべき 設定情報 M 4 Bを、 主記憶メモリ 3 0— 4からリードする。 ライトバック手段 1 3 c— 4は、 この時点では、 ライトバックする設定情報を持たない。 以上説明したように、 本発明の ATM制御装置 1一 1は、 時刻 tで自ステージ の演算処理を行う場合は、 演算情報記憶手段 1 3 b—：!〜 1 3 b— 4による処理 と、 リード手段 1 3 a— 1〜1 3 a— 4による時刻 （ t + 1ステージ処理時間） で演算処理すべき設定情報のリードと、 ライトバック手段 1 3 c— 1〜 1 3 c— 4による時刻 （ t— 1ステージ処理時間） で演算処理した設定情報のライトバッ クと、 の並列処理を実行する構成にした。
これにより、 高品質で効率のよい高速化制御を行うことができ、 システムのス ループットを向上させることが可能になる。
また、 主記憶メモリ 3 0—：！〜 3 0— 4を各ステージ毎に独立して配置し、 各 ステージ毎に処理が完結する構成としたので、 異なる命令がリードとライトのァ クセスを、 同一アドレスに対して同時に行ってしまうといった不都合がなくなり、 パイプラインハザードの発生を防止することが可能になる。
次に第 2の実施の形態の ATM制御装置について説明する。 図 5は第 2の実施 の形態の ATM制御装置の動作を説明するための図である。 図は、 時刻 tの状態 を示している。
ATM制御装置 1—2の構成は、 図 3、 図 4で上述した ATM制御装置 1一 1 の主記憶メモリ 3 0 _ 1〜3 0 _ 4が、 主記憶メモリ 3 0となっている。 また、 セル'キャッシュメモリ 1 3— 2〜1 3— 4それぞれに、 設定情報格納手段 1 3 d— 2〜1 3 d— 4が含まれる。
次にステージ毎の動作を説明する。 第 1ステージでは、 ハイウェイ 'キヤッシ ュメモリ 1 1一 1にセル Cが記憶される。 プロセッサ 1 2— 1は、 演算情報記憶 手段 1 3 b _ 1上の設定情報 M l Cを用いて、 ハイウェイ ·キャッシュメモリ 1 1一 1上のセル Cの第 1ステージの演算処理を行う。 また、 演算情報記憶手段 1 3 b— 1は、 その演算処理結果を記憶する。 さらに、 セル Cの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 1を介して次ステージへ送信される。
リード手段 1 3 a— 1は、 時刻 （ t + 1ステージ処理時間） で演算処理すべき 設定情報 M l Dを、 主記憶メモリ 3 0からリードする。 ライトバック手段 1 3 c 一 1は、 時刻 （t— 1ステージ処理時間） で演算処理した演算処理結果 M l Bを 設定情報として、 主記憶メモリ 3 0にライトバックする。 第 2ステージでは、 ハイウェイ 'キャッシュメモリ 1 1—2にセル B (第 1ス テ一ジで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2— 2は、 演算情報記憶手段 1 3 b— 2上の設定情報 M 2 Bを用いて、 ハイウェイ ·キヤッ シュメモリ 1 1一 2上のセル Bの第 2ステージの演算処理を行う。 また、 演算情 報記憶手段 1 3 b— 2は、 その演算処理結果を記憶する。 さらに、 セル Bの演算 処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 2を介して次ステージへ送信 される。
リ一ド手段 1 3 a— 2は、 時刻 （ t + 2ステージ処理時間） で演算処理すべき 設定情報 M 2 Dを、 主記憶メモリ 3 0からリードする。 ライトバック手段 1 3 c 一 2は、 時刻 （ t一 1ステージ処理時間） で演算処理した演算処理結果 M 2 Aを 設定情報として、 主記憶メモリ 3 0にライトバックする。
また、 設定情報格納手段 1 3 d— 2は、 時刻 （t + 1ステージ処理時間） で演 算処理すべき設定情報 M 2 Cを格納する。
第 3ステージでは、 ハイウェイ ·キャッシュメモリ 1 1—3にセル A (第 1、 第 2ステージで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2 _ 3は、 演算情報記憶手段 1 3 b _ 3上の設定情報 M 3 Aを用いて、 ハイゥェ ィ ·キャッシュメモリ 1 1— 3上のセル Aの第 3ステージの演算処理を行う。 ま た、 演算情報記憶手段 1 3 b— 3は、 その演算処理結果を記憶する。 さらに、 セ ル Aの演算処理結果は、 ハイウェイ 'キャッシュメモリ 1 1一 3を介して次ステ ージへ送信される。
リ一ド手段 1 3 a— 3は、 時刻 （ t + 3ステージ処理時間） で演算処理すべき 設定情報 M 3 Dを、 主記憶メモリ 3 0からリードする。 ライトバック手段 1 3 c 一 3は、 この時点では、 ライトバックする設定情報を持たない。
また、 設定情報格納手段 1 3 d— 3は、 時刻 （t + 1ステージ処理時間） で演 算処理すべき設定情報 M 3 Bと、 時刻 （t + 2ステージ処理時間） で演算処理す べき設定情報 M 3 Cを格納する。
第 4ステージでは、 ハイウェイ ·キャッシュメモリ 1 1一 4に、 セルはまだ到 着していない。 また、 リード手段 1 3 a— 4によって、 時刻 （t + 4ステージ処 理時間） で演算処理すべき設定情報 M 4 Dが、 主記憶メモリ 3 0からリードされ ている。 演算情報記憶手段 1 3 b— 4及びライトバック手段 1 3 c— 4は、 この 時点では、 設定情報を持たない。
また、 設定情報格納手段 1 3 d— 4は、 時刻 （ t + 1ステージ処理時間） で演 算処理すべき設定情報 M 4 Aと、 時刻 （t + 2ステージ処理時間） で演算処理す べき設定情報 M 4 Bと、 時刻 （t + 3ステージ処理時間） で演算処理すべき設定 情報 M 4 Cとを格納する。
図 6は第 2の実施の形態の ATM制御装置の動作を説明するための図である。 図は、 時刻 （t + 1ステージ処理時間） の状態を示している。
第 1ステージでは、 ハイウェイ ·キャッシュメモリ 1 1一 1にセル Dが記憶さ れる。 プロセッサ 1 2— 1は、 演算情報記憶手段 1 3 b— 1上の設定情報 M 1 D を用いて、 ハイウェイ ·キャッシュメモリ 1 1一 1上のセル Dの第 1ステージの 演算処理を行う。 また、 演算情報記憶手段 1 3 b— 1は、 その演算処理結果を記 憶する。 さらに、 セル Dの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1 一 1を介して次ステージへ送信される。
リ一ド手段 1 3 a— 1は、 時刻 （ t + 2ステージ処理時間） で演算処理すべき 設定情報を、 主記憶メモリ 3 0からリードする。 ライトバック手段 1 3 c— 1は、 時刻 tで演算処理した演算処理結果 M 1 Cを設定情報として、 主記憶メモリ 3 0 にライトバックする。
第 2ステージでは、 ハイウェイ ·キャッシュメモリ 1 1—2にセル C (第 1ス テージで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2 _ 2は、 演算情報記憶手段 1 3 b— 2上の設定情報 M 2 Cを用いて、 ハイウェイ ·キヤッ シュメモリ 1 1—2上のセル Cの第 2ステージの演算処理を行う。 また、 演算情 報記憶手段 1 3 b— 2は、 その演算処理結果を記憶する。 さらに、 セル Cの演算 処理結果は、 ハイウェイ 'キャッシュメモリ 1 1—2を介して次ステージへ送信 される。
リ一ド手段 1 3 a— 2は、 時刻 （ t + 3ステージ処理時間） で演算処理すべき 設定情報を、 主記憶メモリ 3 0からリードする。 ライトバック手段 1 3 c— 2は、 時刻 tで演算処理した演算処理結果 M 2 Bを設定情報として、 主記憶メモリ 3 0 にライトバックする。 また、 設定情報格納手段 1 3 d— 2は、 時刻 （t + 2ステージ処理時間） で演 算処理すべき設定情報 M 2 Dを格納する。
第 3ステージでは、 ハイウェイ ·キャッシュメモリ 1 1一 3にセル B (第 1、 第 2ステージで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2 — 3は、 演算情報記憶手段 1 3 b— 3上の設定情報 M 3 Bを用いて、 ハイゥェ ィ ·キャッシュメモリ 1 1一 3上のセル Bの第 3ステージの演算処理を行う。 ま た、 演算情報記憶手段 1 3 b— 3は、 その演算処理結果を記憶する。 さらに、 .セ ル Bの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 .1— 3を介して次ステ ージへ送信される。
リード手段 1 3 a— 3は、 時刻 （ t + 4ステージ処理時間） で演算処理すべき 設定情報を、 主記憶メモリ 3 0からリ一ドする。 ライトバック手段 1 3 c— 3は、 時刻 tで演算処理した演算処理結果 M 3 Aを設定情報として、 主記憶メモリ 3 0 にライトバックする。
また、 設定情報格納手段 1 3 d— 3は、 時刻 （t + 2ステージ処理時間） で演 算処理すべき設定情報 M 3 Cと、 時刻 （t + 3ステージ処理時間） で演算処理す べき設定情報 M 3 Dを格納する。
第 4ステージでは、 ハイウェイ ·キャッシュメモリ 1 1 _ 4にセル A (第 1、 第 2、 第 3ステージで演算処理がすでに施されている） が記憶される。 プロセッ サ 1 2— 4は、 演算情報記憶手段 1 3 b— 4上の設定情報 M 4 Aを用いて、 ハイ ウェイ ·キャッシュメモリ 1 1—4上のセル Aの第 4ステージの演算処理を行う。 また、 演算情報記憶手段 1 3 b— 4は、 その演算処理結果を記憶する。 さらに、 セル Aの最終の演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 4を介し て出力される。
リード手段 1 3 a— 4は、 時刻 （ t + 5ステージ処理時間） で演算処理すべき 設定情報を、 主記憶メモリ 3 0からリードする。 ライトバック手段 1 3 c— 4は、 この時点では、 ライトバックする設定情報を持たない。
また、 設定情報格納手段 1 3 d— 4は、 時刻 （t + 2ステージ処理時間） で演 算処理すべき設定情報 M 4 Bと、 時刻 （t + 3ステージ処理時間） で演算処理す べき設定情報 M 4 Cと、 時刻 （t + 4ステージ処理時間） で演算処理すべき設定 情報 M 4 Dとを格納する。
以上説明したように、 本発明の ATM制御装置 1一 2は、 時刻 tで第 N (N≥
1 ) ステージの演算処理を行う場合は、 演算情報記憶手段 1 3 b— 1〜 1 3 b—
4による処理と、 リ一ド手段 1 3 a _ 1〜1 3 a— 4による時刻 （t + Nステ一 ジ処理時間） で演算処理すべき設定情報のリードと、 ライトバック手段 1 3 c—
：!〜 1 3 c— 4による時刻 （ t _ 1ステージ処理時間） で演算処理した設定情報 のライトバックと、 の並列処理を実行する構成にした。
また、 時刻 tで第 N (N≥2 ) ステージの演算処理を行う場合は、 時刻 （t +
1ステージ処理時間） から時刻 （t + (N— 1 ) ステージ処理時間） で演算すベ き設定情報を格納する設定情報格納手段を有する構成した。
これにより、 高品質で効率のよい高速化制御を行うことができ、 システムのス ループットを向上させることが可能になる。
次に第 3の実施の形態の ATM制御装置について説明する。 図 7は第 3の実施 の形態の A TM制御装置の動作を説明するための図である。 図は、 時刻 tの状態 を示している。
ATM制御装置 1—3の構成は、 図 5、 図 6で上述した ATM制御装置 1 _ 2 に対し、 セル ·キャッシュメモリ 1 3— 2〜1 3— 4のそれぞれがリード手段を 含まない構成になっている。
次にステージ毎の動作を説明する。 第 1ステージでは、 ハイウェイ ·キヤッシ ュメモリ 1 1一 1にセル Cが記憶される。 プロセッサ 1 2— 1は、 演算情報記憶 手段 1 3 b— 1上の設定情報 M l Cを用いて、 ハイウェイ ·キャッシュメモリ 1 1一 1上のセル Cの第 1ステージの演算処理を行う。 また、 演算情報記憶手段 1 3 ー1は、 その演算処理結果を記憶する。 さらに、 セル Cの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 1を介して次ステージへ送信される。 リード手段 1 3 a— 1は、 設定情報 M 1 D〜M 4 Dを、 主記憶メモリ 3 0から 一括リードする。 ライトバック手段 1 3 c— 1は、 時刻 （t— 1ステージ処理時 間） で演算処理した演算処理結果 M l Bを設定情報として、 主記憶メモリ 3 0に ライトバックする。 また、 セル ·キャッシュメモリ 1 3— 1は、 設定情報 M 2 C 〜M 4 Cをセル ·キャッシュメモリ 1 3 _ 2へ送信する。 第 2ステージでは、 ハイウェイ ·キャッシュメモリ 11— 2にセル B (第 1ス テージで演算処理がすでに施されている） が記憶される。 プロセッサ 12— 2は、 演算情報記憶手段 13 b _ 2上の設定情報 M 2 Bを用いて、 ハイウェイ ·キヤッ シュメモリ 1 1 _ 2上のセル Bの第 2ステージの演算処理を行う。 また、 演算情 報記憶手段 1 3 b— 2は、 その演算処理結果を記憶する。 さらに、 セル Bの演算 処理結果は、 ハイウェイ 'キャッシュメモリ 1 1一 2を介して次ステージへ送信 される。
ライトバック手段 13 c— 2は、 時刻 （ t一 1ステージ処理時間） で演算処理 した演算処理結果 M 2 Aを設定情報として、 主記憶メモリ 30にライトバックす る。 また、 設定情報格納手段 13 d— 2は、 設定情報 M2C〜M4Cを格納する。 さらに、 セル 'キャッシュメモリ 13— 2は、 設定情報 M3C、 M4Cをセル' キャッシュメモリ 13— 3へ送信する。
第 3ステージでは、 ハイウェイ 'キャッシュメモリ 11—3にセル A (第 1、 第 2ステージで演算処理がすでに施されている） が記憶される。 プロセッサ 12 一 3は、 演算情報記憶手段 13 b_ 3上の設定情報 M 3 Aを用いて、 ハイゥェ ィ ·キャッシュメモリ 11一 3上のセル Aの第 3ステージの演算処理を行う。 ま た、 演算情報記憶手段 13 b— 3は、 その演算処理結果を記憶する。 さらに、 セ ル Aの演算処理結果は、 ハイウェイ ·キャッシュメモリ 11—3を介して次ステ ージへ送信される。
ライトバック手段 13 c— 3は、 この時点では、 ライトバックする設定情報を 持たない。 また、 設定情報格納手段 13 d— 3は、 設定情報 M3B、 M4Bと、 設定情報 M3 C、 M4Cを格納する。 さらに、 セル'キャッシュメモリ 13— 3 は、 設定情報 M4B、 M4Cをセル'キャッシュメモリ 13— 4へ送信する。 第 4ステージでは、 ハイウェイ ·キャッシュメモリ 11一 4に、 セルはまだ到 着していない。 演算情報記憶手段 13 b— 4及びライトバック手段 13 c— 4は、 この時点では、 設定情報を持たない。 また、 設定情報格納手段 13 d— 4は、 設 定情報 M4A、 M4B、 M4Cを格納する。
図 8は第 3の実施の形態の ATM制御装置の動作を説明するための図である。 図は、 時刻 （ t + 1ステージ処理時間） の状態を示している。 第 1ステージでは、 ハイウェイ ·キャッシュメモリ 1 1— 1にセル Dが記憶さ れる。 プロセッサ 1 2 - 1は、 演算情報記憶手段 1 3 b— 1上の設定情報 M 1 D を用いて、 ハイウェイ ·キャッシュメモリ 1 1— 1上のセル Dの第 1ステージの 演算処理を行う。 また、 演算情報記憶手段 1 3 b— 1は、 その演算処理結果を記 憶する。 さらに、 セル Dの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1 一 1を介して次ステージへ送信される。
ライトバック手段 1 3 c— 1は、 時刻 tで演算処理した演算処理結果 M 1 Cを 設定情報として、 主記憶メモリ 3 0にライトバックする。 また、 セル ·キヤッシ ュメモリ 1 3— 1は、 設定情報M 2 D〜M 4 Dをセル·キャッシュメモリ 1 3— 2へ送信する。
第 2ステージでは、 ハイウェイ ·キャッシュメモリ 1 1一 2にセル C (第 1ス テージで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2— 2は、 演算情報記憶手段 1 3 b— 2上の設定情報 M 2 Cを用いて、 ハイウェイ ·キヤッ シュメモリ 1 1一 2上のセル Cの第 2ステージの演算処理を行う。 また、 演算情 報記憶手段 1 3 b— 2は、 その演算処理結果を記憶する。 さらに、 セル Cの演算 処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 2を介して次ステージへ送信 される。
ライトバック手段 1 3 c— 2は、 時刻 tで演算処理した演算処理結果 M 2 Bを 設定情報として、 主記憶メモリ 3 0にライトバックする。 また、 設定情報格納手 段 1 3 d— 2は、 設定情報 M 2 D〜M 4 Dを格納する。 さらに、 セル ·キヤッシ ュメモリ 1 3— 2は、 設定情報 M 3 D、 M 4 Dをセル'キャッシュメモリ 1 3— 3へ送信する。
第 3ステージでは、 ハイウェイ 'キャッシュメモリ 1 1— 3にセル B (第 1、 第 2ステージで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2 一 3は、 演算情報記憶手段 1 3 b— 3上の設定情報 M 3 Bを用いて、 ハイゥェ ィ 'キャッシュメモリ 1 1一 3上のセル Bの第 3ステージの演算処理を行う。 ま た、 演算情報記憶手段 1 3 b— 3は、 その演算処理結果を記憶する。 さらに、 セ ル Bの演算処理結果は、 ハイウェイ 'キャッシュメモリ 1 1—3を介して次ステ ージへ送信される。 ライトバック手段 1 3 c— 3は、 時刻 tで演算処理した演算処理結果 M 3 Aを 設定情報として、 主記憶メモリ 3 0にライトバックする。 また、 設定情報格納手 段 1 3 d— 3は、 設定情報 M 3 C、 M 4 Cと、 設定情報 M 3 D、 M 4 Dとを格納 する。 さらに、 セル 'キャッシュメモリ 1 3— 3は、 設定情報 M 4 C、 M 4 Dを セル 'キャッシュメモリ 1 3— 4へ送信する。
第 4ステージでは、 ハイウェイ ·キャッシュメモリ 1 1一 4にセル A (第 1、 第 2、 第 3ステージで演算処理がすでに施されている） が記憶される。 プロセッ サ 1 2— 4は、 演算情報記憶手段 1 3 b— 4上の設定情報 M 4 Aを用いて、 ハイ ウェイ ·キャッシュメモリ 1 1一 3上のセル Aの第 4ステージの演算処理を行う。 また、 演算情報記憶手段 1 3 b— 4は、 その演算処理結果を記憶する。 さらに、 セル Aの最終の演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 4を介し て出力される。
ライトバック手段 1 3 c— 4は、 この時点では、 ライトバックする設定情報を 持たない。 また、 設定情報格納手段 1 3 d— 4は、 設定情報 M 4 B、 M 4 C、 M 4 Dを格納する。
以上説明したように、 本発明の ATM制御装置 1一 3は、 必要な設定情報を各 ステージ間で送受信し、 第 1ステージで、 設定情報の一括リード、 演算情報記憶 段での処理、 ライトバックを行い、 第 2ステージから第 Nステージで、 演算情報 記憶段での処理、 ライトバックを行う構成とした。 また、 セル ·キャッシュメモ リは、 各ステージ間で送受信する設定情報を格納する設定情報格納手段を有する 構成とした。
これにより、 高品質で効率のよい高速化制御を行うことができ、 システムのス ループットを向上させることが可能になる。
次に第 4の実施の形態の ATM制御装置について説明する。 図 9は第 4の実施 の形態の ATM制御装置の動作を説明するための図である。 図は、 時刻 tの状態 を示している。
ATM制御装置 1一 4の構成は、 図 5、 図 6で上述した ATM制御装置 1一 2 に対し、 セル'キャッシュメモリ 1 3— 1がライトバック手段を含まず、 セル' キャッシュメモリ 1 3— 2、 1 3— 3がリード手段とライトバック手段を含まず、 セル ·キャッシュメモリ 1 3—4がリード手段を含まない構成になっている。 また、 セル 'キャッシュメモリ 1 3— 1〜 1 3— 3は、 設定情報格納手段 1 3 d _ 1〜1 3 d— 3を含む。
次にステージ毎の動作を説明する。 第 1ステージでは、 ハイウェイ ·キヤッシ ュメモリ 1 1— 1にセル Cが記憶される。 プロセッサ 1 2— 1は、 演算情報記憶 手段 1 3 b _ 1上の設定情報 M l Cを用いて、 ハイウェイ ·キャッシュメモリ 1 1一 1上のセル Cの第 1ステージの演算処理を行う。 また、 演算情報記憶手段 1 3 13—1は、 その演算処理結果を記憶する。 さらに、 セル Cの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 1を介して次ステージへ送信される。
リード手段 1 3 a— 1は、 設定情報 M 1 D〜M 4 Dを、 主記憶メモリ 3 0から 一括リードする。 また、 設定情報格納手段 1 3 d _ 1は、 設定情報 M 1 A〜M 4 A、 M 1 B〜M 4 Bを含む。 さらに、 セル'キャッシュメモリ 1 3— 1は、 設定 情報 M l A〜M 4 Aをセル ·キャッシュメモリ 1 3— 2へ送信する。
第 2ステージでは、 ハイウェイ 'キャッシュメモリ 1 1一 2にセル B (第 1ス テージで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2— 2は、 演算情報記憶手段 1 3 b— 2上の設定情報 M 2 Bを用いて、 ハイウェイ ·キヤッ シュメモリ 1 1—2上のセル Bの第 2ステージの演算処理を行う。 また、 演算情 報記憶手段 1 3 b— 2は、 その演算処理結果を記憶する。 さらに、 セル Bの演算 処理結果は、 ハイウェイ 'キャッシュメモリ 1 1—2を介して次ステージへ送信 される。 設定情報格納手段 1 3 d _ 2は、 設定情報 M l A〜M 4 Aを格納する。 第 3ステージでは、 ハイウェイ ·キャッシュメモリ 1 1— 3にセル A (第 1、 第 2ステージで演算処理がすでに施されている） が記憶される。 プロセッサ 1 2 一 3は、 演算情報記憶手段 1 3 b— 3上の設定情報 M 3 Aを用いて、 ハイゥェ ィ ·キャッシュメモリ 1 1一 3上のセル Aの第 3ステージの演算処理を行う。 ま た、 演算情報記憶手段 1 3 b— 3は、 その演算処理結果を記憶する。 さらに、 セ ル Aの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1一 3を介して次ステ —ジへ送信される。 設定情報格納手段 1 3 d— 3は、 この時点で、 設定情報を格 納しない。
第 4ステージでは、 ハイウェイ ·キャッシュメモリ 1 1一 4に、 セルはまだ到 着していない。 演算情報記憶手段 13 b— 4及びライトバック手段 13 c— 4は、 この時点では、 設定情報を持たない。
図 10は第 4の実施の形態の ATM制御装置の動作を説明するための図である。 図は、 時刻 （t + 1ステージ処理時間） の状態を示している。
第 1ステージでは、 ハイウェイ ·キャッシュメモリ 1 1一 1にセル Dが記憶さ れる。 プロセッサ 12— 1は、 演算情報記憶手段 13 b— 1上の設定情報 M 1 D を用いて、 ハイウェイ ·キャッシュメモリ 11 _ 1上のセル Dの第 1ステージの 演算処理を行う。 また、 演算情報記憶手段 13 b— 1は、 その演算処理結果を記 憶する。 さらに、 セル Dの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1 一 1を介して次ステージへ送信される。
リード手段 13 a— 1は、 次処理に必要な設定情報 （例えば、 M1 E〜M4 E) を主記憶メモリ 30から一括リードする。 設定情報格納手段 13 d— 1は、 設定情報 M1A〜M4A、 M1 B〜M4B、 M1 C〜M4Cを含む。 さらに、 セ ル ·キャッシュメモリ 13— 1は、 設定情報 Ml B〜M4Bをセル ·キャッシュ メモリ 13 _ 2へ送信する。
第 2ステージでは、 ハイウェイ 'キャッシュメモリ 11— 2にセル C (第 1ス テージで演算処理がすでに施されている） が記憶される。 プロセッサ 12— 2は、 演算情報記憶手段 13 b— 2上の設定情報 M 2 Cを用いて、 ハイウェイ ·キヤッ シュメモリ 11— 2上のセル Cの第 2ステージの演算処理を行う。 また、 演算情 報記憶手段 13 b— 2は、 その演算処理結果を記憶する。 さらに、 セル Cの演算 処理結果は、 ハイウェイ ·キャッシュメモリ 11一 2を介して次ステージへ送信 される。
設定情報格納手段 13 d— 2は、 設定情報 M 1A〜M4A、 M1 B〜M4Bを 格納する。 セル 'キャッシュメモリ 13— 2は、 設定情報 M 1 A〜M4 Aをセ ル ·キャッシュメモリ 13— 3へ送信する。
第 3ステージでは、 ハイウェイ 'キャッシュメモリ 11一 3にセル B (第 1、 第 2ステージで演算処理がすでに施されている） が記憶される。 プロセッサ 12 一 3は、 演算情報記憶手段 13 b— 3上の設定情報 M 3 Bを用いて、 ハイゥェ ィ 'キャッシュメモリ 1 1— 3上のセル Bの第 3ステージの演算処理を行う。 ま た、 演算情報記憶手段 1 3 b— 3は、 その演算処理結果を記憶する。 さらに、 セ ル Bの演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1— 3を介して次ステ ージへ送信される。 '
設定情報格納手段 1 3 d— 3は、 設定情報 M l A〜M 4 Aを格納する。 さらに、 セル'キャッシュメモリ 1 3— 3は、 設定情報 M l A〜M 4 Aをセル ·キヤッシ ュメモリ 1 3— 4へ送信する。
第 4ステージでは、 ハイウェイ ·キャッシュメモリ 1 1—4にセル A (第 1、 第 2、 第 3ステージで演算処理がすでに施されている） が記憶される。 プロセッ サ 1 2— 4は、 演算情報記憶手段 1 3 b— 4上の設定情報 M 4 Aを用いて、 ハイ ウェイ ·キャッシュメモリ 1 1一 4上のセル Aの第 4ステージの演算処理を行う。 また、 演算情報記憶手段 1 3 b— 4は、 その演算処理結果を記憶する。 さらに、 セル Aの最終の演算処理結果は、 ハイウェイ ·キャッシュメモリ 1 1—4を介し て出力される。 ライトバック手段 1 3 c—4は、 この時点では、 ライトバックす る設定情報を持たない。
以上説明したように、 本発明の ATM制御装置 1—4は、 必要な設定情報を各 ステージ間で送受信し、 第 1ステージで、 設定情報の一括リード、 演算情報記憶 手段での処理、 第 2ステージから第 （N— 1 ) ステージで、 演算情報記憶手段で の処理、 第 Nステージで、 演算情報記憶手段での処理、 ライトバックを行う構成 とした。 また、 セル ·キャッシュメモリは、 各ステージ間で送受信する設定情報 を格納する設定情報格納手段を有する構成とした。
これにより、 高品質で効率のよい高速化制御を行うことができ、 システムのス ループットを向上させることが可能になる。
なお、 上記の説明では、 データ制御装置 1を ATMシステムに適用したが、 A TM以外の通信システム （I P等） に適用することが可能である。
以上説明したように、 本発明のデータ制御装置は、 データの属性解析後、 ハイ ウェイ ·キャッシュメモリとプロセッサとデータ ·キャッシュメモリとから構成 される複数のデ一夕処理手段が、 設定情報を記憶する主記憶メモリにアクセスし て、 データを複数のステージ毎にパイプライン処理する構成とした。 これにより、 高品質で効率のよい高速化制御を行うことができ、 システムのスループットを向 上させることが可能になる。
また、 本発明の ATM制御装置は、 セルの属性解析後、 ハイウェイ ·キヤッシ ュメモリとプロセッサとセル ·キャッシュメモリとから構成される複数のセル処 理手段が、 設定情報を記憶する主記憶メモリにアクセスして、 セルを複数のステ ージ毎にパイプライン処理する構成とした。 これにより、 高品質で効率のよい高 速化制御を行うことができ、 A TMシステムのスループットを向上させることが 可能になる。
上記については単に本発明の原理を示すものである。 さらに、 多数の変形、 変 更が当業者にとって可能であり、 本発明は上記に示し、 説明した正確な構成およ ぴ応用例に限定されるものではなく、 対応するすべての変形例および均等物は、 添付の請求項およびその均等物による本発明の範囲とみなされる。

Claims

請 求 の 範 囲
1 . デ一夕の演算処理の制御を行うデータ制御装置において、
デ一夕の属性の解析を行う属性解析手段と、
前記属性にもとづく領域に、 前記デ一夕の設定情報を記憶する主記憶メモリと、 デ一夕を記憶して、 ハイウェイ上で前記データの送受信を行うハイウェイ *キ ャッシュメモリと、 前記設定情報にもとづいて、 データの演算処理を行うプロセ ッサと、 前記プロセッサと前記主記憶メモリ間に設置して、 前記設定情報を記憶 するデータ ·キャッシュメモリと、 から構成され、 データを複数のステージ毎に パイプライン処理する複数のデータ処理手段と、
を有することを特徴とするデータ制御装置。
2 . 前記データ ·キャッシュメモリは、 前記主記憶メモリから前記設定情報を リードして記憶するリード手段と、 前記プロセッサがアクセスし、 前記設定情報 及び演算処理結果を記憶する演算情報記憶手段と、 前記演算処理結果を前記設定 情報として、 前記主記憶メモリにライトバックするライトパック手段と、 から構 成され、 前記リード手段と、 前記演算情報記憶手段と、 前記ライトバック手段と は、 それぞれ独立して並列処理を実行することを特徴とする請求項 1記載のデー 夕制御装置。
3 . 前記データ ·キャッシュメモリは、 時刻 tで自ステージの演算処理を行う 場合は、 前記演算情報記憶手段での処理と、 時刻 （ t + 1ステージ処理時間） で 演算処理すべき設定情報のリードと、 時刻 （t一 1ステージ処理時間） で演算処 理した設定情報のライトバックと、 の並列処理を実行することを特徴とする請求 項 2記載のデ一夕制御装置。
4. 前記デ一夕 ·キャッシュメモリは、 時刻 tで第 N (N≥l ) ステージの演 算処理を行う場合は、 前記演算情報記憶手段での処理と、 時刻 （t + Nステージ 処理時間） で演算処理すべき設定情報のリードと、 時刻 （ t一 1ステージ処理時 間） で演算処理した設定情報のライトパックと、 の並列処理を実行することを特 徵とする請求項 2記載のデータ制御装置。
5 . 前記データ 'キャッシュメモリは、 時刻 tで第 N (N≥2 ) ステージの演 算処理を行う場合は、 時刻 （t + 1ステージ処理時間） から時刻 （t + (N— 1 ) ステージ処理時間） で演算すべき設定情報を格納する設定情報格納手段を有 することを特徴とする請求項 4記載のデータ制御装置。
6 . 前記データ ·キャッシュメモリは、 必要な設定情報を各ステージ間で送受 信し、 第 1ステージで、 設定情報の一括リード、 前記演算情報記憶手段での処理、 ライトバックを行い、 第 2ステージから第 Nステージで、 前記演算情報記憶手段 での処理とライトバックを行うことを特徴とする請求項 2記載のデータ制御装置。
7 . 前記データ■キャッシュメモリは、 各ステージ間で送受信する設定情報を 格納する設定情報格納手段を有することを特徴とする請求項 6記載のデータ制御 装置。
8 . 前記データ ·キヤッシュメモリは、 必要な設定情報を各ステージ間で送受 信し、 第 1ステージで、 設定情報の一括リードと前記演算情報記憶手段での処理、 第 2ステージから第 （N— 1 ) ステージで、 前記演算情報記憶手段での処理、 第 Nステージで、 前記演算情報記憶手段での処理とライトバックを行うことを特徴 とする請求項 2記載のデータ制御装置。
9 . 前記データ ·キャッシュメモリは、 各ステージ間で送受信する設定情報を 格納する設定情報格納手段を有することを特徴とする請求項 8記載のデータ制御
1 0 . 前記主記憶メモリは、 ステ一ジ毎に独立して配置することを特徴とする 請求項 1記載のデータ制御装置。
1 1 . A TMの通信制御を行う A TM制御装置において、
セルの属性の解析を行う属性解析手段と、
前記属性にもとづく領域に、 前記セルの設定情報を記憶する主記憶メモリと、 セルを記憶して、 ハイウェイ上で前記セルの送受信を行うハイウェイ ·キヤッシ ュメモリと、 前記設定情報にもとづいて、 セルの演算処理を行うプロセッサと、 前記プロセッサと前記主記憶メモリ間に設置して、 前記設定情報を記憶するセ ル 'キャッシュメモリと、 から構成され、 セルを複数のステージ毎にパイプライ ン処理する複数のセル処理手段と、
を有することを特徴とする A TM制御装置。
1 2 . 前記セル ·キャッシュメモリは、 前記主記憶メモリから前記設定情報を リードして記憶するリード手段と、 前記プロセッサがアクセスし、 前記設定情報 及び演算処理結果を記憶する演算情報記憶手段と、 前記演算処理結果を前記設定 情報として、 前記主記憶メモリにライトバックするライトバック手段と、 力 ら構 成され、 前記リード手段と、 前記演算セル記憶手段と、 前記ライトバック手段と は、 それぞれ独立して並列処理を実行することを特徴とする請求項 1 1記載の A TM制御装置。
1 3 . 前記セル ·キャッシュメモリは、 時刻 tで自ステージの演算処理を行う 場合は、 前記演算情報記憶手段での処理と、 時刻 （t + 1ステージ処理時間） で 演算処理すべき設定情報のリードと、 時刻 （ t一 1ステージ処理時間） で演算処 理した設定情報のライトバックと、 の並列処理を実行することを特徴とする請求 項 1 2記載の A TM制御装置。
1 4. 前記セル ·キャッシュメモリは、 時刻 tで第 N (N≥l ) ステージの演 算処理を行う場合は、 前記演算情報記憶手段での処理と、 時刻 （t + Nステージ 処理時間） で演算処理すべき設定情報のリードと、 時刻 （t一 1ステージ処理時 間） で演算処理した設定情報のライトバックと、 の並列処理を実行することを特 徵とする請求項 1 2記載の A TM制御装置。
1 5 . 前記セル ·キャッシュメモリは、 時刻 tで第 N (N≥2 ) ステージの演 算処理を行う場合は、 時刻 （t + 1ステージ処理時間） から時刻 （t + (N— 1 ) ステージ処理時間） で演算すべき設定情報を格納する設定情報格納手段を有 することを特徴とする請求項 1 4記載の A TM制御装置。
1 6 . 前記セル ·キャッシュメモリは、 必要な設定情報を各ステージ間で送受 信し、 第 1ステージで、 設定情報の一括リード、 前記演算情報記憶手段での処理、 ライトバックを行い、 第 2ステージから第 Nステージで、 前記演算情報記憶手段 での処理、 ライトバックを行うことを特徴とする請求項 1 2記載の ATM制御装
1 7 . 前記セル ·キャッシュメモリは、 各ステージ間で送受信する設定情報を 格納する設定情報格納手段を有することを特徴とする請求項 1 6記載の ATM制
1 8 . 前記セル ·キヤッシュメモリは、 必要な設定情報を各ステージ間で送受 信し、 第 1ステージで、 設定情報の一括リードと前記演算情報記憶手段での処理、 第 2ステージから第 （N— 1 ) ステージで、 前記演算情報記憶手段での処理、 第 Nステージで、 前記演算情報記憶手段での処理とライトバックを行うことを特徴 とする請求項 1 2記載の ATM制御装置。
1 9 . 前記セル ·キャッシュメモリは、 各ステージ間で送受信する設定情報を 格納する設定情報格納手段を有することを特徴とする請求項 1 8記載の ATM制
2 0 . 前記主記憶メモリは、 ステージ毎に独立して配置することを特徴とする 請求項 1 1記載の A TM制御装置。
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