JP4300228B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
本発明は、電荷蓄積層と制御ゲートを持つメモリ・トランジスタをメモリセルとして備えている不揮発性半導体記憶装置に関する。
電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）のメモリセルとして、ＮＡＮＤ型フラッシュメモリと呼ばれる、ゲート部に電荷蓄積層と制御ゲートを持ち、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のメモリセルが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違による閾値電圧の相違をデータ“０”、“１”として記憶する。例えば、電荷蓄積層である浮遊ゲートに電子を注入するには、基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルの閾値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース・ドレイン拡散層または基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側に電子が放出される。この電子放出により、メモリセルの閾値電圧は負方向に移動する。
ところが、近年の著しい情報化社会の高度化・デジタル化に伴い、上記のような不揮発性半導体記憶装置の微細化・大容量化が急激に進んでおり、短チャネル効果やセル間干渉効果、さらには製造の難しさといった微細化に伴う問題によって、製品開発が次第に困難になってきている。中でも、短チャネル効果は大きな問題の１つで、ＯＮ／ＯＦＦ比の劣化等を引き起こしてメモリとしての性能が著しく損なわれてしまう。このため、短チャネル効果に対して本質的に強い、完全空乏型（ＦＤ）チャネル構造を利用したメモリセルが提案されている（例えば、特許文献１）。
さらに、微細化が進んで、セルとセルの間隔が例えば３２ｎｍ程度を下回るような場合、セルとセルの間にソース・ドレインを作製することが技術上、困難となってくる。
特開２０００−１７４２４１号公報
本発明は、上記事情を考慮してなされたものであって、微細化・大容量化することのできる不揮発性半導体記憶装置を提供する。
本発明の第１の態様による不揮発性半導体記憶装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜を挟むように前記半導体基板上に形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲートとを有するメモリセルトランジスタが複数個直列に接続されたＮＡＮＤ列と、前記ＮＡＮＤ列の一端側の前記半導体基板に形成された不純物拡散層を有するソース領域と、前記ＮＡＮＤ列の他端側の前記半導体基板に形成された金属電極を有するドレイン領域と、を備えたことを特徴とする。
また、本発明の第２の態様による不揮発性半導体記憶装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜を挟むように前記半導体基板上に形成された半導体層と、 前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御ゲートと、前記制御ゲートに対向するように前記第１絶縁膜内に形成された浮遊ゲートとを有するメモリセルトランジスタが複数個直列に接続されたＮＡＮＤ列と、前記ＮＡＮＤ列に対応して、前記半導体基板と前記第１絶縁膜との間に形成された共通制御ゲートと、前記ＮＡＮＤ列の一端側の前記半導体基板に形成されたソース領域と、前記ＮＡＮＤ列の他端側の前記半導体基板に形成されたドレイン領域と、を備えたことを特徴とする。
本発明によれば、微細化・大容量化に適した不揮発性半導体記憶装置を実現できる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、ｐ型半導体の構成要素をｎ型半導体に代え、かつ、ｎ型半導体の構成要素をｐ型半導体に代えてもよい。
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであってその回路を図２に示し、メモリセルアレイのビット線方向の断面を図１に示す。
本発明の第１実施形態による不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであってその回路を図２に示し、メモリセルアレイのビット線方向の断面を図１に示す。
図２に示すように、本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、直列接続された複数のメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５からなるＮＡＮＤ列１０と、このＮＡＮＤ列１０の両端に１つずつ配置された２つの選択ゲートトランジスタＳＳ、ＳＤとを有するＮＡＮＤセルユニットがマトリクス状に配列されている。メモリセルＭｉ（ｉ＝１，２，・・・，５）のゲートにはワード線ＷＬｉが接続される。選択ゲートトランジスタＳＳは一端がＮＡＮＤ列１０の一端に接続され、他端がソース線ＳＬに接続され、ゲートにソース線選択信号ＳＧＳが印加される構成となっている。選択ゲートトランジスタＳＤは、一端がＮＡＮＤ列１０の他端に接続され、他端がビット線（例えばビット線ＢＬ１）に接続され、ゲートにビット線選択信号ＳＧＤが印加される構成となっている。各ワード線ＷＬｉ（ｉ＝１，２，・・・，５）は、ロウデコーダ１００に接続され、ソース線選択信号ＳＧＳおよびビット線選択信号ＳＧＤはロウデコーダ１００から送られてくる。なお、本実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいては、２個のＮＡＮＤセルユニットで１個のビット線と、１個のソース線を共有する構成となっている。
また、図１に示すように、本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、支持基板１ａと、この支持基板１ａ上に設けられた埋め込み酸化膜１ｂと、この埋め込み酸化膜１ｂ上に設けられたＳＯＩ層１ｃとを有するＳＯＩ基板上に形成される。ＮＡＮＤセルユニットのＮＡＮＤ列１０および選択ゲートトランジスタＳＳ、ＳＤは、ＮＡＮＤ列１０のメモリセルＭｉ（ｉ＝１，２，・・・，５）の浮遊ゲート４ｉと、選択ゲートトランジスタＳＳ、ＳＤのゲート６Ｓ、６Ｄとが共通のチャネル領域となるＳＯＩ層１ｃ上に、このＳＯＩ層１ｃ上に形成されたゲート絶縁膜２を挟むように形成されている。浮遊ゲート４ｉ（ｉ＝１，２，・・・，５）上には、さらに浮遊ゲート４ｉ上に形成された絶縁膜３を挟むように制御ゲート５ｉが形成されている。各ＮＡＮＤセルユニットにおいては、選択ゲートトランジスタＳＳのＮＡＮＤ列１０に接続する側と反対側のＳＯＩ層１ｃの領域にはソース線ＳＬに接続されるｎ＋不純物拡散層からなるソース領域７が設けられ、選択ゲートトランジスタＳＤのＮＡＮＤ列１０に接続する側と反対側のＳＯＩ層１ｃの領域にはビット線ＢＬに接続する金属電極からなるドレイン８が形成されている。すなわち、各ＮＡＮＤセルユニットは、ＮＡＮＤ列１０と、ＮＡＮＤ列１０の両端に形成された選択ゲートトランジスタＳＳ、ＳＤと、ｎ＋拡散層からなる１個のソース領域７と、金属電極からなる１個のドレイン領域８とを備えている。また、ＮＡＮＤセルユニットは層間絶縁膜１１によって覆われている。
本実施形態において、書き込みと消去の動作は次のようにして行う。
書き込みは、ソース領域７とドレイン領域８とを接地し、選択ゲートトランジスタＳＳ、ＳＤのゲート６Ｓ、６Ｄおよび各メモリセルＭｉ（ｉ＝１，２，・・・，５）の制御ゲート５ｉに正のバイアスを印加することで、共通のチャネル領域となるＳＯＩ１ｃにｎ型の反転層を生じさせる。次いで、書き込みたいメモリセル、例えばメモリセルＭ１の制御ゲート５１に大きな正のバイアスを印加して、電子を浮遊ゲートに注入する。このとき、書き込みたくないメモリセル、例えばＭ２、Ｍ３、Ｍ４、Ｍ５の制御ゲート５２、５３、５４、５５に負のバイアスを印加しても良い。
消去は、ドレイン領域７を接地し、選択ゲートトランジスタＳＳ、ＳＤのゲート６Ｓ、６Ｄおよび各メモリセルＭｉ（ｉ＝１，２，・・・，５）の制御ゲート５ｉに負のバイアスを印加することで、共通のチャネル領域となるＳＯＩ層１ｃにｐ型の反転層を生じさせる。次いで、消去したいメモリセル、例えばメモリセルＭ５の制御ゲート５５に大きな負のバイアスを印加して、ホールを浮遊ゲート４５に注入する。このとき、消去したくないメモリセル、例えばＭ１、Ｍ２、Ｍ３、Ｍ４の制御ゲート５１、５２、５３、５４に正のバイアスを印加しても良い。
読み出しは通常のＮＡＮＤ型フラッシュメモリと同様、ソース領域７を接地、ドレイン領域８に正のバイアスを印加して、読み出したいメモリセル（例えば、メモリセルＭ３）以外のメモリセルの制御ゲート（例えば、Ｍ１、Ｍ２、Ｍ４、Ｍ５の制御ゲート５１、５２、５４、５５）に正のバイアスを印加し、電流が流れるか否かで“０”または“１”の情報として読み出しを行う．
以上の動作時において、本実施形態で特徴的なのは、金属電極からなるドレイン領域８を用いることで、消去動作時にチャネル領域にホールを発生させられることである。このようにすることで、蓄積電荷を使う必要が無いため、完全空乏型のチャネル構造を用いることができ、短チャネル効果に強いメモリが提供できる。
以上の動作時において、本実施形態で特徴的なのは、金属電極からなるドレイン領域８を用いることで、消去動作時にチャネル領域にホールを発生させられることである。このようにすることで、蓄積電荷を使う必要が無いため、完全空乏型のチャネル構造を用いることができ、短チャネル効果に強いメモリが提供できる。
また、単にチャネル内にホールを発生させるだけなら、金属電極からなるドレイン領域の代わりにｐ型不純物拡散層からなるドレイン領域を用いればよいように思われるが、このようにすると読み出し動作時にメモリセルＭｉ（ｉ＝１，２，・・・，５）がゲート付きダイオードとして振舞うこととなり、良好に読み出しを行うことができない。
さらに、ソース領域とドレイン領域の両方に金属電極を用いた場合も、書き込み、消去は本実施形態と同様に行うことができるが、ショットキー障壁による非常に大きなソース抵抗が、読み出し時に流れる電流を著しく小さくしてしまい、このため、良好な読み出しを行うことができない。ちなみに、このようなショットキー障壁はドレイン領域側では問題になることはないため、本実施形態では上述の問題は生じない。
以上のような理由により、本実施形態では、ソース領域にｎ＋不純物拡散層、ドレイン領域に金属電極を用いている。
また、本実施形態においては、各ＮＡＮＤセルユニットに対して、ｎ＋不純物拡散層からなる１個のソース領域７と、金属電極からなる１個のドレイン領域８とが設けられているので、メモリセルとメモリセルの間隔を可及的に小さくすることが可能となり、微細化・大容量化することができる。
（第２実施形態）
第１実施形態では、メモリセルと選択ゲートトランジスタの両方がＳＯＩ基板上に形成されていた。極微細なメモリセル構造の場合、個々のメモリセルのゲート長は典型的には３０ｎｍ以下となるため、短チャネル効果を効果的に抑制するには、ＳＯＩ層１ｃの膜厚はその１／２〜１／４程度以下が良く、この場合、選択ゲートトランジスタＳＳ、ＳＤのオン抵抗がデバイス動作に支障をきたす場合がある。このような場合、オン抵抗を下げるには選択ゲートトランジスタＳＳ、ＳＤのゲート長を短くする必要がある。しかし、選択ゲートトランジスタＳＳ、ＳＤは、書き込み・消去時にメモリセルに印加される高バイアス条件下でも、オン又はオフの状態を保つ必要があるため、現実的にはあまりゲート長を短くすることはできない。
第１実施形態では、メモリセルと選択ゲートトランジスタの両方がＳＯＩ基板上に形成されていた。極微細なメモリセル構造の場合、個々のメモリセルのゲート長は典型的には３０ｎｍ以下となるため、短チャネル効果を効果的に抑制するには、ＳＯＩ層１ｃの膜厚はその１／２〜１／４程度以下が良く、この場合、選択ゲートトランジスタＳＳ、ＳＤのオン抵抗がデバイス動作に支障をきたす場合がある。このような場合、オン抵抗を下げるには選択ゲートトランジスタＳＳ、ＳＤのゲート長を短くする必要がある。しかし、選択ゲートトランジスタＳＳ、ＳＤは、書き込み・消去時にメモリセルに印加される高バイアス条件下でも、オン又はオフの状態を保つ必要があるため、現実的にはあまりゲート長を短くすることはできない。
そこで、第１実施形態の選択ゲートトランジスタＳＳ、ＳＤにおける最も深刻な抵抗は、ソース領域／ドレイン領域の寄生抵抗であり、これは、ＳＯＩ層１ｃの膜厚が非常に薄いことによって生じているものである。従って、これらの問題を解決するためには、選択ゲートトランジスタのみをバルク基板上に作製し、メモリセル領域だけをＳＯＩ基板上に作製するのが良い。
このように構成した完全空乏型ＮＡＮＤフラッシュメモリが本発明の第２実施形態である。すなわち、第２実施形態による完全空乏型ＮＡＮＤフラッシュメモリは、図３に示すように、ＮＡＮＤセルユニットのＮＡＮＤ列１０のメモリセルＭｉ（ｉ＝１，２，・・・，５）の浮遊ゲート４ｉは、バルク基板２０内に形成された埋め込み絶縁膜２１、この絶縁膜２１上に形成された半導体層２２、およびこの半導体層２２上に形成されたゲート絶縁膜２を挟むように、埋め込み絶縁膜２１上に設けられる。一方、選択ゲートトランジスタＳＳ、ＳＤは、バルク基板２０上に形成されたゲート絶縁膜２を挟むようにバルク基板２０上に設けられる。
このように構成したことにより、本実施形態によれば、第１実施形態に比べて更に短チャネル効果を抑制することができるとともに、選択ゲートトランジスタのオン抵抗を下げることができる。なお、本実施形態も第１実施形態と同様に、微細化・大容量化することができるとともに短チャネル効果に強いメモリを得ることができる。
なお、本実施形態のように、部分的にＳＯＩ構造を作製する方法はいろいろある。例えば、ＳＯＩ化したくない部分を公知のフォトリソグラフィー技術によってマスクし、例えばドーズ３ｘ１０１７ｃｍ−２程度の酸素を１５０ｋｅＶ程度の加速電圧でイオンインプランテーションした後、マスクを除去して、５２５ｏＣ程度でアニールするといった、公知のＳＩＭＯＸ(Separation by IMplanted Oxygen) 法を応用するなどすればよい。
（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであって、その断面を図４に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、第２実施形態と同様に、選択ゲートトランジスタのソース／ドレイン寄生抵抗を効率的に低減するものである。
次に、本発明の第３実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであって、その断面を図４に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、第２実施形態と同様に、選択ゲートトランジスタのソース／ドレイン寄生抵抗を効率的に低減するものである。
本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、図１に示す第１実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいて、ソース領域７およびドレイン領域８をのみを持ち上げた構造となっている。すなわち、ソース領域７およびドレイン領域８は、上面がＳＯＩ層１ｃとゲート絶縁膜２との界面よりもゲート絶縁膜２の側に位置している。なお、上記上面の高さはＳＯＩ層１ｃの厚さの倍程度が望ましい。この構造は、第１実施形態の構造を作製した後、ソース領域７およびドレイン領域８上にのみＳｉやＧｅ等を選択エピタキシャル成長させればよい。
本実施形態も第２実施形態と同様の効果を得ることができる。
（第４実施形態）
次に、本発明の第４実施形態による不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであってその断面を図５に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、第２実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいて、ソース領域７およびドレイン領域８をのみを持ち上げた構造となっている。すなわち、ソース領域７およびドレイン領域８は、上面がＳＯＩ層１ｃとゲート絶縁膜２との界面よりもゲート絶縁膜２の側に位置している。なお、上記上面の高さはＳＯＩ層１ｃの厚さの倍程度が望ましい。この構造は、第２実施形態の構造を作製した後、ソース領域７およびドレイン領域８上にのみＳｉやＧｅ等を選択エピタキシャル成長させればよい。
次に、本発明の第４実施形態による不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであってその断面を図５に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、第２実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいて、ソース領域７およびドレイン領域８をのみを持ち上げた構造となっている。すなわち、ソース領域７およびドレイン領域８は、上面がＳＯＩ層１ｃとゲート絶縁膜２との界面よりもゲート絶縁膜２の側に位置している。なお、上記上面の高さはＳＯＩ層１ｃの厚さの倍程度が望ましい。この構造は、第２実施形態の構造を作製した後、ソース領域７およびドレイン領域８上にのみＳｉやＧｅ等を選択エピタキシャル成長させればよい。
本実施形態も第２実施形態と同様の効果を得ることができる。
（第５実施形態）
次に、本発明の第５実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであってその断面を図６に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、図１に示す第１実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいて、各ＮＡＮＤ列のメモリセルＭｉ（ｉ＝１，２，・・・，５）の絶縁膜３を削除して、浮遊ゲート４ｉをチャネル領域１ｃおよびゲート絶縁膜２を挟むように制御ゲート６ｉに対向して埋め込み絶縁膜１ｂ内に設けるとともに、ＳＯＩ層１ｃと反対側の埋め込み絶縁膜１ｂの面に制御ゲート９を設けた構成となっている。制御ゲート９はメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５に共通の制御ゲートとなっている。なお、浮遊ゲート４ｉ（ｉ＝１，２，・・・，５）と、ＳＯＩ層１ｃとの間には絶縁膜が形成されている。
次に、本発明の第５実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであってその断面を図６に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、図１に示す第１実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいて、各ＮＡＮＤ列のメモリセルＭｉ（ｉ＝１，２，・・・，５）の絶縁膜３を削除して、浮遊ゲート４ｉをチャネル領域１ｃおよびゲート絶縁膜２を挟むように制御ゲート６ｉに対向して埋め込み絶縁膜１ｂ内に設けるとともに、ＳＯＩ層１ｃと反対側の埋め込み絶縁膜１ｂの面に制御ゲート９を設けた構成となっている。制御ゲート９はメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５に共通の制御ゲートとなっている。なお、浮遊ゲート４ｉ（ｉ＝１，２，・・・，５）と、ＳＯＩ層１ｃとの間には絶縁膜が形成されている。
本実施形態において、書き込みと消去の動作は次のようにして行う。
書き込みは、ソース領域７とドレイン領域８を接地し、選択ゲートトランジスタＳＳ、ＳＤのゲート６Ｓ、６ＤおよびメモリセルＭｉ（ｉ＝１，２，・・・，５）の制御ゲート６ｉに正のバイアスを印加することで、チャネル領域１ｃにｎ型の反転層を生じさせる。次いで、書き込みたいメモリセル、例えばメモリセルＭ１の制御ゲート６１のバイアスは保持したまま、書き込みたくないメモリセル、例えばメモリセルＭ２、Ｍ３、Ｍ４、Ｍ５の制御ゲート６２、６３、６４、６５に負のバイアスを印加すると、書き込みたいメモリセル、例えばメモリセルＭ１のチャネル領域１ｃにのみ電子が残留する。次いで、制御ゲート９に大きな正のバイアスを印加すると、電子が浮遊ゲート中に注入される。
消去は、書き込みと逆のバイアスを印加するドレイン８を接地し、選択ゲートトランジスタＳＳ、ＳＤのゲート６Ｓ、６ＤおよびメモリセルＭｉ（ｉ＝１，２，・・・，５）の制御ゲート６ｉに負のバイアスを印加することで、チャネル領域１ｃにｐ型の反転層を生じさせる。次いで、消去したいメモリセル、例えばメモリセルＭ３の制御ゲート６３に大きな負のバイアスを印加して、ホールを浮遊ゲート４３に注入する。このとき、消去したくないメモリセル、例えばメモリセルＭ１、Ｍ２、Ｍ４、Ｍ５の制御ゲート６１、６２、６４、６５に正のバイアスを印加しても良い。
本実施形態においては、別の消去動作を行うこともできる。すなわち、ソース領域７およびドレイン領域８を接地し、選択ゲートトランジスタＳＳ、ＳＤのゲート６Ｓ、６ＤおよびメモリセルＭｉ（ｉ＝１，２，・・・，５）の制御ゲート６ｉに対して正のバイアスを印加して、チャネル領域１ｃ内にｎ型の反転層を生じさせた後、制御ゲート９に大きな負のバイアスを印加することによって浮遊ゲート４ｉ中の負電荷を引き抜く。このようにすることで、同じビット線に接続された所望の複数セルの情報を一括して消去することができる。また、このような消去動作を行う場合は、ホールの注入を用いる必要がないため、金属電極からなるドレイン領域の代わりにｎ＋不純物拡散層からなるドレイン領域を用いることができる。
本実施形態も第１実施形態と同様に、微細化・大容量化することができるとともに短チャネル効果に強いメモリを得ることができる。
なお、本実施形態において、図３に示す第２実施形態のように、ＮＡＮＤ列１０は半導体基板２０上に絶縁膜２１を挟むように設けられた半導体層２２に形成し、選択ゲートトランジスタＳＳ、ＳＤ、ソース領域７、およびドレイン領域８を半導体基板２０に形成してもよい。
次に、本実施形態の完全空乏型ＮＡＮＤフラッシュメモリの製造方法の一具体例を図７乃至図１０を参照して説明する。
まず、図７に示すように、Ｓｉ基板３０上に１０ｎｍ程度の熱酸化膜３２を形成後、リンドープポリシリコンなどを例えばＣＶＤ(Chemical Vapor Deposition)法を用いて堆積し，公知のリソグラフィー技術によってパターニングし、浮遊ゲート４ｉ（ｉ＝１，２，・・・，５）を形成する。
次に、図８に示すように、ＣＶＤ法を用いて例えばＴＥＯＳからなる絶縁膜３４を堆積し、パターニングされた浮遊ゲート４ｉ（ｉ＝１，２，・・・，５）を埋め込む。続いて、絶縁膜３４の上面を例えば、ＣＭＰ(Chemical Mechanical Polising)法などで平坦化した後、再度ＣＶＤ法を用いてリンドープポリシリコン膜を堆積してパターニングし、制御ゲート９を形成する。
次に、図９に示すように，さらにＣＶＤ法を用いてＳｉ膜３６を堆積後、必要であれば上面をＣＭＰ法などで平坦化する。
次に、Ｓｉ膜３６にＨ＋イオン等をイオンインプランテーションした後に熱処理をする。その後、ひっくり返して、Ｓｉ基板３０の上面をＣＭＰ等で平坦化し、ＳＯＩ層１ｃを形成する。すると、図１０に示す構造が得られる。絶縁膜３２および絶縁膜３４が絶縁膜１ｂとなる。後は、公知の技術によって制御ゲート等を作製すれば、図６に示す構造が得られる。
（第６実施形態）
次に、本発明の第６実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は完全空乏型ＮＡＮＤフラッシュメモリであって、その断面を図１１に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、図６に示す第５実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいて、ソース領域７およびドレイン領域８をのみを持ち上げた構造となっている。すなわち、ソース領域７およびドレイン領域８は、上面がＳＯＩ層１ｃとゲート絶縁膜２との界面よりもゲート絶縁膜２の側に位置している。なお、上記上面の高さはＳＯＩ層１ｃの厚さの倍程度が望ましい。この構造は、第５実施形態の構造を作製した後、ソース領域７およびドレイン領域８上にのみＳｉやＧｅ等を選択エピタキシャル成長させればよい。このよう構造にしたことにより、第５実施形態に比べて選択ゲートトランジスタのソース／ドレインの寄生抵抗を効率的に低減することができる。
次に、本発明の第６実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は完全空乏型ＮＡＮＤフラッシュメモリであって、その断面を図１１に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、図６に示す第５実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいて、ソース領域７およびドレイン領域８をのみを持ち上げた構造となっている。すなわち、ソース領域７およびドレイン領域８は、上面がＳＯＩ層１ｃとゲート絶縁膜２との界面よりもゲート絶縁膜２の側に位置している。なお、上記上面の高さはＳＯＩ層１ｃの厚さの倍程度が望ましい。この構造は、第５実施形態の構造を作製した後、ソース領域７およびドレイン領域８上にのみＳｉやＧｅ等を選択エピタキシャル成長させればよい。このよう構造にしたことにより、第５実施形態に比べて選択ゲートトランジスタのソース／ドレインの寄生抵抗を効率的に低減することができる。
また、本実施形態も第５実施形態と同様に、微細化・大容量化することができるとともに短チャネル効果に強いメモリを得ることができる。
（第７実施形態）
次に、本発明の第７実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであってその断面を図１２に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、図１１に示す第６実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいて、埋め込み絶縁膜１ｂおよび浮遊ゲート４４１、４２、４３、４４、４５の代わりに、電荷蓄積絶縁膜１ｄを用いたものである。電荷蓄積絶縁膜１ｄは、具体的には、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２や、ＳｉＯ２／Ａｌ２Ｏ３／ＳｉＯ２といった，絶縁膜によって電荷をトラップする膜を挟み込んだ積層膜や、Ｓｉナノドットを分散させた酸化膜などを用いることができる。
次に、本発明の第７実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、完全空乏型ＮＡＮＤフラッシュメモリであってその断面を図１２に示す。本実施形態の完全空乏型ＮＡＮＤフラッシュメモリは、図１１に示す第６実施形態の完全空乏型ＮＡＮＤフラッシュメモリにおいて、埋め込み絶縁膜１ｂおよび浮遊ゲート４４１、４２、４３、４４、４５の代わりに、電荷蓄積絶縁膜１ｄを用いたものである。電荷蓄積絶縁膜１ｄは、具体的には、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２や、ＳｉＯ２／Ａｌ２Ｏ３／ＳｉＯ２といった，絶縁膜によって電荷をトラップする膜を挟み込んだ積層膜や、Ｓｉナノドットを分散させた酸化膜などを用いることができる。
このような構造の場合、公知のＳＯＩ基板作製技術を簡単に応用できるため、作製がさらに容易となる。
本実施形態における書き込み・読み出し・消去の動作は第５実施形態と同様である。また、第５実施形態の変形例と同様に、ホールのトンネルを用いない消去モードで動作させる場合、金属電極からなるドレインの代わりにｎ＋不純物拡散層からなるドレインを用いることができる。
また、本実施形態も第５実施形態と同様に、微細化・大容量化することができるとともに短チャネル効果に強いメモリを得ることができる。
上記第１乃至第７各実施形態においては、チャネルを完全空乏状態にして短チャネル効果を抑制している。このため、ＳＯＩ層１ｃの膜厚は、最大でゲート長の半分、望ましくは、ゲート長の１／３〜１／４程度にするのが好ましい。
以上説明したように、本発明の各実施形態によれば、微細化・大容量化することができるとともに短チャネル効果に強いメモリを得ることができる。
また、ショットキー電極によって電子とホールの双方をチャネルに提供できることから、完全空乏型のチャネルと組み合わせることで、セル間のソース・ドレインを形成すること無しに書き込み，読み出し，消去の動作を行うことができる。
１ ＳＯＩ基板
１ａ 支持基板
１ｂ 埋め込み絶縁膜
１ｃ ＳＯＩ層（チャネル領域）
２ ゲート絶縁膜
３ 絶縁膜
４１〜４５ 浮遊ゲート
５１〜５５ 制御ゲート
６Ｓ 選択ゲートトランジスタのゲート
６Ｄ 選択ゲートトランジスタのゲート
７ ソース領域
８ ドレイン領域
９ 制御ゲート
１０ ＮＡＮＤ列
１１ 層間絶縁膜
ＢＬ ビット線
Ｍ１〜Ｍ５ メモリセル
ＳＳ 選択ゲートトランジスタ
ＳＤ 選択ゲートトランジスタ
ＳＧＳ ソース線選択信号
ＳＧＤ ビット線選択信号
ＳＬ ソース線
ＷＬ１〜ＷＬ５ ワード線
１ａ 支持基板
１ｂ 埋め込み絶縁膜
１ｃ ＳＯＩ層（チャネル領域）
２ ゲート絶縁膜
３ 絶縁膜
４１〜４５ 浮遊ゲート
５１〜５５ 制御ゲート
６Ｓ 選択ゲートトランジスタのゲート
６Ｄ 選択ゲートトランジスタのゲート
７ ソース領域
８ ドレイン領域
９ 制御ゲート
１０ ＮＡＮＤ列
１１ 層間絶縁膜
ＢＬ ビット線
Ｍ１〜Ｍ５ メモリセル
ＳＳ 選択ゲートトランジスタ
ＳＤ 選択ゲートトランジスタ
ＳＧＳ ソース線選択信号
ＳＧＤ ビット線選択信号
ＳＬ ソース線
ＷＬ１〜ＷＬ５ ワード線
Claims (8)
- 半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜を挟むように前記半導体基板上に形成された共通のチャネル領域となる第１導電型の半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲートとを有するメモリセルトランジスタが複数個直列に接続されたＮＡＮＤ列と、
前記ＮＡＮＤ列の一端側の前記半導体層に形成された第２導電型の不純物拡散層からなる１個のソース領域と、
前記ＮＡＮＤ列の他端側の前記半導体層に形成された金属電極からなる１個のドレイン領域と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記ＮＡＮＤ列の一端と前記ソース領域との間の前記半導体層に形成された第１選択ゲートトランジスタと、
前記ＮＡＮＤ列の他端と前記ドレイン領域との間の前記半導体層に形成された第２選択ゲートトランジスタと、
を更に備えていることを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 上面に共通のチャネル領域となる第１導電型の半導体層を有する半導体基板と、
前記半導体層の下面の一部の領域に上面が接するように前記半導体基板内に埋め込まれた第１絶縁膜と、
前記第１絶縁膜とオーバーラップする前記半導体層の第１領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲートとを有するメモリセルトランジスタが複数個直列に接続されたＮＡＮＤ列と、
前記ＮＡＮＤ列の一端側の、前記第１絶縁膜とオーバーラップしない前記半導体層の第２領域に形成された第２導電型の不純物拡散層からなる１個のソース領域と、
前記ＮＡＮＤ列の他端側の前記第１絶縁膜とオーバーラップしない前記半導体層の第３領域に形成された金属電極からなる１個のドレイン領域と、
前記ＮＡＮＤ列の一端と前記ソース領域との間の前記半導体層の第２領域に形成された第１選択ゲートトランジスタと、
前記ＮＡＮＤ列の他端と前記ドレイン領域との間の前記半導体層の第３領域に形成された第２選択ゲートトランジスタと、
を備えていることを特徴とする不揮発性半導体記憶装置。 - 前記ソース領域およびドレイン領域は、上面が前記半導体層と前記ゲート絶縁膜との界面よりも前記ゲート絶縁膜側に位置していることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
- 上面に共通のチャネル領域となる第１導電型の半導体層を有する半導体基板と、
前記半導体層の下面の一部の領域に上面が接するように前記半導体基板内に埋め込まれた第１絶縁膜と、
前記第１絶縁膜とオーバーラップする前記半導体層の第１領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御ゲートと、前記制御ゲートに対向するように前記第１絶縁膜内に形成された浮遊ゲートを有するメモリセルトランジスタが複数個直列に接続されたＮＡＮＤ列と、
前記ＮＡＮＤ列の一端側の、前記第１絶縁膜とオーバーラップしない前記半導体層の第２領域に形成された第２導電型の不純物拡散層からなる１個のソース領域と、
前記ＮＡＮＤ列の他端側の前記第１絶縁膜とオーバーラップしない前記半導体層の第３領域に形成された１個のドレイン領域と、
前記ＮＡＮＤ列の一端と前記ソース領域との間の前記半導体層の第２領域に形成された第１選択ゲートトランジスタと、
前記ＮＡＮＤ列の他端と前記ドレイン領域との間の前記半導体層の第３領域に形成された第２選択ゲートトランジスタと、
を備えていることを特徴とする不揮発性半導体記憶装置。 - 前記ソース領域およびドレイン領域は、上面が前記半導体層と前記ゲート絶縁膜との界面よりも前記ゲート絶縁膜側に位置していることを特徴とする請求項５記載の不揮発性半導体記憶装置。
- 前記ドレイン領域は金属電極であることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
- 前記ドレイン領域は第２導電型の不純物拡散層であることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
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