CN101136414A - 非易失性半导体存储装置及其制造方法 - Google Patents

非易失性半导体存储装置及其制造方法 Download PDF

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Abstract

能够实现微细化·大容量化，同时还能够得到对短沟道效应有很强抵抗力的存储器。具有：形成在半导体衬底上的第1绝缘膜；夹着上述第1绝缘膜地形成在上述半导体衬底上的半导体层；将多个具有形成在上述半导体层上的栅绝缘膜、形成在上述栅绝缘膜上的浮栅、形成在上述浮栅上的第2绝缘膜、形成在上述第2绝缘膜上的控制栅的存储单元晶体管串联而构成的NAND列；形成在上述NAND列一端的具有杂质扩散层的源极区域；以及形成在上述NAND列另一端的具有金属电极的漏极区域。

Description

非易失性半导体存储装置及其制造方法
相关申请
本申请要求2006年8月28日在日本提交的在先日本专利申请No.2006-231073的优先权。
技术领域
本发明涉及将具有电荷存储层和控制栅的存储晶体管作为存储单元的非易失性半导体存储装置及其制造方法。
背景技术
作为电可擦写非易失性半导体存储装置(EEPROM)的存储单元，公知的是被称为NAND型闪存的、栅部具有电荷存储层和控制栅、利用隧道电流向电荷存储层注入电荷、从电荷存储层放出电荷的MOS晶体管结构的存储单元。该存储单元中，根据电荷存储层中电荷存储状态的不同而不同的阈值电压，将数据存储为“0”、“1”。例如，将电子注入到作为电荷存储层的浮栅时，将衬底接地，向控制栅施加正高压。这时，通过来自衬底侧的隧道电流向浮栅注入电子。通过该电子注入，存储单元的阈值电压向正方向移动。放出浮栅的电子时，将控制栅接地，向源漏扩散层或者衬底这二者中任意一个施加正高压。这时，通过隧道电流从浮栅向衬底侧放出电子。通过该电子放出，存储单元的阈值电压向负方向移动。
但是，近几年随着信息化社会的高度化、数字化，上述非易失性半导体存储装置迅速向微细化·大容量化发展，短沟道效应和单元间干涉效果以及作为制造难度的微细化所伴随的问题，导致产品开发变得困难。其中，短沟道效应是一个重大问题，会导致ON/OFF比的劣化等，明显降低存储器的性能。因此，有人提出从本质上对短沟道效应有抵抗力的、利用了完全耗尽型(FD)沟道结构的存储单元(例如参照特开2000-174241号公报)。
并且，随着微细化的发展，使单元与单元的间隔低于例如32nm左右时，在单元与单元间制作源极·漏极在技术上也变得困难。
发明内容
本发明是考虑到上述情况发明的，目的在于提供能够实现微细化·大容量化的非易失性半导体存储装置及其制造方法。
根据本发明第1方式的非易失性半导体存储装置，其特征在于，具有：形成在半导体衬底上的第1绝缘膜；夹着上述第1绝缘膜地形成在上述半导体衬底上的半导体层；将多个具有形成在上述半导体层上的栅绝缘膜、形成在上述栅绝缘膜上的浮栅、形成在上述浮栅上的第2绝缘膜、形成在上述第2绝缘膜上的控制栅的存储单元晶体管串联而构成的NAND列；形成在上述NAND列一端的具有杂质扩散层的源极区域；以及形成在上述NAND列另一端的具有金属电极的漏极区域。
根据本发明第2方式的非易失性半导体存储装置，其特征在于，具有：形成在半导体衬底上的第1绝缘膜；夹着上述第1绝缘膜地形成在上述半导体衬底上的半导体层；将多个具有形成在上述半导体层上的栅绝缘膜、形成在上述栅绝缘膜上的控制栅、与上述控制栅相对地形成在上述第1绝缘膜内的浮栅的存储单元晶体管串联而构成的NAND列；与上述NAND列对应地形成在上述半导体衬底与上述第1绝缘膜之间的共同控制栅；形成在上述NAND列一端的源极区域；以及
形成在上述NAND列另一端的漏极区域。
根据本发明第3方式的非易失性半导体存储装置的制造方法，其特征在于，包括：在半导体衬底的第1面上形成第1绝缘膜的工序；在上述第1绝缘膜上形成多个浮栅的工序；形成第2绝缘膜、以覆盖上述多个浮栅的工序；在上述第2绝缘膜上形成共同控制栅的工序；形成第1半导体层、以覆盖上述共同控制栅的工序；将上述半导体衬底上下翻转、使上述半导体衬底中与上述第1面相对的第2面平坦化、以形成第2半导体层的工序。
附图说明
图1为表示第1实施方式中非易失性半导体存储装置的剖面图。
图2为本发明一实施方式中非易失性半导体存储装置的电路图。
图3为表示第2实施方式中非易失性半导体存储装置的剖面图。
图4为表示第3实施方式中非易失性半导体存储装置的剖面图。
图5为表示第4实施方式中非易失性半导体存储装置的剖面图。
图6为表示第5实施方式中非易失性半导体存储装置的剖面图。
图7为表示第5实施方式中非易失性半导体存储装置制造工序的剖面图。
图8为表示第5实施方式中非易失性半导体存储装置制造工序的剖面图。
图9为表示第5实施方式中非易失性半导体存储装置制造工序的剖面图。
图10为表示第5实施方式中非易失性半导体存储装置制造工序的剖面图。
图11为表示第6实施方式中非易失性半导体存储装置的剖面图。
图12为表示第7实施方式中非易失性半导体存储装置的剖面图。
具体实施方式
下面参照附图说明本发明的实施方式。本实施方式并不限定本发明。下面的实施方式中，可以将p型半导体的结构要素替换为n型半导体，也可以将n型半导体的结构要素替换为p型半导体。
(第1实施方式)
根据本发明第1实施方式的非易失性半导体存储装置是完全耗尽型NAND闪存，其电路如图2所示，存储单元阵列的位线方向的剖面如图1所示。
如图2所示，本实施方式的完全耗尽型NAND闪存是将NAND单元部件排列成矩阵状，该NAND单元部件具有由串联连接的多个存储单元M1、M2、M3、M4、M5构成的NAND列10和在该NAND列10两端分别设置1个的2个选通晶体管SS、SD。字线WLi与存储单元Mi(i＝1，2，...，5)的栅极连接。选通晶体管SS的结构为：一端与NAND列10的一端连接，另一端与源极线SL连接，栅极上施加源极线选择信号SGS。选通晶体管SD的结构为：一端与NAND列10的另一端连接，另一端与位线(例如位线BL1)连接，栅极上施加了位线选择信号SGD。各字线WLi(i＝1，2，...，5)与行译码器100连接，源极线选择信号SGS和位线选择信号SGD从行译码器100送出。而且，本实施方式的完全耗尽型NAND闪存中，由2个NAND单元部件共用1个位线和1个源极线。
另外，如图1所示，本实施方式的完全耗尽型NAND闪存形成在SOI衬底上，该SOI衬底具有，支持衬底1a、设置在该支持衬底1a上的埋入氧化膜1b和设置在该埋入氧化膜1b上的SOI层1c。NAND单元部件的NAND列10和选通晶体管SS、SD中，在作为共同沟道区域的SOI层1c上，夹着形成在该SOI层1c上的栅绝缘膜2形成NAND列10的存储单元Mi(i＝1，2，...，5)的浮栅4i和选通晶体管SS、SD的栅极6S、6D。浮栅4i(i＝1，2，...，5)上，夹着形成在浮栅4I上的绝缘膜3形成控制栅5i。各NAND单元部件中，选通晶体管SS中与NAND列10连接侧的相反侧的SOI层1c区域上设置了与源极线SL连接的n+杂质扩散层构成的源极区域7，选通晶体管SD的与NAND列10连接侧的相反侧的SOI层1c的区域上设置了与位线BL连接的由金属电极构成的漏极8。即，各NAND单元部件具有NAND列10、形成在NAND列10两端的选通晶体管SS、SD、由n+扩散层构成的1个源极区域7、由金属电极构成的1个漏极区域8。并且，NAND单元部件被层间绝缘膜11覆盖。
本实施方式中，写入和擦除动作如下。
写入时，将源极区域7和漏极区域8接地，向选通晶体管SS、SD的的栅极6S、6D及各存储单元Mi(i＝1，2，...，5)的控制栅5I上施加正偏压，由此，在作为共同沟道区域的SOI层1c上产生n型反转层。然后向欲写入的存储单元、例如存储单元M1的控制栅51上施加大的正偏压，从而将电子注入到浮栅。这时，也可以向不欲写入的存储单元、例如M2、M3、M4、M5的控制栅52、53、54、55上施加负偏压。
擦除时，将源极区域7接地，向选通晶体管SS、SD的栅极6S、6D及各存储单元Mi(i＝1，2，...，5)的控制栅5I上施加负偏压，由此，在作为共同沟道区域的SOI层1c上产生p型反转层。然后向欲擦除的存储单元、例如存储单元M5的控制栅55上施加大的负偏压，从而将空穴注入到浮栅45。这时，也可以向不欲擦除的存储单元、例如M1、M2、M3、M4的控制栅51、52、53、54上施加正偏压。
读出与通常的NAND型闪存一样，将源极区域7接地，向漏极区域8上施加正偏压，向欲读出的存储单元(例如存储单元M3)以外的存储单元的控制栅(例如M1、M2、M4、M5的控制栅51、52、54、55)上施加正偏压，根据电流是否流动，读出“0”或“1”的信息。
以上动作中，本实施方式的特征是，通过使用由金属电极构成的漏极区域8，擦除动作时在沟道区域中产生空穴。由此，就不需要使用存储电荷，所以可以使用完全耗尽型沟道结构，能够提供对短沟道效应有较强抵抗力的存储器。
另外，如果只是在沟道内产生空穴，就可以用由p型杂质扩散层构成的漏极区域来代替由金属电极构成的漏极区域，但是这样的话，读出动作时存储单元Mi(i＝1，2，...，5)就作为带栅极的二极管动作，不能很好地读出。
源极区域和漏极区域都使用金属电极时，写入、擦除都与本实施方式相同，但肖脱基势垒产生的非常大的源极电阻，使读出时流动的电流明显变小，因此，不能很好地读出。而上述肖脱基势垒在漏极区域侧不会有问题，所以本实施方式不会产生上述问题。
由上述原因，本实施方式中，源极区域使用n+杂质扩散层，漏极区域使用金属电极。
另外，本实施方式中，对于各NAND单元部件，设置了由n+杂质扩散层构成的1个源极区域7和由金属电极构成的1个漏极区域8，所以存储单元与存储单元的间隔能够尽可能地小，能够实现微细化·大容量化。
(第2实施方式)
第1实施方式中，存储单元和选通晶体管都形成在SOI衬底上。在极其微细的存储单元结构中，各存储单元的典型的栅长在30nm以下，所以为了有效抑制短沟道效应，SOI层1c的膜厚最好是大约在其1/2～1/4以下，这时，选通晶体管SS、SD的通态电阻可能会影响装置动作。这种情况下，为了减小通态电阻，必须缩短选通晶体管SS、SD的栅长。但是，选通晶体管SS、SD即使在写入·擦除时施加在存储单元上的高偏压条件下，也必须保持导通或截止的状态，所以实际上是不能过于缩短栅长。
因此，第1实施方式的选通晶体管SS、SD中最严重的电阻，是源极区域/漏极区域的寄生电阻，这是由于SOI层1c的膜厚非常薄而产生的。因此，为了解决这些问题，最好只将选通晶体管设置在体衬底上，只将存储单元区域设置在SOI衬底上。
这种结构的完全耗尽型NAND闪存是本发明的第2实施方式。即，根据第2实施方式的完全耗尽型NAND闪存，如图3所示，NAND单元部件的NAND列10的存储单元Mi(i＝1，2，...，5)的浮栅4I设置在埋入绝缘膜21上，夹着形成在体衬底20内的埋入绝缘膜21、形成在该绝缘膜21上的半导体层22以及形成在该半导体层22上的栅绝缘膜2。另外，选通晶体管SS、SD设置在体衬底20上，夹着形成在体衬底20上的栅绝缘膜2。
通过上述结构，根据本实施方式，比第1实施方式更能抑制短沟道效应，同时还能够减小选通晶体管的通态电阻。而且，本实施方式与第1实施方式一样，能够实现微细化·大容量化，同时还能够得到对短沟道效应的抗扰性强的存储器。
像本实施方式这样部分地制造SOI结构的方法有很多种。例如，通过公知的光刻技术在对不进行SOI处理的部分进行掩模遮挡，例如可以使用公知的SIMOX(注氧隔离)法，即，以150keV左右的加速电压、3×1017cm-2左右剂量的氧进行离子注入后，除去掩模，然后用525℃左右退火。
(第3实施方式)
接着说明根据本发明第3实施方式的非易失性半导体存储装置。本实施方式的非易失性半导体存储装置是完全耗尽型NAND闪存，其剖面如图4所示。本实施方式的完全耗尽型NAND闪存与第2实施方式一样，有效地减小了选通晶体管的源极/漏极寄生电阻。
本实施方式的完全耗尽型NAND闪存结构，是在图1所示的第1实施方式的完全耗尽型NAND闪存中只将源极区域7和漏极区域8抬高而形成的。即，源极区域7和漏极区域8的上面，比 SOI层1c与栅绝缘膜2的界面还要靠近栅绝缘膜2侧。而且，上述上面的高度最好是SOI层1c厚度的2倍左右。该结构，可以在制成第1实施方式的结构后，通过只在源极区域7和漏极区域8上选择外延生长Si或Ge等来制成。
本实施方式也能得到与第2实施方式同样的效果。
(第4实施方式)
根据本发明第4实施方式的非易失性半导体存储装置，是完全耗尽型NAND闪存，其剖面如图5所示。本实施方式的完全耗尽型NAND闪存的结构，是在第2实施方式的完全耗尽型NAND闪存中只将源极区域7和漏极区域8抬高而形成的。即，源极区域7和漏极区域8的上面，比SOI层1c与半导体层22的界面还要靠近栅绝缘膜2侧。而且，上述上面的高度最好是半导体层22厚度的2倍左右。该结构，可以在制成第2实施方式的结构后，通过只在源极区域7和漏极区域8上选择外延生长Si或Ge等来制成。
本实施方式也能得到与第2实施方式同样的效果。
(第5实施方式)
下面说明根据本发明第5实施方式的非易失性半导体存储装置。本实施方式的非易失性半导体存储装置是完全耗尽型NAND闪存，其剖面如图6所示。本实施方式的完全耗尽型NAND闪存的结构是，在图1所示的第1实施方式的完全耗尽型NAND闪存中，将各NAND列的存储单元Mi(i＝1，2，...，5)的绝缘膜3消除，将浮栅4i与控制栅6i相对(对置)地设置在埋入绝缘膜1b内，夹着沟道区域1c和栅绝缘膜2，同时在埋入绝缘膜1b的与SOI层1c相反侧的面上设置控制栅9。控制栅9是与存储单元M1、M2、M3、M4、M5共通的控制栅。并且，浮栅4i(i＝1，2，...，5)与SOI层1c之间形成绝缘膜。
本实施方式中，写入和擦除动作如下。
写入时，将源极区域7和漏极区域8接地，向选通晶体管SS、SD的的栅极6S、6D及存储单元Mi(i＝1，2，...，5)的控制栅6i上施加正偏压，由此，在沟道区域1c上产生n型反转层。然后保持欲写入的存储单元、例如存储单元M1的控制栅61的偏压，向不欲写入的存储单元、例如存储单元M2、M3、M4、M5的控制栅62、63、64、65上施加负偏压，于是，只在欲写入的存储单元、例如存储单元M1的沟道区域1c上留下电子。然后向控制栅9上施加大的正偏压，于是电子注入到浮栅中。
擦除时，将施加了与写入相反的偏压的漏极8接地，向选通晶体管SS、SD的栅极6S、6D及存储单元Mi(i＝1，2，...，5)的控制栅6i上施加负偏压，由此，在沟道区域1c上产生p型反转层。然后向欲擦除的存储单元、例如存储单元M3的控制栅63上施加大的负偏压，将空穴注入到浮栅43。这时，也可以向不欲擦除的存储单元、例如M1、M2、M4、M5的控制栅61、62、64、65上施加正偏压。
本实施方式中，也可以进行其他的擦除动作。即，将源极区域7和漏极区域8接地，向选通晶体管SS、SD的的栅极6S、6D及各存储单元Mi(i＝1，2，...，5)的控制栅6i上施加正偏压，以在沟道区域1c内产生n型反转层，然后向控制栅9施加大的负偏压，由此抽出浮栅4i中的负电荷。通过上述动作，能够一并擦除与相同位线连接的所期望的多个单元信息。另外，进行上述擦除动作时，由于不需要使用空穴注入，可以用由n+杂质扩散层构成的漏极区域来代替由金属电极构成的漏极区域。
本实施方式也与第1实施方式一样，能够实现微细化·大容量化，同时还能够得到对短沟道效应的抗扰性强的存储器。
而且，本实施方式中，也可以像图3所示的第2实施方式那样，在夹着绝缘膜21地设置在半导体衬底20上的半导体层22上形成NAND列10，选通晶体管SS、SD、源极区域7、漏极区域8形成在半导体衬底20上。
下面参照图7至图10说明本实施方式的完全耗尽型NAND型闪存制造方法的一个具体例。
首先，如图7所示，在Si衬底30上形成10nm左右的热氧化膜32后，例如使用CVD(化学汽相淀积)法淀积磷掺杂多晶硅等，由公知的蚀刻技术形成图案，形成浮栅4i(i＝1，2，...，5)。
然后，如图8所示，使用CVD法淀积例如TEOS构成的绝缘膜34，埋入形成图案后的浮栅4i(i＝1，2，...，5)。接着，使用如CMP(化学机械研磨)法等使绝缘膜34的上面平坦化后，再次使用CVD法淀积磷掺杂多晶硅膜，形成图案，形成控制栅9。
接着，如图9所示，再使用CVD法淀积Si膜36，如果有必要，使用CMP法等使上面平坦化。
然后，向Si膜36离子注入H+离子等后进行热处理。接着，翻转，用CMP等将Si衬底30上面平坦化，形成SOI层1c。于是得到图10所示的结构。将绝缘膜32和绝缘膜34成为绝缘膜1b。然后用公知的技术制作栅绝缘膜2、控制栅41～45、源极区域7、漏极区域8等，得到图6所示的结构。
(第6实施方式)
下面说明根据本发明第6实施方式的非易失性半导体存储装置。本实施方式的非易失性半导体存储装置是完全耗尽型NAND闪存，其剖面如图11所示。本实施方式的完全耗尽型NAND闪存，是在图6所示的第5实施方式的完全耗尽型NAND闪存中只将源极区域7和漏极区域8抬高而形成的。即，源极区域7和漏极区域8的上面，比SOI层1c与栅绝缘膜2的界面还要靠近栅绝缘膜2侧。而且，上述上面的高度最好是SOI层1c厚度的2倍左右。该结构，可以在制成第5实施方式的结构后，只在源极区域7和漏极区域8上选择外延生长Si或Ge等来形成。通过上述结构，与第5实施方式相比，能够有效减小选通晶体管源极/漏极的寄生电阻。
本实施方式也与第5实施方式一样，能够实现微细化·大容量化，同时还能够得到对短沟道效应的抗扰性强的存储器。
(第7实施方式)
接着说明根据本发明第7实施方式的非易失性半导体存储装置。本实施方式的非易失性半导体存储装置是完全耗尽型NAND闪存，其剖面如图12所示。本实施方式的完全耗尽型NAND闪存的结构是，在图11所示的第6实施方式的完全耗尽型NAND闪存中，用电荷存储绝缘膜1d来代替埋入绝缘膜1b和浮栅41、42、43、44、45。电荷存储绝缘膜1d，具体来说，可以使用SiO2/Si3N4/SiO2和SiO2/Al2O3/SiO2之类的、由绝缘膜夹着俘获电荷的膜的叠层膜或将Si纳米微粒分散后的氧化膜等。
上述结构，可以简单应用公知的SOI衬底制作技术，所以制作上更容易。
本实施方式中的写入·读出·擦除动作与第5实施方式一样。另外，与第5实施方式的变形例一样，由不使用空穴的隧道的擦除模式来动作时，可以使用由n+杂质扩散层构成的漏极来代替由金属电极构成的漏极。
而且，本实施方式也与第5实施方式一样，能够实现微细化·大容量化，同时还能够得到对短沟道效应的抗扰性强的存储器。
上述第1至第7实施方式中，使沟道成为完全耗尽状态来抑制短沟道效应。因此，SOI层1c的膜厚最大为栅长的一半，最好为栅长的1/3～1/4左右。
如以上说明，根据本发明的各实施方式，能够实现微细化·大容量化，同时还能够得到对短沟道效应的抗扰性强的存储器。
另外，由肖脱基电极可以向沟道提供电子和空穴，所以通过与完全耗尽型沟道组合，可以在不形成单元间的源极·漏极的情况下进行写入、读出、擦除的动作。
如以上说明，根据本发明各实施方式，能够实现适合微细化·大容量化的非易失性半导体存储装置。

Claims (18)

1.一种非易失性半导体存储装置，其特征在于，具有：
形成在半导体衬底上的第1绝缘膜；
夹着上述第1绝缘膜地形成在上述半导体衬底上的半导体层；
将多个具有形成在上述半导体层上的栅绝缘膜、形成在上述栅绝缘膜上的浮栅、形成在上述浮栅上的第2绝缘膜、形成在上述第2绝缘膜上的控制栅的存储单元晶体管串联而构成的NAND列；
形成在上述NAND列一端的具有杂质扩散层的源极区域；以及
形成在上述NAND列另一端的具有金属电极的漏极区域。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域形成在上述半导体层上，还具有：
形成在上述NAND列一端与上述源极区域间的上述半导体层上的第1选通晶体管；以及
形成在上述NAND列另一端与上述漏极区域间的上述半导体层上的第2选通晶体管。
3.根据权利要求2所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域的上面，比上述半导体层与上述栅绝缘膜的界面还要靠近上述栅绝缘膜侧。
4.根据权利要求3所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域的从下面到上面的高度是上述半导体层厚度的2倍。
5.根据权利要求1所述的非易失性半导体存储装置，上述源极区域和漏极区域形成在上述半导体衬底上，其特征在于，还具有：
形成在上述NAND列一端与上述源极区域间的上述半导体衬底上的第1选通晶体管；以及
形成在上述NAND列另一端与上述漏极区域间的上述半导体衬底上的第2选通晶体管。
6.根据权利要求5所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域的上面，比上述半导体层与上述栅绝缘膜的界面还要靠近上述栅绝缘膜侧。
7.根据权利要求6所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域的从下面到上面的高度是上述半导体层厚度的2倍。
8.一种非易失性半导体存储装置，其特征在于，具有：
形成在半导体衬底上的第1绝缘膜；
夹着上述第1绝缘膜地形成在上述半导体衬底上的半导体层；
将多个具有形成在上述半导体层上的栅绝缘膜、形成在上述栅绝缘膜上的控制栅、与上述控制栅相对地形成在上述第1绝缘膜内的浮栅的存储单元晶体管串联而构成的NAND列；
与上述NAND列对应地形成在上述半导体衬底与上述第1绝缘膜之间的共同控制栅；
形成在上述NAND列一端的源极区域；以及
形成在上述NAND列另一端的漏极区域。
9.根据权利要求8所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域形成在上述半导体层上，还具有：
形成在上述NAND列一端与上述源极区域间的上述半导体层上的第1选通晶体管；以及
形成在上述NAND列另一端与上述漏极区域间的上述半导体层上的第2选通晶体管。
10.根据权利要求9所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域的上面，比上述半导体层与上述栅绝缘膜的界面还要靠近上述栅绝缘膜侧。
11.根据权利要求10所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域的从下面到上面的高度是上述半导体层厚度的2倍。
12.根据权利要求8所述的非易失性半导体存储装置，上述源极区域和漏极区域形成在上述半导体衬底上，其特征在于，还具有：
形成在上述NAND列一端与上述源极区域间的上述半导体衬底上的第1选通晶体管；以及
形成在上述NAND列另一端与上述漏极区域间的上述半导体衬底上的第2选通晶体管。
13.根据权利要求12所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域的上面，比上述半导体层与上述栅绝缘膜的界面还要靠近上述栅绝缘膜侧。
14.根据权利要求13所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域的从下面到上面的高度是上述半导体层厚度的2倍。
15.根据权利要求8所述的非易失性半导体存储装置，其特征在于，上述源极区域是杂质扩散层，上述漏极区域是金属电极。
16.根据权利要求8所述的非易失性半导体存储装置，其特征在于，上述源极区域和漏极区域是杂质扩散层。
17.一种非易失性半导体存储装置的制造方法，其特征在于，包括：
在半导体衬底的第1面上形成第1绝缘膜的工序；
在上述第1绝缘膜上形成多个浮栅的工序；
形成第2绝缘膜、以覆盖上述多个浮栅的工序；
在上述第2绝缘膜上形成共同控制栅的工序；
形成第1半导体层、以覆盖上述共同控制栅的工序；
将上述半导体衬底上下翻转、使上述半导体衬底中与上述第1面相对的第2面平坦化、以形成第2半导体层的工序。
18.根据权利要求17所述的非易失性半导体存储装置的制造方法，其特征在于，还包括：
在上述多个浮栅各自正上方的上述第2半导体层上形成栅绝缘膜的工序；
在上述栅绝缘膜上形成控制栅的工序；以及
在上述第2半导体层上形成源极区域和漏极区域的工序。
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