JP2005538540A - 高密度nrom−finfet - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 136
- 239000004065 semiconductor Substances 0.000 claims abstract description 88
- 238000002347 injection Methods 0.000 claims abstract description 41
- 239000007924 injection Substances 0.000 claims abstract description 41
- 239000002800 charge carrier Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 14
- 101150083013 FIN1 gene Proteins 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 150000004767 nitrides Chemical group 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000013067 intermediate product Substances 0.000 description 16
- 230000005684 electric field Effects 0.000 description 13
- 239000002784 hot electron Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000001154 acute effect Effects 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical compound O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/772—Field effect transistors
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Abstract
本発明は、多くのメモリセルを有する半導体メモリに関し、各メモリセルが、以下を有する。すなわち、第1の導電可能にドープされた接続領域(S/D)、第2の導電可能にドープされた接続領域(S/D)、これらの接続領域(S/D)の間に設けられたチャンネル領域、メモリセルをプログラムするためのメモリ層(18)、および少なくとも1つのゲート電極(WL1)を有し、チャンネル領域が、半導体材料からなる板状のリブ(FIN)内に形成され、上述の順序で、リブ(FIN)の長手方向に沿って、連続して配置され、リブ(FIN)は、少なくともチャンネル領域において、リブ(FIN)の長手方向に垂直に延びる断面において、ほぼ長方形形状を有し、この長方形形状は、リブ上面(10)と互いに対向するリブ側面(12,14)とを有し、メモリ層(18)は、第1の絶縁層(20)によって隔てられ、リブ上面(10)上に配置され、かつ、メモリ層(18)は、リブ側面(12)の垂直方向で、リブ側面(12)の少なくとも1つを越えて延び、これによって、リブ側面(12)の1つおよびリブ上面(10)は、チャンネル領域からメモリ層(18)へ荷電担体を注入するための注入縁部(16)を形成し、少なくとも1つのゲート電極(WL1)は、リブ側面(12)のうちの1つの第2の絶縁層(22)によって、および、第3の絶縁層(29)によって、メモリ層(18)から隔たり、かつ、ゲート電極(WL1)は、チャンネル領域から電気的に絶縁され、かつ、チャンネル領域の導電性を制御するように設計されている。
Description
本発明は、請求項1に記載の半導体メモリ、および請求項19に記載の半導体メモリの製造方法に関する。
不揮発性半導体メモリ素子については、従来より、その用途に応じて、様々な形態が存在している。例えば、PROM、EPROM、EEPROM、フラッシュEEPROM,SONOSなどが挙げられる。これらの様々な実施形態は、各々、特に、消去可能性、プログラムの可能性、プログラム時間、記憶時間(Haltezeit)、メモリの密度、およびその製造コストの面で異なる。特に、高密度で、かつ安価なフラッシュ半導体メモリが必要とされている。特に、いわゆるNAND半導体メモリセル、およびETOX半導体メモリの形態が知られている。これらは、メモリ密度として4F2以上が必要とされる。なおFとは、工程中の半導体メモリの最小の構造寸法単位のことである。B.Eitanらによる"NROM:A novel localized trapping, 2-bit nonvolatile Memory Cell" (IEEE Electron Device Letters 21巻、11号、2000年11月)の刊行物においては、2ビットセルにより、2F2の面積単位を有するメモリセルが可能になったいわゆるNROMメモリが記載されている。
しかしながら、上述の不揮発性半導体メモリすべてにおいて、メモリ層中に格納されるビットをプログラムおよび消去するために、少なくとも10Vという比較的高い電圧が必要である。例えば、NROMメモリセルのゲート電圧は、9Vの範囲が必要である。通常フラッシュメモリ素子を適用する分野では、10V以上の外部電圧(externe Spannung)は使用されない。このため、このような高い電圧は、「チップ上で」生成される必要がある。このために必要なチャージポンプは一般に知られているとはいえ、このようなチャージポンプは、メモリチップ上で著しく広い面積を必要とする。これによって、集積度は低減し、製造コストは増加するという点で不利である。
したがって、本発明の目的は、複数のメモリセルを有し、とりわけ必要なプログラム電圧を小さくし、高密度のメモリセルアレイ(Speicherzellenfeld)が可能な半導体メモリを提供することである。さらに、本発明の目的は、このような半導体メモリの製造方法を提供することである。
上述の目的は、請求項1に記載の複数のメモリセルを有する半導体メモリにより、また、請求項19に記載された半導体の製造方法により達成される。より好適な実施形態は、従属請求項の対象となる。
本発明によれば、半導体メモリは、複数のメモリセルを有し、各メモリセルが、導電可能にドープされた第1の接続領域、導電可能にドープされた第2の接続領域、第1の接続領域と第2の接続領域との間に設けられたチャンネル領域、メモリセルをプログラムするために設計されたメモリ層、ならびに少なくとも1つのゲート電極を有し、
上記第1の接続領域、第2の接続領域、及びチャンネル領域は、半導体材料からなる板状のリブ内に形成され、この順序で、リブの長手方向に沿って、連続して配置されており、上記リブは、少なくとも上記チャンネル領域の、上記リブの長手方向に対し垂直な断面部分において、ほぼ長方形形状を有し、この長方形形状は、リブ上面と、互いに対向するリブ側面とで形成され、上記メモリ層は、第1の絶縁層により隔てられ、リブ上面上に配置され、かつ、上記メモリ層は、上記リブにおける1つの側面とリブ上面とにより、チャンネル領域からメモリ層へ荷電担体を注入するための注入縁部が形成されるように、少なくとも1つのリブ側面から、1つのリブ側面の法線方向に突き出しており、上記少なくとも1つのゲート電極は、第2の絶縁層により上記1つのリブ側面から隔てられ、かつ、第3の絶縁層によりメモリ層から隔てられおり、上記ゲート電極は、チャンネル領域から電気的に絶縁され、かつ、チャンネル領域の導電性を制御するように設計されている。
上記第1の接続領域、第2の接続領域、及びチャンネル領域は、半導体材料からなる板状のリブ内に形成され、この順序で、リブの長手方向に沿って、連続して配置されており、上記リブは、少なくとも上記チャンネル領域の、上記リブの長手方向に対し垂直な断面部分において、ほぼ長方形形状を有し、この長方形形状は、リブ上面と、互いに対向するリブ側面とで形成され、上記メモリ層は、第1の絶縁層により隔てられ、リブ上面上に配置され、かつ、上記メモリ層は、上記リブにおける1つの側面とリブ上面とにより、チャンネル領域からメモリ層へ荷電担体を注入するための注入縁部が形成されるように、少なくとも1つのリブ側面から、1つのリブ側面の法線方向に突き出しており、上記少なくとも1つのゲート電極は、第2の絶縁層により上記1つのリブ側面から隔てられ、かつ、第3の絶縁層によりメモリ層から隔てられおり、上記ゲート電極は、チャンネル領域から電気的に絶縁され、かつ、チャンネル領域の導電性を制御するように設計されている。
上記の半導体メモリは、不揮発性の半導体メモリであり、電気的に消去可能なもの(EEPROM)である。とりわけ、上記の半導体メモリはフラッシュ半導体メモリである。バイナリ情報、すなわち「ビット」の情報の格納は、公知の方法で、メモリセルのプログラムのために設計されたメモリ層を用いて行なわれる。このメモリ層は、荷電担体をトランジスタのチャンネル領域に取り込み、荷電担体をチャンネル領域から放出するように設計されている。チャンネル領域は、ドープされた2つの接続領域(トランジスタのソース領域およびドレイン領域)間で、リブの長手方向に沿って延びている。つまり、トランジスタの配置は、いわゆるFINFETの配置に類似している。メモリ層は、ドープされた接続領域およびトランジスタのゲート電極から、電気的に絶縁されている。
メモリ層内に取り込まれた電子は、電界効果により、公知の方法でトランジスタの特性曲線、特に閾値電圧の特性曲線を変える。ゲート電圧およびソースドレイン電圧を予め決めておいて、トランジスタチャンネルの導電性によって、メモリ層中に荷電担体が取り込まれたかどうかを検出することができる。
メモリ層を「プログラム」するため、例えば理論値「1」を格納させるために、例えば、FINFETのチャンネル領域からメモリ層へ電子を注入する必要がある。従来の注入プロセスでは、基礎となる物理的な注入機構に関わらず、ホットエレクトロン(チャンネル・ホット・エレクトロン CHE)または電界に支持された(feldunterstuetzt)トンネル工程(ファウラー・ノルトハイム・トンネル)を介して、接続領域とゲート電極との間の電圧差を大きくする必要があった。
本発明は、特別なチャンネル、絶縁体、およびゲートの幾何的形状を用いて、上述の問題を解決する。つまり、荷電担体を、チャンネル領域からメモリ層へと注入する注入縁部を形成する。この注入縁部の形状により、注入縁部のすぐ付近では、局地的に電界が上昇し、チャンネル領域とゲート電極との電気的な電位差がすでに比較的小さいところで、効率的に荷電担体がメモリ層に注入される。ここで、ホットエレクトロン(CHE)または電界に支持されたトンネル(ファウラー・ノルトハイム・トンネル)を介して、注入が可能である。この角の効果により、従来の不揮発性メモリ素子と比較して、本発明の半導体メモリでは、必要なプログラム電圧を著しく低減することができる。
板状のリブ中の半導体メモリのチャンネル領域は、半導体材料、特にシリコンから形成される。後にトランジスタのソースおよびドレイン接続となる導電性のドープされた接続領域が、リブの長手方向で、連続して均等の間隔をおいて設置されることが好ましい。各接続領域は、あるトランジスタのソース接続および、隣接するトランジスタのドレイン接続を構成する。リブの長手軸に対して垂直の断面では、リブは、ほぼ長方形の形状を有する。リブが形成されている半導体基板と平行に、リブ上面が設置されている一方、互いに対向するリブ側面が、基板に対して垂直に配置されている。リブの各チャンネル領域のリブ上面には、第1の絶縁層、例えば酸化物層が配置されている。メモリ層は、第1の絶縁層上に被着されている。メモリ層は、リブ側面の少なくとも1つから、リブ側面の法線方向と平行に延びて、突出している。
荷電担体をチャンネル領域からメモリ層へ注入するための注入縁部は、リブ側面およびリブ上面により規定された縁部により形成されている。リブ側面は、第2の絶縁層により、ゲート電極から隔てられている。このゲート電極により、チャンネル領域の導電性は、電界効果を用いて制御可能である。このゲート電極は、リブ上面を超えて、半導体基板の法線方向に延び、好ましくは、メモリ層の上面にまで延びている。ゲート電極は、上述の領域では、第3の絶縁層により、メモリ層から隔てられている。
上述のような幾何学的形状の場合、チャンネル領域とゲート電極との間の電位差は、注入縁部領域において局地的な電界上昇を引き起こす。その結果、比較的小さい電位差で、荷電キャリアが、注入縁部で、チャンネル領域を出て、メモリ層に取り込まれることができる。
好ましくは、メモリ層が、両方のリブ側面に垂直な方向に対して平行な方向で、両方のリブ側面を越えて突出している。メモリ層が、リブを横切る方向で延びているので、リブの幅をメモリ層の幅より狭くすることができるので好ましい。上述のように、このリブ側面上にゲート電極が配置された場合には、リブ上面と第2のリブ側面との間のチャンネル領域が、メモリ層中の荷電担体の第2の注入縁部を構成する。
好ましくは、第2の絶縁層が、第3の絶縁層より層幅が広い。例えば、第3の絶縁層の層の厚さが3〜6nm、一般的には5nmであり、第2の絶縁層の層の厚さは、これより約2〜5nm厚い。第1の絶縁層の層がシリコン酸化物から形成される場合、この第1の絶縁層の層の厚さは一般的には2〜5nmである。
好ましくは、第2の絶縁層は、少なくともリブ側面に配置されている内部酸化物層と、内部酸化物層に配置されている外部酸化物層とを有する。
好ましくは、第3の絶縁層は、外部酸化物層により形成されている。外部酸化物層は、半導体基板に対して垂直方向で、内部酸化物層を超えて伸張し、ゲート電極をメモリ層から隔てている。好ましくは、外部酸化物層の外側に突出している表面が、特にリブ上面の領域中で、ほぼ平坦な面を有していることが好ましい。
好ましくは、内部酸化物層は熱酸化物であり、外部酸化物層はHT−酸化物(高温酸化物、HTO)である。内部酸化物層が、リブの半導体材料の酸化により形成される場合、この特に有用な注入縁部の幾何学的な形状が得られる。第1の絶縁層およびメモリ層がすでに被着されていた場合、このリブの半導体材料の酸化工程により、注入縁部は、リブ縦軸に対して垂直の方向の断面中で90°未満の内角を形成する。この注入縁部の幾何学的な形状は、第1の絶縁層の領域内で、リブの半導体材料の酸化速度が変わることにより生じる。このような鋭角の注入縁部は、局地的な電界上昇を引き起こすのにとりわけ適し、これにより、メモリ層のプログラム電圧をさらに下げることができる。
好ましくは、第1の絶縁層は、熱酸化物から形成されている。熱酸化物の層の厚さは、例えば、2〜5nmである。
好ましくは、リブ(FIN)は、SOI基板の上部シリコン層中に配置されている。リブ上面に対向するリブの面は、SOI基板の「埋め込まれた酸化物(BOX)」と接している。SOI基板の上部シリコン層(ボディシリコン層とも呼ばれる)の層の厚さは、一般に、20〜50nmである。この上部シリコン層中にパターン化されたリブ(これは、フィンとも呼ばれる)の幅は、例えば40〜100nmの範囲である。これに代えて、リブを、高濃度のウェルを介して、リブの下側で、隣接するリブと絶縁することも可能である。リブの半導体材料のPドープがより弱いものであれば、高濃度ドープP+ウェルが、複数のリブを互いに電気的に絶縁するために用いられる。
好ましくは、互いに均等に隔てられた複数のリブが設けられ、複数のリブの縦軸は互いに平行で延び、の各リブ内に、複数のメモリセルが形成されている。平行に延びるリブ間の距離は、パターン化されるゲート電極および使用されるプロセス技術により限定される。
好ましくは、メモリ層は、いわゆるトラップ層またはフローティングゲートである。トラップ層の場合、これは、電気的に非導電性の層であり、いわゆる「トラッピング状態」が多くあり、このトラッピング状態が荷電担体を取り込む。これに対して、フローティングゲートは、電気的に導電性を有する。
好ましくは、トラップ層は、窒化物層、豊富にシリコンを有する酸化物層、またはドープされていない多結晶シリコン層であり、酸化物層により、チャンネル領域およびゲート電極から分離されている。トラップ層が、酸化物、特にシリコン酸化物により囲まれた窒化シリコン層である場合、メモリ層の配置は、いわゆるONOスタックである。このようなトラップ層のプログラムは、チャネル・ホット・エレクトロン(CHE)を介して行なわれうのが好ましい。このチャネル・ホット・エレクトロンは、順方向の高電圧と正方向のゲート電圧とにより加速され、メモリ層に入る。トラップ層の消去は、冒頭に述べたNROMメモリセルでの消去工程と類似の工程で、ホットホールをトラップ層に注入(いわゆる、「バンドからバンドへのトンネルで促進されたホットホール注入」により行なわれるのが好ましい。
注入縁部の鋭角であるゆえに、ゲート電圧は、5〜7Vで十分となる。このゲート電圧により、電界が上昇し、電子(または、Pチャンネルトランジスタの場合の正孔)がトラップ層に運ばれる。トラップ層の消去でも、同様に、約5Vの電圧で十分である。
好ましくは、電気的に互いに絶縁された2つのゲート電極が、少なくとも1つのリブに対して設けられ、これらのゲート電極が、リブ縦軸の方向に延び、第2の絶縁層により、対向するリブ側面から隔てられている。この場合、好ましくは、各リブの各チャンネル領域に、2つの注入縁部が設けられる、この2つの注入縁部は、対向するリブ側面とリブ上面との間の角によって形成される。ゲート電極は、リブの縦軸に対して平行な方向でリブ構造の側面に沿って延びている。このゲート電極が、半導体メモリのワード線を形成する。
上述のような配置では、各チャンネル領域の上部にある各トラップ層中に、最大4ビットを格納することができる。この結果、第1の接続領域付近で、かつ対向する各注入縁部付近のメモリ層中に、2ビットを格納することができる。残りの2ビットは、第2の接続領域付近で、かつ対向する注入縁部付近の領域のメモリ層中に格納可能である。この配置により、2ビットのメモリセルが形成され、この2ビットのメモリセルが、2F2の面積単位を有する。なおFは、半導体メモリの最小の構造単位である。ビットの読み取りに関しては、NROMメモリ素子に関して冒頭でのべたB.Eitanらによる刊行物中で提案された読み取り方法を用いることが好ましい。これに関連して、冒頭でのべたB.Eitanらによる刊行物の開示内容および国際特許出願WO99/07000(PCT/IL98/00363)全体を参照されたい。これらの中に記載されている読み取り、プログラム、消去方法は、本願の開示の必須の構成部分である。
好ましくは、ゲート電極は、高濃度でドープされた多結晶シリコンから形成されている。このようなゲート電極は、好ましくは、いわゆるスペーサエッチング方法により、自己整列して製造される。好ましくは、隣接するリブのゲート電極の間に、絶縁の目的で、窒化物が配される。左側の側壁トランジスタと右側の側壁トランジスタとの特性曲線に差をつけるために、各リブの2つのゲート電極のドープに差をつけることができる。
好ましくは、各リブに対して、2つの互いに絶縁されたゲート電極が、半導体メモリのワード線として設けられている。この半導体メモリは、互いに均等に隔てられた多くのリブを有する。
好ましくは、半導体メモリは、ワード線に対して垂直に延びる複数のビット線を有し、このビット線の各々が、各リブの接続領域と電気的に接続されている。ワード線およびビット線は、メモリセルアレイにおける列配置および行配置であり、リブトランジスタの各ソース接続およびドレイン接続は、選択的に制御可能である。この結果、いわゆる「仮想接地(VGA)」が形成される。
トラップ層として形成されるメモリ層に代えて、メモリ層は、金属または高濃度でドープされた多結晶シリコンのフローティングゲートにすることも可能である。
好適な実施形態によれば、半導体メモリは、複数のゲート電極を有し、上記リブのうちの1つリブの各チャンネル領域に対して、ゲート電極のうちの精確に1つが配置され、ゲート電極は、半導体メモリのワード線として、複数のリブを介して、リブの縦軸に対して垂直に延びている。上述の実施形態とは異なり、この実施形態においては、ゲート電極、つまりワード線は、リブに対して垂直に延びている。狭義の意味での「ビット線」は、このNAND配置では存在しない。その代わりに、各リブに沿って、リブトランジスタの直列回路が存在する。このようなメモリセルのメモリ層のプログラムは、電界に支持されたトンネルを介して行なわれる。このトンネルはファウラー・ノルトハイム・トンネルとして知られている。この場合でも、注入縁部に沿った場所で局地的な電界が上昇することにより、必要なプログラム電圧を明らかに引き下げることができる。
好ましくは、フローティングゲートは、少なくとも1つの消去角を有し、フローティングゲートから、第3の絶縁層を通って、(制御)ゲート電極に対して、荷電担体が注入される。消去角は、好ましくは、注入縁部のすぐ近辺に存在する。フローティングゲートの消去角は、好ましくは、第1の絶縁層と第3の絶縁層とにより形成される角領域に接している。すなわち、消去角は、第1の絶縁層および第3の絶縁層により規定される角に隣接する半導体材料と同じ材料で形成されている。ゲート電極に対するチャンネル領域の適切な順方向電圧により、電子の電界に支持されたトンネルが、消去角から、チャンネル領域およびゲート電極領域へ放出される。
上述のようなNAND配置のメモリの厚さは、上述の「仮想接地アレイ(VGA)の厚さよりも薄く、約4〜5F2である。従来のNANDメモリに対して、プログラムおよび消去に必要な電圧を著しく低減することができると考えられる。これにより、充電ポンプに必要な面積を小さくし、したがって集積度が上げられ、この結果、製造コストを下げることができる。さらに読み取り速度は速くなる。これは、側壁トランジスタを通過する各メモリセルの読み取り電流を、従来のプレナー素子に比して大きくすることができるからである。
本発明の半導体メモリを製造する方法は以下の工程を有する。すなわち、
上部シリコン層を有するSOI基板を準備する工程と、
上部シリコン層に第1の絶縁層を被着させる工程と、
第1の絶縁層に、メモリ層を被着させる工程と、
第1の絶縁層が、シリコンからなるリブのリブ上面上に配置され、メモリ層が第1の絶縁層上に配置されるように、上記シリコン層、第1の絶縁層、およびメモリ層を、少なくとも1つの板状のリブにパターン化する工程と、
第2の絶縁層の内部酸化物層を形成するために、リブのリブ側面を酸化する工程、
第3の絶縁層を被着させる工程と、
少なくとも1つのゲート電極を被着させる工程と、
ドープされた接続領域を形成するために、局地的にリブをドープする工程とを有する。
上部シリコン層を有するSOI基板を準備する工程と、
上部シリコン層に第1の絶縁層を被着させる工程と、
第1の絶縁層に、メモリ層を被着させる工程と、
第1の絶縁層が、シリコンからなるリブのリブ上面上に配置され、メモリ層が第1の絶縁層上に配置されるように、上記シリコン層、第1の絶縁層、およびメモリ層を、少なくとも1つの板状のリブにパターン化する工程と、
第2の絶縁層の内部酸化物層を形成するために、リブのリブ側面を酸化する工程、
第3の絶縁層を被着させる工程と、
少なくとも1つのゲート電極を被着させる工程と、
ドープされた接続領域を形成するために、局地的にリブをドープする工程とを有する。
本発明の方法によれば、まず、上部シリコン層が、その上に配置される第1の絶縁層および板状のリブ形態のメモリ層と共にパターン化される。半導体材料からなるリブを横切って、第1の絶縁層およびメモリ層はこの工程では同じ幅を有する。次いで、内部酸化物層を形成するために、リブのリブ側面を酸化する工程を実施する。この内部酸化物層が、第2の絶縁層の一部を構成する。第1の絶縁層の近くの角領域において異なる酸化速度を用いることにより、リブ上面のチャンネル領域中のリブ中に、鋭角の注入縁部が作られる。この鋭角の注入縁部が、荷電担体を効果的に注入するのに有用となる。引き続き、第3の絶縁層が規定される。
好ましくは、第3の絶縁層を被着する工程が、メモリ層と内側酸化層とに配される外部酸化物層を被着する工程を含む。第3の絶縁層は、ゲート電極をメモリ層から分離する。第3の絶縁層は、例えばCVDにより堆積された高温酸化物(HTO)からなり、このHTOは、内部酸化物層の外側面において、メモリ層の露出した面を囲むように堆積される。
以下に、本発明を、例として、添付の好適な実施形態の図面を用いて説明する。
図1は、「仮想接地アレイ」配置を有する本発明の半導体メモリの好適な実施形態のメモリセルアレイを概略的に単純化して見た図である。
図2は、図1をA−Aの交線の方向から見た概略断面図である。
図3は、図1をB−Bの交線の方向から見た概略断面図である。
図4は、本発明の半導体メモリの別の好適な実施形態で、「NAND」配置を有する実施形態でのセルアレイの概略図である。
図5は、図4をA−Aの交線の方向から見た概略断面図である。
図6〜9は、図1で示した好適な半導体メモリの中間生成物をA−Aの交線の方向から見た概略断面図である。
図10〜14は、図1で示した好適な半導体メモリの中間生成物をC−Cの交線の方向から見た概略断面図である。
図1は、本発明の半導体メモリの好適な実施形態のメモリセルアレイを著しく概略的に示した図である。WL1、WL2、WL3、およびWL4は、ワード線を示し、シリコンからなる板状の(stegartig)2つのリブ(フィン)に沿って伸びている。第1の板状のリブは、ワード線WL1とワード線WL2との間で、矢印(FIN)で示される方向で伸び、参照符号FIN1で示される。第2のリブは、ワード線WL3とワード線WL4との間で伸び、参照符号FIN2を有する。図1は、広いメモリセルアレイの中の小さい1部分のみを示し、互いに平行に並んだ複数のリブFINが、互いに均等の間隔を保って配置されていると理解される。
リブFINには、Fの距離で互いに離れて配置されている高濃度にドープされた接続領域S/Dが設けられている。この接続領域S/Dは、図1中、ドットパターンで強調されている。各リブFINの2つの隣接する接続領域S/Dの各々は、FINFETのソース接続部およびドレイン接続部を形成する。FINFETのリブFIN中のチャンネル領域は、接像領域S/Dの間に設けられている。接続領域S/Dは、ワード線WLに対してほぼ垂直に延びるビット線BLを介して接続されている。接続領域S/Dは、各ビット線により、リブFIN毎に、接続される。図1中、ビット線BLを点線で示す。
図2は、図1をA−Aの交線の方向から見た概略断面図である。リブFIN1、およびFIN2は、縦軸に対して垂直方向の断面において、ほぼ長方形である。リブFINは、SOI基板の上部のシリコン層(ボディシリコン層)中に形成されている。SOI基板の埋め込まれた酸化物層は、参照符号BOXで示す。埋め込まれた酸化物層BOXの下には、一般にシリコンウェハーがあるが、図2では、詳細に図示しない。リブFINは、埋め込まれたリブ上面10から離れたリブ上面10、および互いに対向する2つのリブ側面12・14を有する。リブ上面10は、SOI基板の面と、すなわち埋め込まれた酸化物層BOXとほぼ平行である。リブ側面12・14は、基板面とほぼ垂直である。リブ側面12・14間の距離は、好ましくは40〜200nmであり、特に好ましくは40〜60nmである。
図2の挿入図中には、リブFIN1のリブ側面12とリブ上面10との間の角領域を拡大して示す。リブ側面12は、リブ上面10との接点において、注入縁部16を構成する。注入縁部の効果は、後に詳しく述べる。リブFINのリブ上面10は、第1の絶縁層20により、メモリ層18から隔てられている。図2に図示した実施形態では、第1の絶縁層20は、二酸化シリコン層からなり、好ましくは熱二酸化シリコン層からなる。メモリ層18は、いわゆるトラップ層として設計されている。トラップ層は、電荷担体をつかむためのトラップ状態を多く有する。メモリ層18は、例えば窒化シリコンからなる。
図2に示された断面では、メモリ層18は、ほぼ直角形状の断面を有する。また、メモリ層18の幅は、リブFINの幅(リブ側面12・14間の距離より少し大きい。図2に示されたリブFINのチャンネル領域は、第2の絶縁層22・24によって、隣接するワード線WL1およびWL2、ならびに、WL3およびWL4から分離されている。ワード線WLは、FINFETに類似の構造を有する「側壁トランジスタ」(Seitenwandtransistor)のゲート電極を形成する。第1の絶縁層22は、好ましくは内部酸化物層26および外部酸化物層28からなる。第2の絶縁層24も同様に構成され、この第2の絶縁層は、リブ側面14を、ワード線WL2ないしWL4から分離し、これも同様に内側および外部酸化物層からなる。リブFINがシリコンから形成される場合、酸化物層にはシリコン酸化物が使われることが好ましい。内部酸化物層26および外部酸化物層28は、それぞれ、約2〜5nmの層の厚さを有することが好ましい。
外部酸化物層28は、好ましくは埋め込まれた酸化物層BOXから、内部酸化物層26の外側面とメモリ層18の側面とに沿って、伸張している。これにより、メモリ層18は、リブ側壁12・14に対して垂直方向に平行で、内部酸化物層26の層幅分だけ突出している。ワード線WL(ゲート電極)は、外部酸化物層28の外側面と接している。外部酸化物層28の一部は、1つのWLと、関連するメモリ層18との間に配置されている。この外部酸化物層28の一部は、第3の絶縁層29と呼ばれる。
ワード線は、高濃度にドープされた多結晶シリコンから形成されることが好ましい。これにより、1つのリブFINに設けられた2つのワード線WLを異なるようにドープすることが可能になる。例えば、リブFIN1の「左側の」ワード線WL1をn+でドープし、「右側の」ワード線WL2をp+でドープすることが可能である。この結果、側壁トランジスタの閾値電圧を異なるように設定することが可能となる。メモリ層18のこの他のすべての面は、同様に絶縁層と接するが、この絶縁層は、好ましくは酸化物層であり、その結果、メモリ層18は、その周囲から完全に電気的に絶縁されている。
メモリ層18に1「ビット」を「プログラム」するために、例えば、チャネル・ホット・エレクトロンの注入工程が用いられる。このために、トランジスタチャンネルに強度の順方向電圧がかけられる。例えば、第1の接続領域S/D(ソース接点)に、0Vがかけられ、第2の接力領域S/D(ドレイン接点)には、チャンネルの長さに応じて2〜5Vの電圧がかけられる。これに加えて、例えば、リブFIN1に対して配置されたワード線WL1には、5〜7Vの電位がかけられている。トランジスタが、nチャンネルトランジスタである場合、この電位関係では、公知のように、ドレイン接続の近くにチャネル・ホット・エレクトロンが生じる。角効果に基づき、注入縁部16より、チャンネル領域(つまり、リブFIN1)とワード線WL1(ゲート電極)との間で、局地的な電界上昇が生じる。ここで、最大電界強度を有するチャンネルが、注入縁部16から、メモリ層18をとおって、ゲート電極に流れる。この結果、第2の接続領域(ドレイン領域)の近くで、ホットエレクトロンが、注入縁部16から、注入縁部16付近にあるメモリ層18の領域に注入される。トラップ層として設計されたメモリ層18では、メモリ層18に注入された電子が、「トラップ」され、メモリ層18に留めおかれる。
例えば、NROMとして知られているものでは、メモリ層18中にトラップされた荷電担体が、関連する側壁トランジスタの閾値電圧の変え、これがセルの読み込みの際に検知される。ここで、読み取りが行なわれることが好ましい。この読み取り方法については、B.Eitanらによる"NROM:A novel localized trapping, 2-bit nonvolatile Memory Cell" (IEEE Electron Device Letters 21巻、11号、2000年11月)、および、WO99/97000に記載されている。プログラム、消去、および読み取り方法に関しては、上述の刊行物全体を参照されたい。この上述の刊行物の開示内容が、本出願の開示全体の必須の構成部分となっている。
図1および図2に図示された実施形態の特徴は、「チャンネル・ホット・エレクトロン (CHE)」を介した必要なプログラム電圧が、従来のEEPROMメモリにおいて知られているプログラム電圧よりも著しく小さくなっていることである。これが可能になったのは、ドレイン付近のチャンネル領域から、メモリ層18へ荷電担体を注入する目的で、注入縁部16とワード線WLとの間で任意に局地的に電界を上昇させたためである。この結果、メモリチップ上で、より大きいプログラム電圧のための面積をより小さくせねばならず、これにより、メモリの集積密度を上げて、かつ製造コストを低減することが可能になった。
リブFINの幅の寸法の設定は、例えば、メモリ層18中でワード線WL1の近くに格納された1ビットが、リブ側壁12に接した側壁トランジスタのチャンネル導電性にのみ影響を与え、リブ側面14に形成される側壁トランジスタの特性曲線および閾値の変動は行なわれないように行なわれる。メモリ層18における「左側」ビットと「右側」ビットとの間の影響が「干渉」することにより、リブFINの最小幅が限定される。
プログラム工程において、メモリ層18に導かれた荷電担体(電子または正孔)を消去するために、例えば、第2の接続領域(ドレイン接続)に0Vがかけられ、第1の接続領域(ソース接続)に5V、ゲート電極に−5Vがかけられる。この電位関係により、nチャンネルの側壁トランジスタは、多いに蓄積を行い、いわゆるバンドからバンドへ、トンネルにより促進されたホットホール注入が行なわれる。注入縁部16から、メモリ層18に注入されたホットホールは、プログラム時に取り込まれたホットエレクトロンを中性化する。pチャンネルのトランジスタのプログラムと消去とには、逆の電圧関係が必要である。
リブFINの高さ(埋め込まれた酸化物層BOXと接するリブの下面と、リブ上面10との間の距離)は、20〜50nmであることが好ましい。左側の側壁トランジスタと右側の側壁トランジスタ(すなわち、リブ側面12・14に沿ったトランジスタチャンネル)とを別々に制御することにより、メモリ層18は、その両側で電荷を格納することができる。NROMで知られた読み取り技術を使用して、各メモリ層18において、その接続領域S/D付近の角領域で、全部で4ビット格納することができる。これにより、各々2ビットを有する2F2セルを備えた高密度の1F2メモリ素子を構成することができる。2F2セルは、図1に概略的に図示されている。
図3は、図1をB−Bの交線の方向から見た概略断面図である。断面は、ビット線BL1およびセル域の接続領域S/Dのうちの1つを通っている。ゲート電極WLは絶縁ジャケット30によって、互いに電気的に絶縁されている。絶縁ジャケット30は、窒化シリコンからなることが好ましい。リブFIN1の長手方向は、図3では、参照符号FINを有する矢印で概略的に示されている。ビット線BL1は、拡散障壁34を介して、高度にドープされた接続領域S/Dと電気的に接続されている。ビット線BL1は、金属よりなるが、タングステンからなるのが好ましい。ビット線BL1は、図3で図示された断面では、スペーサ36により、メモリ層18およびワード線WLから分離されている。スペーサ36は、好ましくはHTO酸化物(高温酸化物)よりなる。
図1から図3に図示された、本発明の半導体メモリの好適な実施形態の特徴は、特に、従来のNROMセルまたはETOXセルと比較して、プログラム電圧が低いことである。また、必要なピーク電圧を低減することにより、充電ポンプに必要な面積を狭くすることができる。FINFETの右側と左側と(左側の側壁トランジスタと右側の側壁トランジスタと)を別々に制御することにより、さらに、ビット毎の1F2のメモリ密度を傑出したものにすることが可能になる。
図4は、本発明の半導体メモリの別の実施形態にかかる概略図である。図1〜図3ですでに説明した特徴と同じまたは類似の特徴は、図4および図5において、同じ参照符号で示し、別途説明はしない。図1〜図3で説明した実施形態では、いわゆる「仮想接地アレイ(VGA)」が用いられているが、図4および図5では、いわゆるNAND配置のメモリセルアレイを示す。半導体材料からなる板状のリブFINの延設方向は、ここでも、FINの参照符号を有する矢印で示す。図1で図示された配置と異なり、ワード線WLは、リブFINの長手方向(FIN)に対してほぼ垂直な方向で延びている。狭義の意味での「ビット線」は、このようなNAND配置のメモリセルには存在しない。その代わりに、FINFETの構造を有する複数のトランジスタの直列回路より構成される。
図5は、図4をA−Aの交線の方向から見た概略断面図である。断面は、ワード線WL1に沿って、リブFIN1およびFIN2を通って延びている。上述の実施形態とは異なり、ワード線WLつまりゲート電極は、リブの縦軸に対して垂直に延びている。メモリ層18は、導電性のフローティングゲートとして構成される。これは、例えば、高度にドープされたポリシリコンからなる。トランジスタのチャンネル領域に対して、正の方向にワード線WLを強度に負荷することにより、第1の絶縁層20を通って注入縁部16からフローティングゲート18に、電子を、電界に支持されたトンネルを通って、注入することができる。(図5の挿入図参照)注入縁部16の角効果により、チャンネル領域からメモリ層18までの荷電担体のいわゆるファウラー・ノルトハイム・トンネルのための電位差には十分となる。この電位差は、明らかに従来のNANDメモリセルにおいて知られているプログラム電圧よりも低い。
導電性のフローティングゲートを消すためには、消去角32を用いることが好ましいが、この消去角32は、フローティングゲート18内で、第1の絶縁層20と外部酸化物層28との角領域中で形成される。この実施形態におけるメモリの厚さは、4〜5F2(図4に示された4F2メモリセルを参照されたい)であり、明らかに図1〜3に関連して説明した第1実施形態の場合よりも薄い。従来のNANDメモリと比較して、先端効果(Spitzeneffekt)および角効果を用いることにより、メモリ層18のプログラムのためおよび消去のための電圧を明らかに低減することができる。さらに読み込み速度を速くすることができる。これは、従来の平面的な構成素子と比較して、側壁トランジスタを通る各メモリセルの読み取り電流が増幅されるためである。
図6〜14に、図1〜3に関連して説明した本発明の好適な半導体メモリの中間生成物を、概略断面図で示す。図6は、図1で示した半導体メモリの中間生成物を、図1のA−Aの交線の方向から見た概略断面図である。SOIウェハー(絶縁体上にシリコンを設置したウェハー)上に、まず熱酸化物が形成される。この熱酸化物は、後に第1の絶縁層20となる。酸化物層20上に、窒化シリコン層が設けられ、この窒化シリコン層は後にメモリ層(トラップ層)18を形成する。次に、この窒化シリコン層18の上にTEOSからなる層が設けられる。光学的または電子ビームによるリソグラフィにより、レジスト中に、リブFIN間に窓(Fenster)が開かれ、エッチング工程により、TEOSシリコン層、窒化シリコン層、シリコン酸化物層、および上部シリコン層が取り除かれる。この結果、板状のリブ構造(FIN構造)が形成される。最後に、レジストおよびTEOS層が取り除かれる。この工程の後に得られた中間生成物を、図6に示す。
その後、リブ側面12・14が熱酸化され、注入縁部16が生成される。第1の絶縁層20付近でのリブFINの酸化速度が遅いため、第1の絶縁層20付近で、リブ側壁12・14は曲がった形状を有する。それゆえに、注入縁部16は、図に示したような単純な直角の形状を有するのではない。リブ上面10の領域で酸化速度が異なるので、注入縁部16は、90°より小さい内角を有する。このような注入縁部16は、局地的な電界上昇にとって、したがって必要なプログラム電圧を低く抑えるのに、特に適している。内部酸化物層26を製造するための熱酸化を行なった後に、高熱酸化物(HTO)を外部酸化物層28として堆積する。酸化物層28は、いわゆる「制御ゲート酸化物」を形成し、第3の絶縁層29となる。この製造工程後の中間生成物を図7に示す。
続いて、多結晶シリコンを堆積させる。多結晶シリコンは、元の位置で、ワード線を形成するために高濃度でドープされる。図8に示すように、概略断面図で示したワード線WLは、スペーサエッチングにより得られる。このスペーサエッチングにより、追加的なマスク技術なしに、自己整列して、リブFINの側面に沿ったワード線WLを作ることができる。この状態を、図8に概略的に示す。
間にある空間を窒化物で充填した後(図9を参照)、ビット線をパターン化する。図10は、後の半導体メモリを図1のC−Cの交線の方向から見た概略断面図で、ビット線BL1に沿った断面を示す。ビット線BL1は、後に図10〜14の図の面に平行に延びる。ビット線BL1は、フォト工程により作られる。このフォト工程には、絶縁ジャケット30を形成する窒化物層のエッチング工程、メモリ層18上に配置されたHTO層のエッチング工程、メモリ層18(窒化物層)のエッチング工程、多結晶シリコンワード線WLの逆エッチング工程(Rueckaetzung)、および第1の絶縁層20(酸化物層)のエッチング工程が含まれる(図10参照)。次いで、逆エッチングされたワード線空間に窒化物が充填され、逆エッチングされる(図11参照)。図12に示された断面図では、次いでHTOの堆積、および図3で示されたスペーサ層36を製造するためのHTO酸化物のスペーサエッチングは、認識できない。HTOスペーサ層36は、メモリ層18(窒化物トラップ層)を、ワード線WLの壁上で保護し、ワード線との短絡を防ぐ。
図13は、接続領域S/Dにn+の注入をした後の中間生成物を示す。接続領域S/D(FINFETのソースおよびドレイン接続領域)は、ワード線WLに対して垂直に延びているビット線BLにより、拡散障壁34を介して、1つの金属ビット線BLと電気的に接続されている。ビット線BLの表面を腐食し、平面化するために、CMP工程(化学的機械的研磨)を用いる。この状態での半導体メモリ装置を図14に示す。
10 リブ上面
12 (左側)リブ側面
14 (右側)リブ側面
16 注入縁部
18 メモリ層(特に、トラップ層またはフローティングゲート)
20 第1の絶縁層
22 (左側)第2の絶縁層
24 (右側)第2の絶縁層
26 内部酸化物層
28 外部酸化物層
29 第3の絶縁層(コントロールゲート酸化物、好ましくは、外部酸化物層28より形成される。)
30 絶縁ジャケット
32 F/Nトンネルを介したNANDセル用消去角
34 拡散障壁
36 HTOからなるスペーサ層
BL ビット線
FIN 半導体材料からなるリブ
WL ワード線
12 (左側)リブ側面
14 (右側)リブ側面
16 注入縁部
18 メモリ層(特に、トラップ層またはフローティングゲート)
20 第1の絶縁層
22 (左側)第2の絶縁層
24 (右側)第2の絶縁層
26 内部酸化物層
28 外部酸化物層
29 第3の絶縁層(コントロールゲート酸化物、好ましくは、外部酸化物層28より形成される。)
30 絶縁ジャケット
32 F/Nトンネルを介したNANDセル用消去角
34 拡散障壁
36 HTOからなるスペーサ層
BL ビット線
FIN 半導体材料からなるリブ
WL ワード線
Claims (20)
- 複数のメモリセルを有する半導体メモリであって、
各メモリセルが、
導電可能にドープされた第1の接続領域(S/D)、
導電可能にドープされた第2の接続領域(S/D)、
第1の接続領域(S/D)と第2の接続領域(S/D)との間に設けられたチャンネル領域、
メモリセルをプログラムするために設計されたメモリ層(18)、および
少なくとも1つのゲート電極(WL1)、を有し、
上記第1の接続領域、第2の接続領域、及びチャンネル領域は、半導体材料からなる板状のリブ(FIN)内に形成され、この順序で、リブ(FIN)の長手方向に沿って、連続して配置されており、
上記リブ(FIN)は、少なくとも上記チャンネル領域の、上記リブ(FIN)の長手方向に対し垂直な断面部分において、ほぼ長方形形状を有し、この長方形形状は、リブ上面(10)と、互いに対向するリブ側面(12,14)とで形成され、
上記メモリ層(18)は、第1の絶縁層(20)により隔てられ、リブ上面(10)上に配置され、かつ、上記メモリ層(18)は、上記リブにおける1つの側面(12)とリブ上面(10)とにより、チャンネル領域からメモリ層(18)へ荷電担体を注入するための注入縁部(16)が形成されるように、少なくとも1つのリブ側面(12)から、上記1つのリブ側面(12)の法線方向に突き出しており、
上記少なくとも1つのゲート電極(WL1)は、第2の絶縁層(22)により上記1つのリブ側面(12)から隔てられ、かつ、第3の絶縁層(29)によりメモリ層(18)から隔てられおり、上記ゲート電極(WL1)は、チャンネル領域から電気的に絶縁され、かつ、チャンネル領域の導電性を制御するように設計されている、半導体メモリ。 - 上記第2の絶縁層(22)の層幅は、上記第3の絶縁層(29)の層幅よりも大きい請求項1に記載の半導体メモリ。
- 上記第2の絶縁層(22)は、少なくとも上記リブ側面(12)の1つに配置されている内部酸化物層(26)と、上記内部酸化物層(26)に配置されている外部酸化物層(28)とを有する、請求項1または2に記載の半導体メモリ。
- 上記外部酸化物層(28)は、第3の絶縁層(29)を形成している、請求項3に記載の半導体メモリ。
- 上記内部酸化物層(26)は熱酸化物であり、上記外部酸化物層(28)はHT−酸化物である、請求項3または4のいずれか1項に記載の半導体メモリ。
- 上記第1の絶縁層(20)は、熱酸化物から形成されている、請求項1ないし5のいずれか1項に記載の半導体メモリ。
- 上記リブ(FIN)は、SOI基板の上部シリコン層に配置されている、請求項1ないし6のいずれか1項に記載の半導体メモリ。
- 互いに均等に隔てられた複数のリブ(FIN1,FIN2)が設けられており、
上記複数のリブ(FIN1,FIN2)の長手軸は互いに平行で延び、上記各リブ(FIN1,FIN2)内に、複数のメモリセルが形成されている、請求項1ないし7のいずれか1項に記載の半導体メモリ。 - 上記メモリ層(18)は、トラップ層またはフローティングゲートである、請求項1ないし8のいずれか1項に記載の半導体メモリ。
- 上記トラップ層は、窒化物層、豊富にシリコンを有する酸化物層、またはドープされていない多結晶シリコン層であり、
酸化物層(20,29)により、チャンネル領域およびゲート電極(WL)から分離されている、請求項9に記載の半導体メモリ。 - 上記少なくとも1つのリブ(FIN1)に、互いに電気的に絶縁されている2つのゲート電極(WL1,WL2)が設けられ、上記ゲート電極(WL1,WL2)は、リブの長手軸の方向に延び、
上記ゲート電極は、第2の絶縁層(22,24)により、互いに対向するリブ側面(12,14)から隔てられている、請求項10に記載の半導体メモリ。 - 上記ゲート電極(WL)は、高濃度でドープされた多結晶シリコンから形成されている、請求項11に記載の半導体メモリ。
- 上記各リブ(FIN1;FIN2)に、互いに絶縁された2つのゲート電極が、半導体メモリのワード線(WL1,WL2;WL3,WL4)として設けられている、請求項11または12のいずれか1項および請求項8に記載の半導体メモリ。
- ワード線(WL)に対し垂直に延びる複数のビット線(BL)が設けられ、
上記のビット線(BL)の各々が、各リブ(FIN)の接続領域(S/D)と電気的に接続されている、請求項13に記載の半導体メモリ。 - 上記フローティングゲートは、金属または高濃度でドープされた多結晶シリコンからなる、請求項9に記載の半導体メモリ。
- 複数のゲート電極(WL)を有し、
上記ゲート電極(WL)のうち1つは、上記リブ(FIN)のうち1つのリブの各チャンネル領域に、正確に割り当てられており、
上記ゲート電極は、半導体メモリのワード線(WL)として、複数のリブ(FIN)から上記リブ(FIN)の長手軸に対し垂直に延びている、請求項15および8に記載の半導体メモリ。 - 上記フローティングゲートは、上記第3の絶縁層(29)を介してフローティングゲートから上記ゲート電極(WL)へ電荷担体を注入するための、少なくとも1つの消去縁部(32)を有する、請求項15または16のいずれか1項に記載の半導体メモリ。
- 上記フローティングゲートの消去縁部(32)は、第1の絶縁層(20)と第3の絶縁層(29)とにより形成された縁領域に接している、請求項17に記載の半導体メモリ。
- 請求項1ないし18のいずれか1項に記載の半導体メモリを製造する方法であって、
上部シリコン層を有するSOI基板を準備する工程と、
上記上部シリコン層に第1の絶縁層(20)を被着させる工程と、
上記第1の絶縁層(20)に、メモリ層(18)を被着させる工程と、
上記第1の絶縁層(20)が、シリコンからなるリブ(FIN)のリブ上面(10)上に配置され、上記メモリ層(18)が上記第1の絶縁層(20)上に配置されるように、上記上部シリコン層、上記第1の絶縁層(20)、および上記メモリ層(18)を、少なくとも1つの板状のリブにパターン化する工程と、
上記第2の絶縁層(22,24)の内部酸化物層(26)を形成するために、上記リブ(FIN)のリブ側面(12,14)を酸化する工程と、
上記第3の絶縁層(29)を被着させる工程と、
少なくとも1つのゲート電極(WL)を被着させる工程と、
ドープされた接続領域(S/D)を形成するために、局地的にリブ(FIN)をドープする工程とを有する、方法。 - 上記第3の絶縁層(29)を被着させる工程は、上記メモリ層(18)と上記内部酸化層(26)とに配された外部酸化物層(28)を被着させる工程を含む、請求項19に記載の半導体メモリを製造する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10241170A DE10241170A1 (de) | 2002-09-05 | 2002-09-05 | Hochdichter NROM-FINFET |
PCT/EP2003/009297 WO2004023519A2 (de) | 2002-09-05 | 2003-08-21 | Hochdichter nrom-finfet |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005538540A true JP2005538540A (ja) | 2005-12-15 |
Family
ID=31724384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004533386A Abandoned JP2005538540A (ja) | 2002-09-05 | 2003-08-21 | 高密度nrom−finfet |
Country Status (8)
Country | Link |
---|---|
US (1) | US7208794B2 (ja) |
EP (1) | EP1535336A2 (ja) |
JP (1) | JP2005538540A (ja) |
CN (1) | CN1689162A (ja) |
AU (1) | AU2003258649A1 (ja) |
DE (1) | DE10241170A1 (ja) |
TW (1) | TWI241015B (ja) |
WO (1) | WO2004023519A2 (ja) |
Families Citing this family (35)
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- 2002-09-05 DE DE10241170A patent/DE10241170A1/de not_active Withdrawn
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2003
- 2003-08-21 WO PCT/EP2003/009297 patent/WO2004023519A2/de not_active Application Discontinuation
- 2003-08-21 AU AU2003258649A patent/AU2003258649A1/en not_active Abandoned
- 2003-08-21 EP EP03793747A patent/EP1535336A2/de not_active Withdrawn
- 2003-08-21 JP JP2004533386A patent/JP2005538540A/ja not_active Abandoned
- 2003-08-21 CN CNA038212412A patent/CN1689162A/zh active Pending
- 2003-08-25 TW TW092123328A patent/TWI241015B/zh not_active IP Right Cessation
-
2005
- 2005-03-04 US US11/073,017 patent/US7208794B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
WO2004023519A3 (de) | 2004-06-10 |
DE10241170A1 (de) | 2004-03-18 |
TW200405554A (en) | 2004-04-01 |
AU2003258649A8 (en) | 2004-03-29 |
CN1689162A (zh) | 2005-10-26 |
EP1535336A2 (de) | 2005-06-01 |
AU2003258649A1 (en) | 2004-03-29 |
US7208794B2 (en) | 2007-04-24 |
WO2004023519A2 (de) | 2004-03-18 |
US20050186738A1 (en) | 2005-08-25 |
TWI241015B (en) | 2005-10-01 |
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