KR20080021516A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

미세화ㆍ대용량화할 수 있음과 함께 단채널 효과에 강한 메모리를 얻는 것을 가능하게 한다. 반도체 기판 상에 형성된 제1 절연막과, 제1 절연막을 사이에 두도록 반도체 기판 상에 형성된 반도체층과, 반도체층 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 부유 게이트와, 부유 게이트 상에 형성된 제2 절연막과, 제2 절연막 상에 형성된 제어 게이트를 갖는 메모리 셀 트랜지스터가 복수개 직렬로 접속된 NAND열과, NAND열의 일단측의 반도체 기판에 형성된 불순물 확산층을 갖는 소스 영역과, NAND열의 타단측의 반도체 기판에 형성된 금속 전극을 갖는 드레인 영역을 구비하고 있다.
Figure P1020070085922
부유 게이트, 제어 게이트, 소스 영역, 드레인 영역, 반도체층

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
[관련출원]
본 출원은 2006년 8월 28일자로 출원된 일본 특허 출원 번호 제2006-231073호에 기초한 것으로, 그 내용은 본 원에 참조로서 인용된다.
본 발명은, 전하 축적층과 제어 게이트를 갖는 메모리ㆍ트랜지스터를 메모리 셀로서 구비하고 있는 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)의 메모리 셀로서, NAND형 플래시 메모리라고 불리는, 게이트부에 전하 축적층과 제어 게이트를 갖고, 터널 전류를 이용하여 전하 축적층에의 전하의 주입, 전하 축적층으로부터의 전하의 방출을 행하는 MOS 트랜지스터 구조의 메모리 셀이 알려져 있다. 이 메모리 셀에서는, 전하 축적층의 전하 축적 상태의 상위에 의한 임계 값 전압의 상위를 데이터 "0", "1"로 하여 기억한다. 예를 들면, 전하 축적층인 부유 게이트에 전자를 주입하기 위해서는, 기판을 접지하여 제어 게이트에 플러스의 고전압을 인가한다. 이때 기판측으로부터 터널 전류에 의해 부유 게이트에 전자가 주입된다. 이 전자 주입에 의해, 메모리 셀의 임계 값 전압은 플러스 방향으로 이동한다. 부유 게이트의 전자를 방출시키기 위해서는, 제어 게이트를 접지하여 소스ㆍ드레인 확산층 또는 기판 중 어느 하나에 플러스의 고전압을 인가한다. 이때 부유 게이트로부터 터널 전류에 의해 기판측에 전자가 방출된다. 이 전자 방출에 의해, 메모리 셀의 임계 값 전압은 마이너스 방향으로 이동한다.
그런데, 최근의 현저한 정보화 사회의 고도화ㆍ디지털화에 수반하여, 상기한 바와 같은 불휘발성 반도체 기억 장치의 미세화ㆍ대용량화가 급격하게 진행되고 있어, 단채널 효과나 셀간 간섭 효과, 나아가서는 제조의 어려움 등의 미세화에 수반하는 문제에 의해, 제품 개발이 점차로 곤란하게 되고 있다. 그 중에서도, 단채널 효과는 큰 문제 중 하나로, ON/OFF비의 열화 등을 야기하여 메모리로서의 성능이 현저하게 손상된다. 이 때문에, 단채널 효과에 대해 본질적으로 강하고, 완전 공핍형(FD) 채널 구조를 이용한 메모리 셀이 제안되어 있다(예를 들면, 일본 특허 공개 제2000-174241호 공보 참조).
또한, 미세화가 진행하여, 셀과 셀의 간격이 예를 들면 32 ㎚ 정도를 하회하도록 하는 경우, 셀과 셀간에 소스ㆍ드레인을 제작하는 것이 기술 상, 곤란하였다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로서, 미세화ㆍ대용량화할 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에 따른 불휘발성 반도체 기억 장치는, 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막을 사이에 두도록 상기 반도체 기판 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 부유 게이트와, 상기 부유 게이트 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 게이트를 갖는 메모리 셀 트랜지스터가 복수개 직렬로 접속된 NAND열과, 상기 NAND열의 일단측에 형성된 불순물 확산층을 갖는 소스 영역과, 상기 NAND열의 타단측에 형성된 금속 전극을 갖는 드레인 영역을 구비한 것을 특징으로 한다.
또한, 본 발명의 제2 양태에 따른 불휘발성 반도체 기억 장치는, 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막을 사이에 두도록 상기 반도체 기판 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 제어 게이트와, 상기 제어 게이트에 대향하도록 상기 제1 절연막 내에 형성된 부유 게이트를 갖는 메모리 셀 트랜지스터가 복수개 직렬로 접속된 NAND열과, 상기 NAND열에 대응하여, 상기 반도체 기판과 상기 제1 절연막 사이에 형성된 공통 제어 게이트와, 상기 NAND열의 일단측에 형성된 소스 영역과, 상기 NAND열의 타단측에 형성된 드레인 영역을 구비한 것을 특징으로 한다.
본 발명의 제3 양태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 반도체 기판의 제1 면 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 복수의 부유 게이트를 형성하는 공정과, 상기 복수의 부유 게이트를 덮도록 제2 절연막 을 형성하는 공정과, 상기 제2 절연막 상에 공통 제어 게이트를 형성하는 공정과, 상기 공통 제어 게이트를 덮도록 제1 반도체층을 형성하는 공정과, 상기 반도체 기판의 상하를 반대로 하고, 상기 반도체 기판의, 상기 제1 면에 대향하는 제2 면을 평탄화하여, 제2 반도체층을 형성하는 공정을 구비한 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 따른 실시 형태를 설명한다. 본 실시 형태는, 본 발명을 한정하는 것은 아니다. 이하의 실시 형태에서, p형 반도체의 구성 요소를 n형 반도체로 바꾸고, 또한 n형 반도체의 구성 요소를 p형 반도체로 바꾸어도 된다.
(제1 실시 형태)
본 발명의 제1 실시 형태에 의한 불휘발성 반도체 기억 장치는, 완전 공핍형 NAND 플래시 메모리로서, 그 회로를 도 2에 도시하고, 메모리 셀 어레이의 비트선 방향의 단면을 도 1에 도시한다.
도 2에 도시한 바와 같이, 본 실시 형태의 완전 공핍형 NAND 플래시 메모리는, 직렬 접속된 복수의 메모리 셀(M1, M2, M3, M4, M5)로 이루어지는 NAND열(10)과, 이 NAND열(10)의 양단에 1개씩 배치된 2개의 선택 게이트 트랜지스터(SS, SD)를 갖는 NAND 셀 유닛이 매트릭스 형상으로 배열되어 있다. 메모리 셀(Mi(i = 1, 2, …, 5))의 게이트에는 워드선(WLi)이 접속된다. 선택 게이트 트랜지스터(SS)는 일단이 NAND열(10)의 일단에 접속되고, 타단이 소스선(SL)에 접속되고, 게이트에 소스선 선택 신호(SGS)가 인가되는 구성으로 되어 있다. 선택 게이트 트랜지스터(SD)는, 일단이 NAND열(10)의 타단에 접속되고, 타단이 비트선((예를 들면 비트선(BL1))에 접속되고, 게이트에 비트선 선택 신호(SGD)가 인가되는 구성으로 되어 있다. 각 워드선(WLi(i = 1, 2, …, 5))은, 로우 디코더(100)에 접속되고, 소스선 선택 신호(SGS) 및 비트선 선택 신호(SGD)는 로우 디코더(100)로부터 보내져 온다. 또한, 본 실시 형태의 완전 공핍형 NAND 플래시 메모리에 있어서는, 2개의 NAND 플래시 메모리에서 1개의 비트선과, 1개의 소스선을 공유하는 구성으로 되어 있다.
또한, 도 1에 도시한 바와 같이, 본 실시 형태의 완전 공핍형 NAND 플래시 메모리는, 지지 기판(1a)과, 이 지지 기판(1a) 상에 설치된 매립 산화막(1b)과, 이 매립 산화막(1b) 상에 설치된 SOI층(1c)을 갖는 SOI 기판 상에 형성된다. NAND 셀 유닛의 NAND열(10) 및 선택 게이트 트랜지스터(SS, SD)는, NAND열(10)의 메모리 셀(Mi(i = 1, 2, …, 5))의 부유 게이트(4i)와, 선택 게이트 트랜지스터(SS, SD)의 게이트(6S, 6D)가 공통의 채널 영역으로 되는 SOI층(1c) 상에, 이 SOI층(1c) 상에 형성된 게이트 절연막(2)을 사이에 두도록 형성되어 있다. 부유 게이트(4i(i = 1, 2, …, 5)) 상에는, 부유 게이트(4i) 상에 형성된 절연막(3)을 사이에 두도록 제어 게이트(5i)가 더 형성되어 있다. 각 NAND 셀 유닛에서는, 선택 게이트 트랜지스터(SS)의 NAND열(10)에 접속하는 측과 반대측의 SOI층(1c)의 영역에는 소스선(SL)에 접속되는 n+ 불순물 확산층으로 이루어지는 소스 영역(7)이 형성되고, 선택 게이트 트랜지스터(SD)의 NAND열(10)에 접속하는 측과 반대측의 SOI층(1c)의 영역에는 비트선(BL)에 접속하는 금속 전극으로 이루어지는 드레인(8)이 형성되어 있다. 즉, 각 NAND 셀 유닛은, NAND열(10)과, NAND열(10)의 양단에 형성된 선택 게이트 트랜지스터(SS, SD)와, n+ 확산층으로 이루어지는 1개의 소스 영역(7)과, 금속 전극으로 이루어지는 1개의 드레인 영역(8)을 구비하고 있다. 또한, NAND 셀 유닛은 층간 절연막(11)에 의해 덮여져 있다.
본 실시 형태에서, 기입과 소거의 동작은 다음과 같이 하여 행한다.
기입은, 소스 영역(7)과 드레인 영역(8)을 접지하고, 선택 게이트 트랜지스터(SS, SD)의 게이트(6S, 6D) 및 각 메모리 셀(Mi(i = 1, 2, …, 5))의 제어 게이트(5i)에 플러스의 바이어스를 인가함으로써, 공통의 채널 영역으로 되는 SOI층(1c)에 n형의 반전층을 생기게 한다. 다음으로, 기입하고 싶은 메모리 셀, 예를 들면 메모리 셀(M1)의 제어 게이트(51)에 큰 플러스의 바이어스를 인가하여, 전자를 부유 게이트에 주입한다. 이때, 기입하고 싶지 않은 메모리 셀, 예를 들면 M2, M3, M4, M5의 제어 게이트(52, 53, 54, 55)에 마이너스의 바이어스를 인가하여도 된다.
소거는, 드레인 영역(7)을 접지하고, 선택 게이트 트랜지스터(SS, SD)의 게이트(6S, 6D) 및 각 메모리 셀(Mi(i = 1, 2, …, 5))의 제어 게이트(5i)에 마이너스 의 바이어스를 인가함으로써, 공통의 채널 영역으로 되는 SOI층(1c)에 p형의 반전층을 생기게 한다. 다음으로, 소거하고자 하는 메모리 셀, 예를 들면 메모리 셀(M5)의 제어 게이트(55)에 큰 마이너스의 바이어스를 인가하여, 홀을 부유 게이트(45)에 주입한다. 이때, 소거하고 싶지 않은 메모리 셀, 예를 들면 M1, M2, M3, M4의 제어 게이트(51, 52, 53, 54)에 플러스의 바이어스를 인가하여도 된다.
판독은 통상의 NAND형 플래시 메모리와 마찬가지로, 소스 영역(7)을 접지하고, 드레인 영역(8)에 플러스의 바이어스를 인가하여, 판독하고자 하는 메모리 셀((예를 들면, 메모리 셀(M3)) 이외의 메모리 셀의 제어 게이트((예를 들면, M1, M2, M4, M5의 제어 게이트(51, 52, 54, 55))에 플러스의 바이어스를 인가하고, 전류가 흐르는지의 여부로 "0" 또는 "1"의 정보로서 판독을 행한다.
이상의 동작 시에서, 본 실시 형태에서 특징적인 것은, 금속 전극으로 이루어지는 드레인 영역(8)을 이용함으로써, 소거 동작 시에 채널 영역에 홀을 발생시키게 되는 것이다. 이와 같이 함으로써, 축적 전하를 사용할 필요가 없기 때문에, 완전 공핍형의 채널 구조를 이용할 수 있어, 단채널 효과에 강한 메모리를 제공할 수 있다.
또한, 간단히 채널 내에 홀을 발생시키는 것만이라면, 금속 전극으로 이루어지는 드레인 영역 대신에 p형 불순물 확산층으로 이루어지는 드레인 영역을 이용하면 된다고 생각할 수 있지만, 이와 같이 하면 판독 동작 시에 메모리 셀(Mi(i = 1, 2, …5))이 게이트를 갖는 다이오드로 하여 동작하게 되어, 양호하게 판독을 행할 수 없다.
또한, 소스 영역과 드레인 영역의 양방에 금속 전극을 이용한 경우도, 기입 및 소거는 본 실시 형태와 마찬가지로 행할 수 있지만, 쇼트 키 장벽에 의한 매우 큰 소스 저항이, 판독 시에 흐르는 전류를 현저하게 작게 하고, 이 때문에 양호한 판독을 행할 수 없다. 덧붙여서 말하면, 이와 같은 쇼트 키 장벽은 드레인 영역측에서는 문제로 되는 일은 없으므로, 본 실시 형태에서는 상술한 문제는 생기지 않는다.
이상과 같은 이유에 의해, 본 실시 형태에서는, 소스 영역에 n+ 불순물 확산층, 드레인 영역에 금속 전극을 이용하고 있다.
또한, 본 실시 형태에서는, 각 NAND 셀 유닛에 대해, n+ 불순물 확산층으로 이루어지는 1개의 소스 영역(7)과, 금속 전극으로 이루어지는 1개의 드레인 영역(8)이 형성되어 있으므로, 메모리 셀과 메모리 셀의 간격을 가급적으로 작게 하는 것이 가능해져, 미세화ㆍ대용량화할 수 있다.
(제2 실시 형태)
제1 실시 형태에서는, 메모리 셀과 선택 게이트 트랜지스터의 양방이 SOI 기판 상에 형성되어 있었다. 매우 미세한 메모리 셀 구조의 경우, 개개의 메모리 셀의 게이트 길이는 전형적으로는 30 ㎚ 이하로 되기 때문에, 단채널 효과를 효과적으로 억제하기 위해서는, SOI층(1c)의 막 두께는 그 1/2 ∼ 1/4 정도 이하가 좋고, 이 경우 선택 게이트 트랜지스터(SS, SD)의 온 저항이 디바이스 동작에 지장을 초래하는 경우가 있다. 이와 같은 경우, 온 저항을 낮추기 위해서는 선택 게이트 트랜지스터(SS, SD)의 게이트 길이를 짧게 할 필요가 있다. 그러나, 선택 게이트 트랜지스터(SS, SD)는, 기입ㆍ소거 시에 메모리 셀에 인가되는 고 바이어스 조건 하에서도, 온 또는 오프의 상태를 유지할 필요가 있기 때문에, 현실적으로는 그다지 게이트 길이를 짧게 할 수는 없다.
따라서, 제1 실시 형태의 선택 게이트 트랜지스터(SS, SD)에서의 가장 심각한 저항은, 소스 영역/드레인 영역의 기생 저항이며, 이는 SOI층(1c)의 막 두께가 매우 얇음으로써 생기고 있는 것이다. 따라서, 이들 문제를 해결하기 위해서는, 선택 게이트 트랜지스터만을 벌크 기판 상에 제작하여, 메모리 셀 영역만을 SOI 기판 상에 제작하는 것이 좋다.
이와 같이 구성한 완전 공핍형 NAND 플래시 메모리가 본 발명의 제2 실시 형태이다. 즉, 제2 실시 형태에 따른 완전 공핍형 NAND 플래시 메모리는, 도 3에 도시한 바와 같이, NAND 셀 유닛의 NAND열(10)의 메모리 셀(Mi(i = 1, 2, …, 5))의 부유 게이트(4i)는, 벌크 기판(20) 내에 형성된 매립 절연막(21), 그 절연막(21) 상에 형성된 반도체층(22), 및 이 반도체층(22) 상에 형성된 게이트 절연막(2)을 사이에 두도록, 매립 절연막(21) 상에 형성된다. 한편, 선택 게이트 트랜지스터(SS, SD)는, 벌크 기판(20) 상에 형성된 게이트 절연막(2)을 사이에 두도록 벌크 기 판(20) 상에 설치된다.
이와 같이 구성한 것에 의해, 본 실시 형태에 따르면, 제1 실시 형태에 비해 단채널 효과를 더욱 억제할 수 있음과 함께, 선택 게이트 트랜지스터의 온 저항을 내릴 수 있다. 또한, 본 실시 형태도 제1 실시 형태와 마찬가지로, 미세화ㆍ대용량화할 수 있음과 함께 단채널 효과에 강한 메모리를 얻을 수 있다.
또한, 본 실시 형태와 같이, 부분적으로 SOI 구조를 제작하는 방법은 여러 가지이다. 예를 들면, SOI화하고 싶지 않은 부분을 공지의 포토리소그래피 기술에 의해 마스크하고, 예를 들면 도즈 3 × 1017 ㎝-2 정도의 산소를 150 keV 정도의 가속 전압으로 이온 임플랜테이션한 후, 마스크를 제거하여, 525 ℃ 정도에서, 어닐링하는 등의, 공지의 SIMOX(Separation by Implanted Oxygen)법을 응용하는 등으로 하면 된다.
(제3 실시 형태)
다음에, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치를 설명한다. 본 실시 형태의 불휘발성 반도체 기억 장치는, 완전 공핍형 NAND 플래시 메모리로서, 그 단면을 도 4에 도시한다. 본 실시 형태의 완전 공핍형 NAND 플래시 메모리는, 제2 실시 형태와 마찬가지로, 선택 게이트 트랜지스터의 소스/드레인 기생 저항을 효율적으로 저감하는 것이다.
본 실시 형태의 완전 공핍형 NAND 플래시 메모리는, 도 1에 도시한 제1 실시 형태의 완전 공핍형 NAND 플래시 메모리에서, 소스 영역(7) 및 드레인 영역(8)만을 들어올린 구조로 되어 있다. 즉, 소스 영역(7) 및 드레인 영역(8)은, 상면이 SOI층(1c)과 게이트 절연막(2)과의 계면보다도 게이트 절연막(2)의 측에 위치하고 있다. 또한, 상기 상면의 높이는 SOI층(1c)의 두께의 배 정도가 바람직하다. 이 구조는, 제1 실시 형태의 구조를 제작한 후, 소스 영역(7) 및 드레인 영역(8) 상에만 Si나 Ge 등을 선택 에피택셜 성장시키면 된다.
본 실시 형태도 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다.
(제4 실시 형태)
다음에, 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치는, 완전 공핍형 NAND 플래시 메모리로서 그 단면을 도 5에 도시한다. 본 실시 형태의 완전 공핍형 NAND 플래시 메모리는, 제2 실시 형태의 완전 공핍형 NAND 플래시 메모리에서, 소스 영역(7) 및 드레인 영역(8)만을 들어올린 구조로 되어 있다. 즉, 소스 영역(7) 및 드레인 영역(8)은, 상면이 SOI층(1c)과 반도체층(22)과의 계면보다도 게이트 절연막(2)의 측에 위치하고 있다. 또한, 상기 상면의 높이는 반도체층(22)의 두께의 배 정도가 바람직하다. 이 구조는, 제2 실시 형태의 구조를 제작한 후, 소스 영역(7) 및 드레인 영역(8) 상에만 Si나 Ge 등을 선택 에피택셜 성장시키면 된다.
본 실시 형태도 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다.
(제5 실시 형태)
다음에, 본 발명의 제5 실시 형태에 따른 불휘발성 반도체 기억 장치를 설명한다. 본 실시 형태의 불휘발성 반도체 기억 장치는, 완전 공핍형 NAND 플래시 메 모리로서 그 단면을 도 6에 도시한다. 본 실시 형태의 완전 공핍형 NAND 플래시 메모리는, 도 1에 도시한 제1 실시 형태의 완전 공핍형 NAND 플래시 메모리에서, 각 NAND열의 메모리 셀(Mi(i = 1, 2, …, 5))의 절연막(3)을 삭제하여, 부유 게이트(4i)를 채널 영역(1c) 및 게이트 절연막(2)을 사이에 두도록 게이트(6i)에 대향하여 매립 절연막(1b) 내에 설치함과 함께, SOI층(1c)과 반대측의 매립 절연막(1b)의 면에 제어 게이트(9)를 설치한 구성으로 되어 있다. 제어 게이트(9)는 메모리 셀(M1, M2, M3, M4, M5)에 공통의 제어 게이트로 되어 있다. 또한, 부유 게이트(4i(i = 1, 2, …, 5))와, SOI층(1c) 사이에는 절연막이 형성되어 있다.
본 실시 형태에서, 기입과 소거의 동작은 다음과 같이 하여 행한다.
기입은, 소스 영역(7)과 드레인 영역(8)을 접지하고, 선택 게이트 트랜지스터(SS, SD)의 게이트(6S, 6D) 및, 메모리 셀(Mi(i = 1, 2, …, 5))의 제어 게이트(6i)에 플러스의 바이어스를 인가함으로써, 채널 영역(1c)에 n형의 반전층을 생기게 한다. 다음으로, 기입하고 싶은 메모리 셀, 예를 들면 메모리 셀(M1)의 제어 게이트(61)의 바이어스는 유지한 채, 기입하고 싶지 않은 메모리 셀, 예를 들면 메모리 셀(M2, M3, M4, M5)의 제어 게이트(62, 63, 64, 65)에 마이너스의 바이어스를 인가하면, 기입하고 싶은 메모리 셀, 예를 들면 메모리 셀(M1)의 채널 영역(1c)에만 전자가 잔류한다. 다음으로, 제어 게이트(9)에 큰 플러스의 바이어스를 인가하면, 전자가 부유 게이트 안에 주입된다.
소거는, 기입과 반대의 바이어스를 인가하는 드레인(8)을 접지하고, 선택 게이트 트랜지스터(SS, SD)의 게이트(6S, 6D) 및 메모리 셀(Mi(i = 1, 2, …, 5))의 제어 게이트(6i)에 마이너스의 바이어스를 인가함으로써, 채널 영역(1c)에 p형의 반전층을 생기게 한다. 다음으로, 소거하고 싶은 메모리 셀, 예를 들면 메모리 셀(M3)의 제어 게이트(63)에 큰 마이너스의 바이어스를 인가하여, 홀을 부유 게이트(43)에 주입한다. 이때, 소거하고 싶지 않은 메모리 셀, 예를 들면 메모리 셀(M1, M2, M4, M5)의 제어 게이트(61, 62, 64, 65)에 플러스의 바이어스를 인가하여도 된다.
본 실시 형태에서는, 별도의 소거 동작을 행할 수도 있다. 즉, 소스 영역(7) 및 드레인 영역(8)을 접지하고, 선택 게이트 트랜지스터(SS, SD)의 게이트(6S, 6D) 및 메모리 셀(Mi(i = 1, 2, …, 5))의 제어 게이트(6i)에 대해 플러스의 바이어스를 인가하여, 채널 영역(1c) 내에 n형의 반전층을 생기게 한 후, 제어 게이트(9)에 큰 마이너스의 바이어스를 인가함으로써 부유 게이트(4i) 중의 음전하를 뽑아낸다. 이와 같이 함으로써, 동일한 비트선에 접속된 원하는 복수 셀의 정보를 일괄하여 소거할 수 있다. 또한, 이와 같은 소거 동작을 행하는 경우에는, 홀의 주입을 이용할 필요가 없으므로, 금속 전극으로 이루어지는 드레인 영역 대신에 n+ 불순물 확산층으로 이루어지는 드레인 영역을 이용할 수 있다.
본 실시 형태도 제1 실시 형태와 마찬가지로, 미세화ㆍ대용량화할 수 있음과 함께 단채널 효과에 강한 메모리를 얻을 수 있다.
또한, 본 실시 형태에서, 도 3에 도시한 제2 실시 형태와 같이, NAND열(10)은 반도체 기판(20) 상에 절연막(21)을 사이에 두도록 형성된 반도체층(22)에 형성하고, 선택 게이트 트랜지스터(SS, SD), 소스 영역(7), 및 드레인 영역(8)을 반도체 기판(20)에 형성하여도 된다.
다음에, 본 실시 형태의 완전 공핍형 NAND 플래시 메모리의 제조 방법의 일 구체예를 도 7 ∼ 도 10을 참조하여 설명한다.
우선, 도 7에 도시한 바와 같이, Si 기판(30) 상에 10 ㎚ 정도의 열산화막(32)을 형성한 후, 인 도프 폴리실리콘 등을 예를 들면 CVD(Chemical Vapor Deposition)법을 이용하여 퇴적하고, 공지의 리소그래피 기술에 의해 패터닝하여, 부유 게이트(4i(i= 1, 2, …, 5))를 형성한다.
다음에, 도 8에 도시한 바와 같이, CVD법을 이용하여 예를 들면 TEOS로 이루어지는 절연막(34)을 퇴적하고, 패터닝된 부유 게이트(4i(i = 1, 2, …, 5))를 매립한다. 계속하여, 절연막(34)의 상면을 예를 들면, CMP(Chemical Mechanical Polising)법 등으로 평탄화한 후, 다시 CVD법을 이용하여 인 도프 폴리실리콘막을 퇴적하여 패터닝하여, 제어 게이트(9)를 형성한다.
다음에, 도 9에 도시한 바와 같이, 또한 CVD법을 이용하여 Si막(36)을 퇴적한 후, 필요하면 상면을 CMP법 등으로 평탄화한다.
다음에, Si막(36)에 H+ 이온 등을 이온 임플란테이션한 후에 열처리를 한다. 그 후, 반대로 하여, Si 기판(30)의 상면을 CMP 등으로 평탄화하여, SOI층(1c)을 형성한다. 그렇게 하면, 도 10에 도시한 구조가 얻어진다. 절연막(32) 및 절연막(34)이 절연막(1b)으로 된다. 후는, 공지의 기술에 의해, 게이트 절연막(2), 제어 게이트(41 ∼ 45), 소스 영역(7) 및 드레인 영역(8) 등을 제작하면, 도 6에 도시한 구조가 얻어진다.
(제6 실시 형태)
다음에, 본 발명의 제6 실시 형태에 따른 불휘발성 반도체 기억 장치를 설명한다. 본 실시 형태의 불휘발성 반도체 기억 장치는 완전 공핍형 NAND 플래시 메모리로서, 그 단면을 도 11에 도시한다. 본 실시 형태의 완전 공핍형 NAND 플래시 메모리는, 도 6에 도시한 제5 실시 형태의 완전 공핍형 NAND 플래시 메모리에서, 소스 영역(7) 및 드레인 영역(8)만을 들어올린 구조로 되어 있다. 즉, 소스 영역(7) 및 드레인 영역(8)은, 상면이 SOI층(1c)과 게이트 절연막(2)과의 계면보다도 게이트 절연막(2)의 측에 위치하고 있다. 또한, 상기 상면의 높이는 SOI층(1c)의 두께의 배 정도가 바람직하다. 이 구조는, 제5 실시 형태의 구조를 제작한 후, 소스 영역(7) 및 드레인 영역(8) 상에만 Si나 Ge 등을 선택 에피택셜 성장시키면 된다. 이와 같은 구조로 함으로써, 제5 실시 형태에 비해 선택 게이트 트랜지스터의 소스/드레인의 기생 저항을 효율적으로 저감할 수 있다.
또한, 본 실시 형태도 제5 실시 형태와 마찬가지로, 미세화ㆍ대용량화할 수 있음과 함께 단채널 효과에 강한 메모리를 얻을 수 있다.
(제7 실시 형태)
다음에, 본 발명의 제7 실시 형태에 따른 불휘발성 반도체 기억 장치를 설명한다. 본 실시 형태의 불휘발성 반도체 기억 장치는, 완전 공핍형 NAND 플래시 메모리로서 그 단면을 도 12에 도시한다. 본 실시 형태의 완전 공핍형 NAND 플래시 메모리는, 도 11에 도시한 제6 실시 형태의 완전 공핍형 NAND 플래시 메모리에서, 매립 절연막(1b) 및 부유 게이트(41, 42, 43, 44, 45) 대신에, 전하 축적 절연막(1d)을 이용한 것이다. 전하 축적 절연막(1d)은, 구체적으로는 Si02/Si3N4/SiO2나, Si02/Al203/SiO2 등의, 절연막에 의해 전하를 트랩하는 막을 사이에 끼워 넣은 적층막이나, Si 나노 도트를 분산시킨 산화막 등을 이용할 수 있다.
이와 같은 구조의 경우, 공지의 SOI 기판 제작 기술을 간단히 응용할 수 있기 때문에, 제작이 더욱 용이해진다.
본 실시 형태에서의 기입ㆍ판독ㆍ소거의 동작은 제5 실시 형태와 마찬가지이다. 또한, 제5 실시 형태의 변형예와 마찬가지로, 홀의 터널을 이용하지 않는 소거 모드에서 동작시키는 경우, 금속 전극으로 이루어지는 드레인 대신에 n+ 불순물 확산층으로 이루어지는 드레인을 이용할 수 있다.
또한, 본 실시 형태도 제5 실시 형태와 마찬가지로, 미세화ㆍ대용량화할 수 있음과 함께 단채널 효과에 강한 메모리를 얻을 수 있다.
상기 제1 ∼ 제7 각 실시 형태에서는, 채널을 완전 공핍 상태로 하여 단채널 효과를 억제하고 있다. 이 때문에, SOI층(1c)의 막 두께는, 최대로 게이트 길이의 절반, 바람직하게는 게이트 길이의 1/3 ∼ 1/4 정도로 하는 것이 바람직하다.
이상 설명한 바와 같이, 본 발명의 각 실시 형태에 따르면, 미세화ㆍ대용량화할 수 있음과 함께 단채널 효과에 강한 메모리를 얻을 수 있다.
또한, 쇼트 키 전극에 의해 전자와 홀의 쌍방을 채널에 제공할 수 있으므로, 완전 공핍형의 채널과 조합함으로써, 셀간의 소스ㆍ드레인을 형성하는 일 없이 기입, 판독, 소거의 동작을 행할 수 있다.
이상 설명한 바와 같이, 본 발명의 각 실시 형태에 따르면, 미세화ㆍ대용량화에 적합한 불휘발성 반도체 기억 장치를 실현할 수 있다.
도 1은, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치를 도시하는 단면도.
도 2는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 회로도.
도 3은, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치를 도시하는 단면도.
도 4는, 제3 실시 형태에 의한 불휘발성 반도체 기억 장치를 도시하는 단면도.
도 5는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치를 도시하는 단면도.
도 6은, 제5 실시 형태에 따른 불휘발성 반도체 기억 장치를 도시하는 단면도.
도 7은, 제5 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 8은, 제5 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 9는, 제5 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 10은, 제5 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 11은, 제6 실시 형태에 따른 불휘발성 반도체 기억 장치를 도시하는 단면도.
도 12는, 제7 실시 형태에 따른 불휘발성 반도체 기억 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1a : 지지 기판
1b : 매립 산화막
1c : SOI층
41, 42, 43, 44, 45 : 부유 게이트
51, 52, 53, 54 : 제어 게이트
7 : 소스 영역
8 : 드레인 영역
9 : 제어 게이트
10 : NAND열
20 : 벌크 기판
21 : 매립 절연막
22 : 반도체층
30 : Si 기판
34 : 열산화막
36 : i막
100 : 로우 디코더
SS, SD : 선택 게이트 트랜지스터
WLi : 워드선
SL : 소스선
SGS : 소스선 선택 신호
SGD : 비트선 선택 신호
BL1 : 비트선
M1, M2, M3, M4, M5 : 메모리 셀

Claims (18)

  1. 반도체 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막을 사이에 두도록 상기 반도체 기판 상에 형성된 반도체층과,
    상기 반도체층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 부유 게이트와, 상기 부유 게이트 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제어 게이트를 갖는 메모리 셀 트랜지스터가 복수개 직렬로 접속된 NAND열과,
    상기 NAND열의 일단측에 형성된 불순물 확산층을 갖는 소스 영역과,
    상기 NAND열의 타단측에 형성된 금속 전극을 갖는 드레인 영역
    을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 소스 영역 및 드레인 영역은 상기 반도체층에 형성되고,
    상기 NAND열의 일단과 상기 소스 영역 사이의 상기 반도체층에 형성된 제1 선택 게이트 트랜지스터와,
    상기 NAND열의 타단과 상기 드레인 영역 사이의 상기 반도체층에 형성된 제2 선택 게이트 트랜지스터
    를 더 구비 하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 소스 영역 및 드레인 영역은, 상면이 상기 반도체층과 상기 게이트 절연막과의 계면보다도 상기 게이트 절연막측에 위치하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 소스 영역 및 드레인 영역의 하면으로부터 상면까지의 높이는, 상기 반도체층의 두께의 배인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 소스 영역 및 드레인 영역은 상기 반도체 기판에 형성되고,
    상기 NAND열의 일단과 상기 소스 영역 사이의 상기 반도체 기판에 형성된 제1 선택 게이트 트랜지스터와,
    상기 NAND열의 타단과 상기 드레인 영역 사이의 상기 반도체 기판에 형성된 제2 선택 게이트 트랜지스터
    를 더 구비하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 소스 영역 및 드레인 영역은, 상면이 상기 반도체층과 상기 게이트 절 연막과의 계면보다도 상기 게이트 절연막측에 위치하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 소스 영역 및 드레인 영역의 하면으로부터 상면까지의 높이는, 상기 반도체층의 두께의 배인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 반도체 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막을 사이에 두도록 상기 반도체 기판 상에 형성된 반도체층과,
    상기 반도체층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 제어 게이트와, 상기 제어 게이트에 대향하도록 상기 제1 절연막 내에 형성된 부유 게이트를 갖는 메모리 셀 트랜지스터가 복수개 직렬로 접속된 NAND열과,
    상기 NAND열에 대응하여, 상기 반도체 기판과 상기 제1 절연막 사이에 형성된 공통 제어 게이트와,
    상기 NAND열의 일단측에 형성된 소스 영역과,
    상기 NAND열의 타단측에 형성된 드레인 영역
    을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 소스 영역 및 드레인 영역은 상기 반도체층에 형성되고,
    상기 NAND열의 일단과 상기 소스 영역 사이의 상기 반도체층에 형성된 제1 선택 게이트 트랜지스터와,
    상기 NAND열의 타단과 상기 드레인 영역 사이의 상기 반도체층에 형성된 제2 선택 게이트 트랜지스터
    를 더 구비하고 있는 것을 특징을 하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 소스 영역 및 드레인 영역은, 상면이 상기 반도체층과 상기 게이트 절연막과의 계면보다도 상기 게이트 절연막측에 위치하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 소스 영역 및 드레인 영역의 하면으로부터 상면까지의 높이는, 상기 반도체층의 두께의 배인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제8항에 있어서,
    상기 소스 영역 및 드레인 영역은 상기 반도체 기판에 형성되고,
    상기 NAND열의 일단과 상기 소스 영역 사이의 상기 반도체 기판에 형성된 제1 선택 게이트 트랜지스터와,
    상기 NAND열의 타단과 상기 드레인 영역 사이의 상기 반도체 기판에 형성된 제2 선택 게이트 트랜지스터
    를 더 구비하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 소스 영역 및 드레인 영역은, 상면이 상기 반도체층과 상기 게이트 절연막과의 계면보다도 상기 게이트 절연막측에 위치하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 소스 영역 및 드레인 영역의 하면으로부터 상면까지의 높이는, 상기 반도체층의 두께의 배인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제8항에 있어서,
    상기 소스 영역은 불순물 확산층이며, 상기 드레인 영역은 금속 전극인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제8항에 있어서,
    상기 소스 영역 및 드레인 영역은 불순물 확산층인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 반도체 기판의 제1 면 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 복수의 부유 게이트를 형성하는 공정과,
    상기 복수의 부유 게이트를 덮도록 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 공통 제어 게이트를 형성하는 공정과,
    상기 공통 제어 게이트를 덮도록 제1 반도체층을 형성하는 공정과,
    상기 반도체 기판의 상하를 반대로 하고, 상기 반도체 기판의, 상기 제1 면에 대향하는 제2의 면을 평탄화하여, 제2 반도체층을 형성하는 공정
    을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 복수의 부유 게이트의 각각의 바로 위의 상기 제2 반도체층 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 제어 게이트를 형성하는 공정과,
    상기 제2 반도체층에 소스 영역 및 드레인 영역을 형성하는 공정
    을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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