JP4285038B2 - Ofdm復調装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、直交周波数分割多重(OFDM)信号から伝送データ系列を復調するOFDM復調装置に関するものである。
【0002】
【従来の技術】
デジタルデータを変調する方式として、直交周波数分割多重方式(以下、OFDM方式と呼ぶ。OFDM:Orthogonal Frequency Division Multiplexing)と呼ばれる変調方式が知られている。
【0003】
OFDM変調方式とは、伝送帯域内に多数の直交する副搬送波(サブキャリア)を設け、各サブキャリアの振幅及び位相にPSK(Phase Shift Keying)やQAM(Quadrature Amplitude Modulation)によりデータを割り当てて、デジタル変調する方式である。OFDM方式は、多数のサブキャリアで伝送帯域を分割するため、サブキャリア1波あたりの帯域は狭くなり変調速度は遅くなるが、トータルの伝送速度は、従来の変調方式と変わらないという特徴を有している。また、OFDM方式は、多数のサブキャリアが並列に伝送されるのでシンボル速度が遅くなり、シンボルの時間長に対する相対的なマルチパスの時間長を短くすることができ、マルチパス妨害を受けにくくなるという特徴を有している。また、OFDM方式は、複数のサブキャリアに対してデータの割り当てが行われることから、変調時には逆フーリエ変換を行うIFFT(Inverse Fast Fourier Transform)演算回路、復調時にはフーリエ変換を行うFFT(Fast Fourier Transform)演算回路を用いることにより、送受信回路を構成することができるという特徴を有している。
【0004】
OFDM方式は、マルチパス妨害の影響を強く受ける地上波デジタル放送に適用されることが多い。OFDM方式を採用した地上波デジタル放送としては、例えば、ISDB-TSB(Integrated Services Digital Broadcasting -Terrestrial Sound Broadcasting)といった規格がある(非特許文献1)。
【0005】
ここで、ISDB−TSB規格では、204ビットの情報を一単位とした差動BPSK変調されたTMCC(Transmission and Multiplexing Configuration Control)信号を、OFDMシンボル中の所定のサブキャリアに伝送することが規定されている。差動BPSK変調は、伝送するデータ列を差動符号化し、差動符号化したのちの情報(0,1)に対してそれぞれ(+4/3,0)、(−4/3,0)の信号点を持つ複素信号(I,Q信号)にする変調方式である。
【0006】
204ビットの情報で一単位とされたTMCC信号は、先頭から、1ビットの差動変調の基準信号、16ビット同期信号、3ビットのセグメント形式識別、102ビットのTMCC情報、並びに、82ビットのパリティビットで構成されている。基準信号は、差動変調方式の基準振幅及び基準位相となる信号である。同期信号は、204ビットの情報単位の先頭位置を示す情報である。具体的には、W0=“0011010111101110”と、その反転ワードであるW1=“1100101000010001”とがフレーム単位で交互に挿入されている。セグメント形式識別は、伝送データが差動変調されているか同期変調されているかを示す情報である。TMCC情報は、受信した信号のキャリア変調方式、時間方向インタリーブパターン及び畳み込み符号の符号化率等が示された情報である。パリティビットは、102ビットのTMCC情報に対する誤り訂正符号であり、その方式には、差集合巡回符号(273,191)の短縮符号(184,102)が採用されている。
【0007】
また、TMCC信号は、1つのOFDMシンボルに対して1ビットの情報が変調されている。そのため、204ビットで一つの単位とされたTMCC信号は、204OFDMシンボルごとに伝送される。ISDB−TSB規格では、このTMCC信号を伝送する単位をOFDMフレームと呼んでいる。
【0008】
従って、ISDB−TSB規格に対応したOFDM受信装置では、受信した送信波を復調するために、まず、TMCC信号内の同期信号を検出してOFDMフレームの同期を取り、続いて、TMCC信号内のTMCC情報を検出して各種設定情報を取り出し、装置の各種復調設定を行った後に、実体情報の復調が開始される。
【0009】
そのため、ISDB−TSB規格に対応したOFDM受信装置には、通常、TMCC信号内の同期ワードを検出してOFDMフレームの同期を取るフレーム検出回路が設けられる。 具体的に、従来のフレーム検出回路100の構成を図6に示す。
【0010】
フレーム検出回路100は、差動復調回路101と、ビット判定回路102と、同期ワード相関回路103と、比較回路104とを備えている。
【0011】
フレーム検出回路100は、FFT演算回路の後段に設けられ、所定のサブキャリアからTMCC信号(I,Q信号)が入力される。このTMCC信号は、差動BPSK変調されている複素信号(I,Q信号)である。
【0012】
差動復調回路101は、入力されたTMCC信号を差動復調し、元の情報ビットに対応した信号点の複素信号(I,Q信号)を生成する。ビット判定回路102は、差動復調された信号点を元に“0”又は“1”のビット判定を行って、ビットストリーム化されたTMCC信号を出力する。ビットストリーム化されたTMCC信号は、同期ワード相関回路103に供給される。
【0013】
同期ワード相関回路103は、ビットストリーム化されたTMCC信号と、同期ワード(W0,W1)との相関演算を行う。すなわち、同期ワード(W0,W1)と、ビットストリーム内の各位置における16ビット幅のデータ列との相関性を逐次算出し、その算出結果である相関値を出力する。同期ワード相関回路103から出力される相関値は、同期ワード(W0,W1)と、ビット列とが一致すれば最も高くなるような値である。
【0014】
比較回路104は、同期ワード相関回路103から出力された相関値が、所定の閾値よりも高くなったか否かを検出し、そのタイミングを示す同期判定高くなったタイミングを検出する。検出したタイミングは、例えば、後段のOFDMフレームの同期タイミング発生回路に供給される。
【0015】
【非特許文献1】
「地上デジタル音声放送用受信装置 標準規格(望ましい仕様) ARIB STD-B30 1.1版」,社団法人電波産業界,平成13年5月31日 策定,平成14年3月28日 1.1改定
【0016】
【発明が解決しようとする課題】
ところで、従来のフレーム検出回路100の同期ワード相関回路103では、連続した2つのOFDMフレームに対して同時に同期ワードの相関性を算出し、その合計値を出力している。つまり、同期ワード相関回路103は、ビット判定回路102から出力されたTMCC信号(ビットストリーム)に対して同期ワードW0(又はW1)の相関演算を行うとともに、そのTMCC信号を1フレーム分遅延させた遅延信号(ビットストリーム)に対しても反転した同期ワードW1(又はW0)の相関演算を行う。そして、それらの2つの相関値の合計を出力している。このように連続した2フレームに対しての同期ワードの相関を検出しているのは、同期ワードの挿入位置ではない部分に偶然に同期ワードと同一(或いは非常に近い)のビット列があった場合の誤検出を防止するためのである。
【0017】
しかしながら、このように連続した2つの同期ワードが入力されて初めて同期タイミングが検出されるとすると、非同期の状態から同期が確立するまでの引き込み時間が非常に長くなってしまう。具体的には、連続する2つの同期ワードを検出するには、最短でも1OFDMフレーム+17OFDMシンボル、最長では2OFDMフレーム分の伝送時間が必要である。この時間は、ISDB-TSB(モード3)であれば、221(m秒)〜408(m秒)に相当してしまい、受信装置の起動に必要となる時間としては比較的長い時間となってしまう。
【0018】
そこで、本発明は、フレームの同期引き込み時間を短縮したOFDM復調装置を提供することを目的とする。
【0019】
【課題を解決するための手段】
本発明に係るOFDM復調装置は、直交周波数分割多重(OFDM)信号から伝送データ系列を復調するOFDM復調装置において、上記OFDM信号を直交復調して複素信号である復調信号を抽出する直交復調手段と、上記伝送データ系列内に挿入されている伝送制御情報を上記復調信号から復号する伝送制御情報復号手段を備え、上記復調信号は、一定数の伝送シンボルで1つの伝送フレームが構成されており、上記1つの伝送フレームには、所定のビット数で構成される1つの伝送制御情報が挿入されており、上記1つの伝送制御情報には、同期ワードが含められており、上記伝送制御情報復号手段は、上記復調信号から復号された上記伝送制御情報のデータ系列から、上記同期ワードと同一のデータ列を検出する第1の同期検出部と、上記復調信号から復号された上記伝送制御情報のデータ系列から、上記同期ワードと同一のデータ列が1伝送フレーム間隔を空けて連続して2つ並んでいることを検出する第2の同期検出部と、上記第1の同期検出部による同期ワードの検出タイミング及び上記第2の同期検出部による同期ワードの検出タイミングの2つのタイミングに基づき、伝送フレームの同期タイミングの管理を行う同期管理部とを有し、
上記第1の同期検出部及び第2の同期検出部は、上記復調信号から復号された伝送制御情報のデータ系列に対して同期ワードとの相関性を算出し、算出した相関性が所定の値よりも高い場合に同期ワードであると判断し、上記第1の同期検出部は、伝送制御情報のデータ系列と同期ワードとの相関値を1ビットずつ算出する相関値算出回路と、相関値算出回路により算出された相関値が第1のしきい値以上である場合に同期ワードであると判断する判断回路とを有し、上記第2の同期検出部は、伝送制御情報のデータ系列を1伝送フレーム分遅延させる遅延回路と、遅延回路により遅延された伝送制御情報のデータ系列と同期ワードとの相関値を1ビットずつ算出する相関値算出回路と、相関値算出回路により算出された相関値と上記第1の同期検出部により算出された相関値とを加算する加算回路と、加算回路により加算された相関値が第2のしきい値以上である場合に同期ワードであると判断する判断回路とを有することを特徴とする。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態として、本発明を適用したISDB−TSB規格のOFDM受信装置について説明をする。
【0023】
図1に、本発明の第1の実施の形態のOFDM受信装置10のブロック構成図を示す。
【0024】
OFDM受信装置10は、図1に示すように、アンテナ11と、チューナ12と、バンドパスフィルタ(BPF)13と、A/D変換回路14と、DCキャンセル回路15と、デジタル直交復調回路16と、FFT演算回路17と、フレーム検出回路18と、同期回路19と、キャリア復調回路20と、周波数デインタリーブ回路21と、時間デインタリーブ回路22と、デマッピング回路23と、ビットデインタリーブ回路24と、デパンクチャ回路25と、ビタビ復号回路26と、バイトデインタリーブ回路27と、拡散信号除去回路28と、トランスポートストリーム生成回路29と、RS復号回路30と、チャンネル選択回路32と、伝送制御情報復号回路31とを備えている。
【0025】
OFDM送信装置から送信された送信波は、OFDM受信装置10のアンテナ11により受信され、RF信号としてチューナ12に供給される。
【0026】
アンテナ11により受信されたRF信号は、乗算器12a及び局部発振器12bからなるチューナ12によりIF信号に周波数変換され、BPF13に供給される。局部発振器12bから発振される受信キャリア信号の発振周波数は、チャンネル選択回路32から供給されるチャンネル選択信号に応じて切り換えられる。
【0027】
チューナ12から出力されたIF信号は、BPF13によりフィルタリングされた後、A/D変換回路14によりデジタル化される。デジタル化されたIF信号は、DCキャンセル回路15によりDC成分が除去され、デジタル直交復調回路16に供給される。
【0028】
デジタル直交復調回路16は、所定の周波数(キャリア周波数)のキャリア信号を用いて、デジタル化されたIF信号を直交復調し、ベースバンドのOFDM信号を出力する。ベースバンドのOFDM信号は、直交復調された結果、実軸成分(Iチャネル信号)と、虚軸成分(Qチャネル信号)とから構成される複素信号となる。デジタル直交復調回路16から出力されるベースバンドのOFDM信号は、FFT演算回路17及び同期回路19に供給される。
【0029】
FFT演算回路17は、ベースバンドのOFDM信号に対してFFT演算を行い、各サブキャリアに直交変調されている信号を抽出して出力する。FFT演算回路17は、1つのOFDMシンボルから有効シンボル長分の信号を抜き出し、抜き出した信号に対してFFT演算を行う。すなわち、FFT演算回路17は、1つのOFDMシンボルからガードインターバル長分の信号を除き、残った信号に対してFFT演算を行う。
【0030】
FFT演算回路17により抽出された各サブキャリアに変調されていた信号は、実軸成分(Iチャネル信号)と虚軸成分(Qチャネル信号)とから構成される複素信号である。FFT演算回路17により抽出された信号は、フレーム検出回路18、伝送制御情報復号回路31、同期回路19及びキャリア復調回路20に供給される。
【0031】
フレーム検出回路18は、FFT演算回路17により復調された信号の所定のサブキャリアからTMCC信号を抽出し、TMCC信号から同期信号を検出してOFDM伝送フレームの境界を検出し、検出したフレームの境界位置を同期回路19等に供給する。
【0032】
同期回路19は、ベースバンドのOFDM信号、FFT演算回路17により復調された後の各サブキャリアに変調されていた信号、OFDMシンボルの境界、チャンネル選択回路32から供給されるチャンネル選択信号等を用いて、FFT演算回路17に対してFFT演算の演算範囲及びそのタイミング等の同期処理等の各種の同期処理を行う。
【0033】
キャリア復調回路20は、FFT演算回路17から出力された各サブキャリアから復調された後の信号が供給され、その信号に対してキャリア復調を行う。具体的には、キャリア復調回路20は、差動変調信号(DQPSK)に対する差動復調処理、並びに、同期変調信号(QPSK、16QAM、64QAM)に対する等化処理を行う。
【0034】
キャリア復調された信号は、周波数デインタリーブ回路21によって周波数方向のデインタリーブ処理がされ、続いて、時間デインタリーブ回路22によって時間方向のデインタリーブ処理がされた後、デマッピング回路23に供給される。
【0035】
デマッピング回路23は、キャリア復調された信号(複素信号)に対してデータの再割付処理(デマッピング処理)を行い、伝送データ系列を復元する。例えばISDB-TSB規格のOFDM信号を復調する場合であれば、デマッピング回路23は、QPSK、16QAM又は64QAMに対応したデマッピング処理を行う。
【0036】
デマッピング回路23から出力され伝送データ系列は、ビットデインタリーブ回路24、デパンクチャ回路25、ビタビ復号回路26、バイトデインタリーブ回路27、拡散信号除去回路28を通過することにより、多値シンボルの誤り分散のためのビットインタリーブに対応したデインタリーブ処理、伝送ビットの削減のためのパンクチャリング処理に対応したデパンクチャリング処理、畳み込み符号化されたビット列の復号のためのビタビ復号処理、バイト単位でのデインタリーブ処理、エネルギ拡散処理に対応したエネルギ逆拡散処理が行われ、トランスポートストリーム生成回路29に入力される。
【0037】
トランスポートストリーム生成回路29は、例えばヌルパケット等の各放送方式で規定されるデータを、ストリームの所定の位置に挿入する。また、トランスポートストリーム生成回路29は、断続的に供給されてくるストリームのビット間隔を平滑化して時間的に連続したストリームとする、いわゆるスムージング処理を行う。スムージング処理がされた伝送データ系列は、RS復号回路30に供給される。
【0038】
RS復号回路30は、入力された伝送データ系列に対してリードソロモン復号処理を行い、MPEG-2システムズで規定されたトランスポートストリームとして出力する。
【0039】
伝送制御情報復号回路31は、フレーム検出回路18により同期が取られた後のTMCC信号が入力され、このTMCC信号からTMCC情報(伝送制御情報)を復号し、復号したTMCC情報を、キャリア復調回路20、時間デインタリーブ回路22、デマッピング回路23、ビットデインタリーブ回路24、及び、トランスポートストリーム生成回路29に供給して、各回路の復調や再生等の制御を行う。
【0040】
つぎに、フレーム検出回路18についてさらに説明をする。
【0041】
図2にフレーム検出回路18のブロック構成図を示す。
【0042】
フレーム検出回路18は、図2に示すように、差動復調回路41と、位相計算回路42と、フレーム同期判定回路43と、同期制御回路44とを有している。
【0043】
フレーム検出回路18には、OFDMシンボルの所定のサブキャリアに変調されているTMCC信号(I,Q信号)が入力される。
【0044】
差動復調回路41は、入力されたTMCC信号を差動復調し、元の情報ビットに対応した信号点の複素信号(I,Q信号)を生成する。差動復調された信号(I,Q信号)は、ビット判定回路42に供給される。
【0045】
ビット判定回路42は、差動復調された信号(I,Q信号)に基づきビット判定を行う。すなわち、差動復調された信号のIQ平面上の信号点から変調されている値が“0”又は“1”のいずれであるかを判定し、いずれか一方のビット値を出力する。従って、ビット判定回路42からは、ビットストリーム化されたTMCC信号が出力されることとなる。ビット判定回路42から出力されたビットストリーム化されたTMCC信号は、フレーム同期判定回路43に供給される。
【0046】
フレーム同期判定回路43は、ビットストリーム化されたTMCC信号に含まれている同期ワードを検出して、フレームの同期タイミングを検出する。
【0047】
フレーム同期判定回路43は、第1の同期ワード検出回路51と、第1の比較回路52と、第2の同期ワード検出回路53と、第2の比較回路54とを有している。
【0048】
第1の同期ワード相関回路51は、順次入力されてくるビットストリーム(TMCC信号)中のビット列と、同期ワード(W0,W1)との間の相関演算を行う。同期ワードのビット幅は16ビットであるが、相関演算は16ビット幅のウィンドウをビットストリームに対して1ビットずつずらしながら行われるので、その演算結果はビットストリームが1ビット入力される毎に出力される。第1の同期ワード相関回路51は、例えば、TMCC信号(ビットストリーム)を16ビット遅延のシフトレジスタに入力し、そのシフトレジスタの16ビット値と同期ワード(W0,W1)の16ビット値との一致性を算出し、その値を相関値として出力する。このような第1の同期ワード相関回路51から出力される相関値は、ビットストリーム中に同期ワードと同一のビット配列が検出されたときに、最も高くなる。
【0049】
第1の比較回路52は、第1の同期ワード相関回路51から出力された相関値が第1の閾値TH1よりも高くなったか否かを検出する。第1の比較回路52は、この検出結果に基づき、相関値の方が高い場合にはOK,相関値の方が低い場合にはNGを示す仮同期判定信号を出力する。すなわち、仮同期判定信号がOKを示しているタイミングが、ビットストリーム(TMCC信号)中に同期ワード(W0又はW1)が存在しているタイミングとなる。
【0050】
第2の同期ワード相関回路53は、入力されたビットストリーム(TMCC信号)と、連続した2つOFDMフレームに対する同期ワード(W0,W1)との相関演算を行う。すなわち、1フレーム分間隔を空けて配置された2つの同期ワードと、入力されたビットストリーム(TMCC信号)との間の相関演算を行う。2つの同期ワードは、一方の同期ワードがW0であれば他方は逆の同期ワードW1となっているというように、ビットが互いに反転した値となっている。
【0051】
また、1つの同期ワードのビット幅は16ビットであるが、相関演算は16ビット×2のウィンドウをビットストリームに対して1ビットずつずらしながら行われるので、その演算結果はビットストリームが1ビット入力される毎に出力される。例えば、第2の同期ワード相関回路53は、16ビット遅延のシフトレジスタを2つ設け、TMCC信号(ビットストリーム)を一方のシフトレジスタに入力し、そのシフトレジスタ内の16ビット値と同期ワード(W0)の16ビット値との一致性を算出し、1フレーム分遅延させたTMCC信号(ビットストリーム)を他方のシフトレジスタに入力し、そのシフトレジスタ内の16ビット値と同期ワード(W1)の16ビット値との一致性を算出する。そして、2つの一致性を加算して、それらの合計値を相関値として出力する。このような第2の同期ワード相関回路53から出力される相関値は、ビットストリーム中に連続した2つのフレームから同時に同期ワードが検出されたときに、最も高くなる。
【0052】
第2の比較回路54は、第2の同期ワード相関回路53から出力された相関値が第2の閾値TH2よりも高くなったか否かを検出する。第2の比較回路54は、この検出結果に基づき、相関値の方が高い場合にはOK,相関値の方が低い場合にはNGを示す本同期判定信号を出力する。すなわち、本同期判定信号がOKを示しているタイミングが、ビットストリーム(TMCC信号)中に連続した2つのフレームにそれぞれ同期ワード(W0又はW1)が存在しているタイミングとなる。
【0053】
以上のようにフレーム検出回路43は、入力されたビットストリーム内に1個でも同期ワードと同一のビット列を検出した場合には、その検出タイミングでOKとなる仮同期判定信号を出力する。また、フレーム検出回路43は、連続した2つのOFDMフレーム中に同期ワードが存在していることを検出した場合には、その検出タイミングでOKとなる本同期判定信号を出力する。出力された仮同期判定信号及び本同期判定信号は、同期制御回路44に供給される。
【0054】
同期制御回路44は、仮同期判定信号及び本同期判定信号に基づき、フレーム同期信号の出力及びフレーム同期情報の出力を制御する。フレーム同期信号は、OFDMフレームの先頭位置のタイミングでハイとなり、その他のタイミングではオフとなるような、フレームの境界位置を周期的に発生するフラグである。同期制御回路44は、あるトリガが与えられると、最初のフラグを発生し(フラグをハイとし)、以後は例えば動作クロック等をカウントしていくことにより周期的にフラグを発生して、フレーム同期信号を生成していく。また、フレーム同期情報は、フレーム同期信号が受信信号に同期している否かを外部回路に通知するための情報、すなわち、フレーム同期が確立しているか否かを示す情報である。フレーム同期情報は、フレーム同期が確立していれば“OK”、確立していなければ“NG”を示す。
【0055】
同期制御回路44では、図3に示すような、初期状態S1、仮同期状態S2及び本同期状態S3の3つの状態を有するステートマシーン45により、フレーム同期信号の発生制御並びに同期確立情報の出力制御を行う。
【0056】
ステートマシーン45の説明をする。
【0057】
初期状態S1は、OFDMフレームの同期が確立していない状態である。同期制御回路44は、初期状態S1のときには、フレーム同期信号を発生せず、さらに、同期確立情報を“NG”としてフレーム同期が確立していないことを外部に通知する。
【0058】
仮同期状態S2及び本同期状態S3は、ともに同期が確立している状態である。同期制御回路44は、仮同期状態S2及び本同期状態S3のときには、フレーム同期信号を発生し、さらに、同期確立情報を“OK”としてフレーム同期が確立していることを外部に通知する。
【0059】
ステートマシーン45では、次のような条件により、初期状態S1、仮同期状態S2及び本同期状態S3の各状態間の遷移を行う。
【0060】
まず、ステートマシーン45は、装置のリセット動作がされると、初期状態S1に遷移する。
【0061】
初期状態S1のときに、ステートマシーン45は、仮同期判定信号を判別する。ステートマシーン45は、仮同期判定信号がNGを示せば初期状態S1を維持し続け、仮同期判定信号がOKを示せばOKを示したタイミングで初期状態S1から仮同期状態S2に遷移する。
【0062】
すなわち、同期制御回路44では、初期状態S1のときに、TMCC信号(ビットストリーム)中から同期ワードと同一のビット列を1つでも検出すれば仮同期状態S2に遷移し、同期状態となるということである。さらに、同期制御回路44は、ステートマシーン45が初期状態S1から仮同期状態S2に遷移したタイミングをトリガとして、フレーム同期信号のフラグ発生を開始し、以後、1OFDMフレーム毎に自動的にフラグを発生し続ける。
【0063】
仮同期状態S2のときには、ステートマシーン45は、初期状態S1から仮同期状態S2に遷移したタイミングの次のフレーム同期信号のフラグ発生されたタイミングで、すなわち、2回目のフラグが発生されたタイミングで本同期判定信号を検出する。ステートマシーン45は、検出した本同期判定信号がOKであるか、NGであるかを判定する。その判定の結果、OKであれば、ステートマシーン45は、仮同期状態S2から本同期状態S3へ遷移する。また、その判定の結果、NGであれば、ステートマシーン45は、仮同期状態S2から初期状態S1へ遷移する。
【0064】
すなわち、同期制御回路44では、1つでも同期ワードと同一のビット列を検出すればとりあえずフレーム同期確立状態とするが、その後に、連続して2つの同期ワードが検出されなかった場合にはフレーム同期の確立状態をやめて初期状態に戻す。一方、その後に、連続して2つの同期ワードが検出できればそのままフレーム同期が確立している状態を保持し続ける。
【0065】
本同期状態S3のときには、ステートマシーン45は、フレーム同期フラグが発生される毎に本同期判定信号を検出し、検出した本同期判定信号がOKであるかNGであるかを判定する。判定の結果、OKであれば、ステートマシーン45は、本同期状態S3の状態を維持する。また、判定の結果、n回(nは2以上の自然数)連続でNGであれば、ステートマシーン45は、初期状態S1に遷移する。
【0066】
以上のように同期制御回路44では、非同期状態S1と、2回連続して同期ワードを検出できた安定した同期状態である本同期状態S3とを設定するとともに、非同期状態S1と本同期状態S3との間に、同期ワードを1個だけ検出した状態である仮同期状態S2を設けて、同期管理をしている。さらに、同期制御回路44では、仮同期状態S2では、1回でも同期が外れたと判断されればすぐに非同期状態S1に戻し、本同期状態S3では、n回同期が外れたと判断されなければ非同期状態S1に戻さないというように、仮同期状態S2では同期外れの条件を易しくし、本同期状態S3では同期外れの条件を厳しくしている。そのため、正しい同期ワードを検出できたときには、より早くOFDMフレームの同期の引き込みを行うことができるようになる。
【0067】
なお、本実施の形態では、同期ワードは、W0=“0011010111101110”と、その反転ワードであるW1=“1100101000010001”とがフレーム単位で交互に挿入されているものとして説明を行ったが、同期ワードとして単一のビット列を用い、単一のビット列である同期ワードが毎フレーム挿入されていても、本発明に適用はできる。
【0068】
つぎに、フレーム検出回路18内のフレーム同期判定回路43の第1の変形例について説明をする。
【0069】
図4に、フレーム同期判定回路43の第1の変形例のブロック構成図を示す。
【0070】
フレーム同期判定回路43の第1の変形例は、図4に示すように、第1の同期ワード61と、第1の比較回路62と、遅延回路63と、第2の同期ワード検出回路64と、加算器65と、第2の比較回路66とを有している。
【0071】
第1の同期ワード相関回路61は、TMCC信号(ビットストリーム)と、1つの同期ワード(W0,W1)との相関演算を行い、相関値を出力する。出力された相関値は、第1の比較回路62と加算回路65に入力される。この第1の同期ワード相関回路61は、図2に示した第1の同期ワード相関回路51と同一の機能を有するものである。
【0072】
第1の比較回路62は、第1の同期ワード相関回路61から出力された相関値が第1の閾値TH1よりも高くなったか否かを検出し、相関値の方が高くなったタイミングでハイとなる仮同期判定信号を出力する。この第1の比較回路62は、図2に示した第1の比較回路52と同一の機能を有するものである。
【0073】
遅延回路63は、ある同期ワードが入力されてから次の同期ワードが入力されるまでの期間、つまり、1OFDMフレーム期間分、TMCC信号(ビットストリーム)を遅延させる回路である。遅延回路63により1OFDMフレーム期間分遅延したTMCC信号は、第2の同期ワード相関回路64に入力される。
【0074】
第2の同期ワード相関回路64は、1OFDMフレーム期間分遅延したTMCC信号(ビットストリーム)と、1つの同期ワード(W0,W1)との相関演算を行い、相関値を出力する。この第2の同期ワード相関回路64は、図2に示した第1の同期ワード相関回路51と同一の機能を有するものである。第2の同期ワード相関回路64から出力された相関値は、加算回路65に入力される。
【0075】
加算回路65は、第1の同期ワード相関回路61から出力された相関値と第2の同期ワード相関回路64から出力された相関値とを加算する。この加算値は、図2に示した第2の同期ワード相関回路53から出力される相関値と同様に、1OFDMフレームの間隔を空けて並んだ2つの同期ワード配列が検出されたときに、最も高くなる。加算回路65から出力された加算値は、第2の比較回路66に入力される。
【0076】
第2の比較回路66は、加算回路65から出力された加算値が第2の閾値TH2よりも高くなったか否かを検出し、加算値の方が高くなったタイミングでハイとなる本同期判定信号を出力する。この第2の比較回路66は、図2に示した第2の比較回路54と同一の機能を有するものである。
【0077】
以上のような第1の変形例でも、図2に示した回路と同様の処理を行うことができる。
【0078】
つぎに、フレーム検出回路18内のフレーム同期判定回路43の第2の変形例について説明をする。
【0079】
図5に、フレーム同期判定回路43の第2の変形例のブロック構成図を示す。
【0080】
フレーム同期判定回路43の第2の変形例は、図5に示すように、同期ワード相関回路71と、比較回路72と、遅延回路73と、本同期判定回路74とを有している。
【0081】
同期ワード相関回路71は、TMCC信号(ビットストリーム)と、1つの同期ワード(W0,W1)との相関演算を行い、相関値を出力する。この同期ワード相関回路71は、図2に示した第1の同期ワード相関回路51と同一の機能を有するものである。同期ワード相関回路71から出力された相関値は、比較回路72に入力される。
【0082】
比較回路72は、同期ワード相関回路71から出力された相関値が第1の閾値TH1よりも高くなったか否かを検出し、相関値の方が高くなったタイミングでハイとなる仮同期判定信号を出力する。この比較回路72は、図2に示した第1の比較回路52と同一の機能を有するものである。比較回路72から出力される仮同期判定信号は、次段の同期制御回路44に供給されるとともに、遅延回路73及び本同期判定回路74にも入力される。
【0083】
遅延回路73は、ある同期ワードが入力されてから次の同期ワードが入力されるまでの期間、つまり、1OFDMフレーム期間分、比較回路72の出力結果である仮同期判定信号を遅延させる回路である。遅延回路73により1OFDMフレーム期間分遅延した仮同期判定信号は、本同期判定回路74に入力される。
【0084】
本同期判定回路74は、本同期判定信号を生成する回路である。本同期判定回路74は、比較回路72から出力された仮同期判定信号と、遅延回路73により1フレーム分遅延された仮同期判定信号との2つの信号が入力される。本同期判定回路74は、2つの信号がともにOKのときに、本同期判定信号をOKとする。
【0085】
以上のような第2の変形例でも、図2に示した回路と同様の処理を行うことができる。
【0086】
【発明の効果】
本発明にかかるOFDM復調装置では、1つの同期ワードを検出した検出タイミング及び連続した2つの同期ワードを検出しタイミングの2つのタイミングに基づき伝送フレームの同期タイミングの管理を行う。このため、本発明にOFDM復調装置では、OFDMフレームの引き込みを早くすることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態のOFDM受信装置のブロック構成図である。
【図2】上記OFDM受信装置内のフレーム検出回路のブロック構成図である。
【図3】上記フレーム検出回路の同期制御回路内のステートマシーンを示す図である。
【図4】上記フレーム検出回路のフレーム同期判定回路の第1の変形例を示す図である。
【図5】上記フレーム検出回路のフレーム同期判定回路の第2の変形例を示す図である。
【図6】従来のフレーム検出回路のブロック構成図である。
【符号の説明】
10 OFDM受信装置、11 アンテナ、12 チューナ、13 バンドパスフィルタ、14 A/D変換回路、15 DCキャンセル回路、16 デジタル直交復調回路、17 FFT演算回路、18 フレーム検出回路19 同期回路、20 キャリア復調回路、21 周波数デインタリーブ回路、22 時間デインタリーブ回路、23 デマッピング回路、26 ビタビ復号回路、27 バイトデインタリーブ回路、28 拡散信号除去回路、29 トランスポートストリーム生成回路、30 RS復号回路、31 伝送制御情報復号回路
Claims (2)
- 直交周波数分割多重(OFDM)信号から伝送データ系列を復調するOFDM復調装置において、
上記OFDM信号を直交復調して複素信号である復調信号を抽出する直交復調手段と、
上記伝送データ系列内に挿入されている伝送制御情報を上記復調信号から復号する伝送制御情報復号手段を備え、
上記復調信号は、一定数の伝送シンボルで1つの伝送フレームが構成されており、
上記1つの伝送フレームには、所定のビット数で構成される1つの伝送制御情報が挿入されており、
上記1つの伝送制御情報には、同期ワードが含められており、
上記伝送制御情報復号手段は、
上記復調信号から復号された上記伝送制御情報のデータ系列から、上記同期ワードと同一のデータ列を検出する第1の同期検出部と、
上記復調信号から復号された上記伝送制御情報のデータ系列から、上記同期ワードと同一のデータ列が1伝送フレーム間隔を空けて連続して2つ並んでいることを検出する第2の同期検出部と、
上記第1の同期検出部による同期ワードの検出タイミング及び上記第2の同期検出部による同期ワードの検出タイミングの2つのタイミングに基づき、伝送フレームの同期タイミングの管理を行う同期管理部とを有し、
上記第1の同期検出部及び第2の同期検出部は、上記復調信号から復号された伝送制御情報のデータ系列に対して同期ワードとの相関性を算出し、算出した相関性が所定の値よりも高い場合に同期ワードであると判断し、
上記第1の同期検出部は、伝送制御情報のデータ系列と同期ワードとの相関値を1ビットずつ算出する相関値算出回路と、相関値算出回路により算出された相関値が第1のしきい値以上である場合に同期ワードであると判断する判断回路とを有し、
上記第2の同期検出部は、伝送制御情報のデータ系列を1伝送フレーム分遅延させる遅延回路と、遅延回路により遅延された伝送制御情報のデータ系列と同期ワードとの相関値を1ビットずつ算出する相関値算出回路と、相関値算出回路により算出された相関値と上記第1の同期検出部により算出された相関値とを加算する加算回路と、加算回路により加算された相関値が第2のしきい値以上である場合に同期ワードであると判断する判断回路とを有するOFDM復調装置。 - 上記同期管理部は、伝送フレームの同期が確立されている状態を示す第1の同期状態及び第2の同期状態、並びに、伝送フレームの同期が確立されていない状態を示す非同期状態の3つの状態を用いて同期状態を管理し、
非同期状態のときに上記第1の同期検出部により同期ワードが検出された場合には第1の同期状態に遷移し、
第1の同期状態のときに上記第2の同期検出部により同期ワードが検出された場合には第2の同期状態に遷移し、
第1の同期状態のときに上記第2の同期検出部により同期ワードが検出されなかった場合には非同期状態に遷移し、
第2の同期状態のときに第2の同期検出部により連続してn回(nは、2以上の整数。)
同期ワードが検出されなかった場合には非同期状態に遷移し、
さらに、上記第1の同期状態及び第2の同期状態のときに、上記第1の同期検出部又は第2の同期検出部による同期ワードの検出タイミングに基づき、伝送フレームの同期タイミングを発生する請求項1記載のOFDM復調装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003083799A JP4285038B2 (ja) | 2003-03-25 | 2003-03-25 | Ofdm復調装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003083799A JP4285038B2 (ja) | 2003-03-25 | 2003-03-25 | Ofdm復調装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004297215A JP2004297215A (ja) | 2004-10-21 |
JP4285038B2 true JP4285038B2 (ja) | 2009-06-24 |
Family
ID=33399173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003083799A Expired - Fee Related JP4285038B2 (ja) | 2003-03-25 | 2003-03-25 | Ofdm復調装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4285038B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4978387B2 (ja) * | 2006-09-13 | 2012-07-18 | ソニー株式会社 | フレーム同期制御装置及びフレーム同期制御方法 |
JP4731442B2 (ja) * | 2006-10-10 | 2011-07-27 | 日本放送協会 | スケルチ装置 |
JP5151144B2 (ja) | 2006-12-22 | 2013-02-27 | 富士通セミコンダクター株式会社 | Ofdm受信機及びデータ判定方法 |
JP4693858B2 (ja) * | 2008-03-17 | 2011-06-01 | 三菱電機株式会社 | デジタル放送受信装置 |
JP5271051B2 (ja) * | 2008-11-20 | 2013-08-21 | ホーチキ株式会社 | スケルチ |
JP5556871B2 (ja) * | 2012-10-01 | 2014-07-23 | 富士通セミコンダクター株式会社 | Ofdm受信機 |
-
2003
- 2003-03-25 JP JP2003083799A patent/JP4285038B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004297215A (ja) | 2004-10-21 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080415 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
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