JP2007288692A - Ofdm受信装置及びそのts生成回路並びにts生成方法 - Google Patents
Ofdm受信装置及びそのts生成回路並びにts生成方法 Download PDFInfo
- Publication number
- JP2007288692A JP2007288692A JP2006116041A JP2006116041A JP2007288692A JP 2007288692 A JP2007288692 A JP 2007288692A JP 2006116041 A JP2006116041 A JP 2006116041A JP 2006116041 A JP2006116041 A JP 2006116041A JP 2007288692 A JP2007288692 A JP 2007288692A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- ofdm
- circuit
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】 OFDM信号復調データ速度とTS出力データ速度を一致させる。
【解決手段】 周波数誤差計算回路15により受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出し、検出されたクロック周波数誤差に基づいて分周比制御回路12によりクロック分周回路13の分周比を制御し、上記クロック分周回路13で固定周波数クロックCLK_Aを分周することにより、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを生成し、生成したスムージング出力クロックをTS出力クロックとして用いる。これにより、OFDM復調出力信号をスムージングしたトランスポートストリーム(TS)をバッファメモリ11から出力する。
【選択図】 図3
【解決手段】 周波数誤差計算回路15により受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出し、検出されたクロック周波数誤差に基づいて分周比制御回路12によりクロック分周回路13の分周比を制御し、上記クロック分周回路13で固定周波数クロックCLK_Aを分周することにより、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを生成し、生成したスムージング出力クロックをTS出力クロックとして用いる。これにより、OFDM復調出力信号をスムージングしたトランスポートストリーム(TS)をバッファメモリ11から出力する。
【選択図】 図3
Description
本発明は、直交周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)信号を復調し、OFDM復調出力信号をスムージングしてトランスポートストリーム(TS)を出力するOFDM受信装置及びそのTS生成回路並びにTS生成方法に関する。
近年、デジタルデータを変調する方式として、直交周波数分割多重方式(以下、OFDM方式と呼ぶ。OFDM:Orthogonal Frequency Division Multiplexing)と呼ばれる変調方式が知られている。このOFDM変調方式は、伝送帯域内に多数の直交する副搬送波(サブキャリア)を設け、各サブキャリアの振幅及び位相にPSK(Phase Shift Keying)やQAM(Quadrature Amplitude Modulation)によりデータを割り当てて、デジタル変調する方式である。
このOFDM方式は、多数のサブキャリアで伝送帯域を分割するため、サブキャリア1波あたりの帯域は狭くなり変調速度は遅くなるが、トータルの伝送速度は、従来の変調方式と変わらないという特徴を有している。また、OFDM方式は、多数のサブキャリアが並列に伝送されるのでシンボル速度が遅くなり、シンボルの時間長に対する相対的なマルチパスの時間長を短くすることができ、マルチパス妨害を受けにくくなるという特徴を有している。また、OFDM方式は、複数のサブキャリアに対してデータの割り当てが行われることから、変調時には逆フーリエ変換を行うIFFT(Inverse Fast Fourier Transform)演算回路、復調時にはフーリエ変換を行うFFT(Fast Fourier Transform)演算回路を用いることにより、送受信回路を構成することができるという特徴を有している。
以上のような特徴からOFDM方式は、マルチパス妨害の影響を強く受ける地上波デジタル放送に適用されることが多い。このようなOFDM方式を採用した地上波デジタル放送としては、例えば、DVB-T( Digital Video Broadcasting-Terrestrial )やISDB-TSB(Integrated Services Digital Broadcasting -Terrestrial Sound Broadcasting)といった規格がある(例えば、非特許文献1、非特許文献2参照。)。
このようなOFDM方式で変調された信号を受信するOFDM受信装置では、受信したOFDM信号を復調し、当該復調した後の信号に対してデマッパ、デインタリーブ等の処理を施す。そして、所定の処理が施された後の信号に対してリードソロモン(RS)復号を施して誤りを訂正し、当該復号したデータ信号に対して、トランスポートストリーム(TS)生成回路により、放送方式で規定されたタイミングに基づき、所定のデータ信号を多重化するとともに、デインターリーブ・誤り訂正回路が出力する断続的なデータを平滑化して連続的に出力するようスムージングを行い、MPEG−2トランスポートストリーム(TS)を出力するようになっている。多重する所定のデータ信号は、例えば、ISDB−Tでは、OFDM信号で伝送されないヌルパケットである。
従来、OFDM受信装置では、例えば、図8に示すように、バッファメモリ201と、分周比制御回路202と、クロック分周回路203とからなるトラスポートストリーム(TS)生成回路200によって、スムージング処理を行うようにしていた。
このTS生成回路200において、バッファメモリ201は、OFDM受信装置のRS復号回路により復号されたデータを格納し、TS出力データを、TS出力クロックを用いて出力するとともに、バッファ残量信号を、分周比制御回路202に供給する。
ここで、RS復号回路が出力するデータは、RS復号回路の処理に依存した速度および間隔で入力され、出力TSデータの速度は、放送方式で規定される所定のTS出力速度に準じた速度である。
このとき、バッファメモリ201への入力データと、バッファメモリ201から出力されるデータの速度は平均的に同じ速度である。
分周比制御回路202は、バッファ残量信号と、別に供給されるバッファ残量閾値とを用いて、求められた分周比制御信号、または、復調回路から受け取った分周比制御信号、または、それらを重み付き加算して得られる分周比制御信号を出力する。
バッファ残量信号による分周比制御信号は、例えば、図8中、下部に示すように、基本分周比を1/Nとした場合に(A)、バッファ残量がバッファ残量閾値より多い場合に分周比を大きくし(B)、バッファ残量がバッファ残量閾値より小さい場合に分周比を小さくする(C)、というように、バッファ残量がバッファ残量閾値付近となるように求められる。バッファ残量閾値は、TS生成回路200内に保持する固定値、または、図示しない外部回路、例えば、システムコントローラ等から供給される。
クロック分周回路203は、図9に示すように、分周比制御信号に応じてクロックCLK_Aを分周することによりTS出力クロックを生成して出力する。
「地上デジタル音声放送用受信装置 標準規格(望ましい仕様) ARIB STD-B30 1.1版」,社団法人電波産業界,平成13年5月31日 策定,平成14年3月28日 1.1改定
「地上デジタル音声放送の伝送方式 ARIB STD-B29 1.1版」,社団法人電波産業界,平成13年5月31日 策定,平成14年3月28日 1.1改
ところで、OFDM受信装置においてRS復号回路の出力データ速度と、TS生成回路200から出力されるデータ速度は平均的に同じ速度であるが、短い期間においては速度に差があるため、この差が出力データの速度ジッタとなり、ひいては後段の回路、例えばMPEG−2デコーダなどで、この速度ジッタが原因となって正常に受信できないなどの問題が生じる場合がある。
本発明の目的は、上述の如き従来の実情に鑑み、直交周波数分割多重(OFDM:Orthogonal FrequencyDivision Multiplexing)信号を復調し、OFDM復調出力信号をスムージングしてトランスポートストリーム(TS)を出力するOFDM受信装置において、RS復号回路が出力するOFDM復調・復号出力データ速度と、TS出力データ速度を一致させることによって、後段の装置(MPEGデコーダ等)の受信可能性を向上させることができるようにすることにある。
本発明の更に他の目的、本発明によって得られる具体的な利点は、以下に説明される実施の形態の説明から一層明らかにされる。
本発明は、直交周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)信号を復調し、OFDM復調出力信号をスムージングしてトランスポートストリーム(TS)を出力するOFDM受信装置であって、受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出するクロック周波数誤差検出手段と、OFDM復調出力信号をバッファリングする記憶手段と、固定周波数クロックを分周することによりクロックを生成するクロック生成手段と、上記クロック生成手段の分周比を制御する分周比制御手段とを備え、上記分周比制御手段は、上記クロック周波数誤差検出手段により検出されたクロック周波数誤差に基づいて上記クロック生成手段の分周比を制御し、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを上記クロック生成手段により生成して上記記憶手段に与える構成のTS生成回路を備えることを特徴とする。
また、直交周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)信号を復調し、OFDM復調出力信号をスムージングしてトランスポートストリーム(TS)を出力するOFDM受信装置におけるTS生成回路であって、受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出するクロック周波数誤差検出手段と、OFDM復調出力信号をバッファリングする記憶手段と、固定周波数クロックを分周することによりクロックを生成するクロック生成手段と、上記クロック生成手段の分周比を制御する分周比制御手段とを備え、上記分周比制御手段は、上記クロック周波数誤差検出手段により検出されたクロック周波数誤差に基づいて上記クロック生成手段の分周比を制御し、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを上記クロック生成手段により生成して上記記憶手段に与えることを特徴とする。
また、本発明は、直交周波数分割多重(OFDM:Orthogonal FrequencyDivision Multiplexing)信号を復調し、OFDM復調出力信号をスムージングしてトランスポートストリーム(TS)を出力するOFDM受信装置におけるTS生成方法であって、受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出し、検出されたクロック周波数誤差に基づいて分周比を制御して、固定周波数クロックを分周することにより、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを生成し、生成したスムージング出力クロックにより、OFDM復調出力信号をスムージングしたトランスポートストリーム(TS)を出力することを特徴とする。
本発明によれば、OFDM信号復調データ速度とTS出力データ速度を一致させることによって、後段の装置(MPEGデコーダ等)の受信可能性を向上させることができる。具体的には、規格等で規定されているPCRジッタを小さくする、等の効果を得ることができる。また、OFDM受信機のクロック周波数誤差を検出し、生成するクロック周波数を制御することによって、受信信号のデータ速度に同期したTSクロックを生成することができ、誤差検出周期により規定される範囲内において生成するTSクロックの周波数精度を上げることができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、本発明は以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、任意に変更可能であることは言うまでもない。
本発明は、例えば図1に示すような構成のOFDM受信装置100におけるトランスポートストリーム(TS)生成回路120に適用される。
このOFDM受信装置100は、アンテナ101と、チューナ102と、バンドパスフィルタ(BPF)103と、A/D変換回路104と、DCキャンセル回路105と、デジタル直交復調回路106と、FFT演算回路107と、フレーム抽出回路108と、同期回路109と、キャリア復調回路110と、周波数デインターリーブ回路111と、時間デインターリーブ回路112と、デマッピング回路113と、ビットデインターリーブ回路114と、デパンクチャ回路115と、ビタビ回路116と、バイトデインターリーブ回路117と、拡散信号除去回路118と、RS復号回路119と、トランスポートストリーム生成回路120と、伝送制御信号復号回路121と、CPUチャンネル選択回路122とを備えている。
放送局から放送されたデジタル放送の放送波は、OFDM受信装置100のアンテナ101により受信され、RF信号としてチューナ102に供給される。
アンテナ101により受信されたRF信号は、局部発振器102aおよび乗算器102bからなるチューナ102によりIF信号に周波数変換され、BPF103に供給される。IF信号は、BPF103によりフィルタリングされた後、A/D変換回路104によりデジタル化され、DCキャンセル装置105によりDC成分を除去され、デジタル直交復調回路106に供給される。
デジタル直交復調回路106は、所定の周波数(キャリア周波数)のキャリア信号を用いて、デジタル化されたIF信号を直交復調し、ベースバンドのOFDM信号を出力する。このデジタル直交復調回路106から出力されるベースバンドのOFDM信号は、FFT演算される前のいわゆる時間領域の信号である。このことから、以下デジタル直交復調後でFFT演算される前のベースバンド信号を、OFDM時間領域信号と呼ぶ。このOFDM時間領域信号は、直交復調された結果、実軸成分(Iチャネル信号)と、虚軸成分(Qチャネル信号)とを含んだ複素信号となる。デジタル直交復調回路106により出力されるOFDM時間領域信号は、FFT演算回路107および同期回路109に供給される。
FFT演算回路107は、OFDM時間領域信号に対してFFT演算を行い、各サブキャリアに直交変調されているデータを抽出して出力する。このFFT演算回路107から出力される信号は、FFTされた後のいわゆる周波数領域の信号である。このことから、FFT演算後の信号をOFDM周波数領域信号と呼ぶ。
ここで、OFDM時間領域信号は、図2に示すように、OFDMシンボルと呼ばれるシンボル単位で伝送される。このOFDMシンボルは、送信時にIFFTが行われる信号期間である有効シンボルと、この有効シンボルの後半の一部分の波形がそのままコピーされたガードインターバルとから構成されている。
このガードインターバルは、OFDMシンボルの前半部分に設けられている。OFDM方式では、このようなガードインターバルが設けられることにより、マルチパス耐性を向上させている。
例えば、ISDB−T規格(モード3)においては、有効シンボル内に、8192本のサブキャリアが含まれており、そのうち、4992本のサブキャリアにデータが変調されている。
また、ガードインターバルは、有効シンボルの1/4、1/8、1/16、1/32のいずれかの時間長の信号とされている。また、OFDMシンボルを複数集めて一つのOFDM伝送フレームを形成する。例えば、ISDB−T規格においては、204OFDMシンボルで1OFDM伝送フレームを形成している。このOFDM伝送フレーム単位を基準として、例えば、パイロット信号の挿入位置が定められている。
なお、OFDM受信装置100は、ISDB−T規格(モード3)においては、このOFDM時間領域信号の有効シンボルを8192サンプル、ガードインターバルを512サンプル(1/16の時間長の場合)でサンプリングされるようなクロックでA/D変換回路104により量子化する。
FFT演算回路107は、1つのOFDMシンボルから有効シンボル長の範囲(例えば8192サンプル)の信号を抜き出し、すなわち、1つのOFDMシンボルからガードインターバル分の範囲を除き、抜き出したOFDM時間領域信号に対してFFT演算を行う。具体的にその演算開始位置は、図2に示すように、OFDMシンボルの境界(図2中Aの位置)から、ガードインターバルの終了位置(図2中Bの位置)までの間のいずれかの位置となる。この演算範囲のことをFFTウインドウと呼ぶ。
このようにFFT演算回路107から出力されたOFDM周波数領域信号は、OFDM時間領域信号と同様に、実軸成分(Iチャネル信号)と、虚軸成分(Qチャネル信号)とからなる複素信号となっている。
OFDM周波数領域信号は、フレーム抽出回路108、同期回路109、およびキャリア復調回路110に供給される。
フレーム抽出回路108は、OFDM周波数領域信号にOFDMフレームの境界を抽出し、同期回路109および伝送制御信号復号回路121に供給する。
OFDMフレームは、例えばISDB−T規格においては204OFDMシンボルで構成される。
同期回路109は、OFDM時間領域信号、OFDM周波数領域信号、フレーム境界信号、および、CPUチャンネル選択回路122より供給されるチャンネル選択信号を用いて、OFDMシンボル境界を算出し、FFT回路107に供給する。
キャリア復調回路110は、OFDM周波数領域信号から、DQPSKの差動復調や、QPSK、16QAM、64QAMの同期復調を行って、復調出力を周波数デインターリーブ回路111に供給する。
周波数デインターリーブ回路111は、周波数インターリーブされている信号にデインターリーブ処理を施して出力する。
時間デインターリーブ回路112は、時間的誤り分散を目的として時間インターリーブされている信号にデインターリーブ処理を施して出力する。
周波数および時間デインターリーブが施された信号は、デマッピング回路113により、QPSK、16QAM、64QAM復調信号の再割付処理が行われる。
ビットデインターリーブ回路114は、多値シンボルの誤り分散のために行われるビットインターリーブされた信号に、デインターリーブ処理を施して出力する。
ビットデインターリーブ処理が施された信号は、デパンクチャ回路115、ビタビ回路116、およびバイトデインターリーブ回路117、拡散信号除去回路118、RS復号回路を119を通して、復号データ信号として出力される。
トランスポートストリーム(TS)生成回路120は、RS復号回路119が出力するデータ信号に対して、放送方式で規定されたタイミングに基づき、所定のデータ信号を多重化するとともに、デインターリーブ・誤り訂正回路が出力する断続的なデータを平滑化して連続的に出力するようスムージングを行い、MPEG−2トランスポートストリーム(TS)を出力する。多重する所定のデータ信号は、例えば、ISDB−Tでは、OFDM信号で伝送されないヌルパケットである。
伝送制御信号復号回路121は、所定のサブキャリア位置に変調されているTMCC(Transmission and Multiplexing Configuration Control)やTPS(Transmission Parameter Signaling)といった伝送制御情報を復号する。復号された伝送制御情報は、キャリア復調回路110、時間デインターリーブ回路112、デマッピング回路113、ビットデインターリーブ回路114、および、トランスポートストリーム生成回路120に供給され、復調や再生の制御に用いられる。
CPUチャンネル選択回路122は、外部から設定される受信チャンネル情報やその他の制御情報から、チューナ102、同期回路109、およびキャリア復調回路110へと制御情報を供給する。
ここで、このOFDM受信装置100におけるTS生成回路120には、例えば図3に示すように構成されたTS生成回路10が用いられる。
このTS生成回路10は、バッファメモリ11と、分周比制御回路12と、クロック分周回路13と、クロック計数回路14と、周波数誤差計算回路15とを備える。
バッファメモリ11は、RS復号回路119が出力するデータを上記RS復号回路119の動作クロックで格納し、格納したデータをTS出力データとしてクロック分周回路13から供給されるTS出力クロックを用いて出力する。RS復号回路119が出力するデータは、RS復号回路119の処理に依存した速度および間隔で入力され、出力TSデータの速度は、放送方式で規定される所定のTS出力速度に準じた速度である。ここで、バッファメモリ11への入力データと、バッファメモリ11から出力されるデータの速度は平均的に同じ速度である。
分周比制御回路12は、クロック分周回路13の分周比を周波数誤差計算回路15により算出された分周比とする分周比制御信号を出力する。
クロック分周回路13は、分周比制御信号に応じて、固定周波数クロックCLK_Aを分周することにより、TS出力クロックを生成して出力する。
クロック計数回路14は、分周カウンタ13が出力するTS出力クロックの個数を、同期回路109から供給される周期信号を基準に計数する。
ここで、周期信号とは、例えばOFDM復調には必須であるFFTウインドウ位置を示す信号や、その倍数で規定される、いわゆる伝送フレーム周期を示す信号のことを指す。
周波数誤差計算回路15は、クロック計数回路14が計数したクロック数と、伝送パラメータから計算可能な送られるべきデータ数とを比較し、TSクロック周波数の分周比を計算する。
例えば、ISDB−T規格においてモード3、ガードインターバル1/8、13セグメント全て64QAM変調・符号化率1/2で伝送されていた場合、1伝送フレームの長さは231.336m秒、復号後の(バイト)データの個数はヌルパケットを含み940032個である。
すなわち、231.336m秒の間にはTSクロックが940032個ある必要がある。このことから、内部的に発生させたTSクロックの個数が1伝送フレームあたり940031個だった場合には、内部的なTSクロックの周波数が1/(231.336m秒)[Hz]低いことがわかる。
このTS生成回路10では、周波数誤差計算回路15により受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出し、検出されたクロック周波数誤差に基づいて分周比制御回路12によりクロック分周回路13の分周比を制御し、上記クロック分周回路13で固定周波数クロックCLK_Aを分周することにより、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを生成し、生成したスムージング出力クロックをTS出力クロックとして用いる。これにより、OFDM復調出力信号をスムージングしたトランスポートストリーム(TS)をバッファメモリ11から出力する。
すなわち、このTS生成回路10は、受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出する周波数誤差計算回路15と、OFDM復調出力信号をバッファリングするバッファメモリ11と、固定周波数クロックCLK_Aを分周することによりクロックを生成するクロック分周回路13と、上記クロック分周回路13の分周比を制御する分周比制御回路12とを備え、上記分周比制御回路12は、上記周波数誤差計算回路15により検出されたクロック周波数誤差に基づいて上記クロック分周回路13の分周比を制御し、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを上記クロック分周回路13により生成して上記バッファメモリ11に与えることにより、OFDM受信装置100において、直交周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)信号を復調したOFDM復調出力信号を上記バッファメモリ11を介してスムージングしたトランスポートストリーム(TS)として出力する。上記周波数誤差計算回路15は、上記クロック分周回路13により生成されたスムージング出力クロックを受信OFDM信号の伝送フレーム周期毎にカウントするクロック計数回路14による計数出力と伝送制御情報から上記クロック周波数誤差を検出している。
また、上記OFDM受信装置100におけるTS生成回路120には、例えば図4に示すように構成されたTS生成回路20を用いるようにしてもよい。
このTS生成回路20は、バッファメモリ21と、分周比制御回路22と、クロック分周回路23と、クロック計数回路24と、周波数誤差計算回路25と、周期計数回路26とを備えている。
ここで、このTS生成回路20は、上述の図3に示したTS生成回路10に周期計数回路26を設けることにより周波数誤差の計算を高分解能で行うことができるようにしたものであって、このTS生成回路20におけるバッファメモリ21、分周比制御回路22、クロック分周回路23、クロック計数回路24、周波数誤差計算回路25は、上述のTS生成回路10におけるバッファメモリ11、分周比制御回路12、クロック分周回路13、クロック計数回路14、周波数誤差計算回路15と同じもしくは同様の機能を持つ回路であればよく、説明は省略する。
周期計数回路26は、同期回路109から供給される周期信号の個数を計数する。例えば、同期回路109から出力される伝送フレーム周期を計数することで、任意のnフレームの計測周期として出力する、等の機能を持つ。
このTS生成回路20における周波数誤差計算回路25は、周期計数回路26により伝送フレーム周期の周期信号を計数して生成されるn(nは任意の正の整数)フレームの計測周期信号に基づく計測周期毎に、上記クロック分周回路13により生成されたスムージング出力クロックをカウントするクロック計数回路14による計数出力と伝送制御情報から上記クロック周波数誤差を検出する。
ここで、上述のTS生成回路10では1クロック計数回路の計数周期に対して最低1TSクロックに相当する周波数誤差までしか計算できないが、このTS生成回路20では、周期計数回路26を備えることにより、上記TS生成回路10では計測不可能であった分解能の周波数誤差も計算が可能となる。
また、上記OFDM受信装置100におけるTS生成回路120には、例えば図5に示すように構成されたTS生成回路30を用いるようにしてもよい。
このTS生成回路30は、バッファメモリ31と、分周比制御回路32と、クロック分周回路33と、クロック計数回路34と、周波数誤差計算回路35と、減算回路37とを備えている。
ここで、このTS生成回路30は、上述の図3に示したTS生成回路10に減算回路37を設けることによりFFT演算の切り出しウインドウの変動などによる誤ったクロック周波数誤差計算の発生を防止することができるようにしたものであって、このTS生成回路30におけるバッファメモリ31、分周比制御回路32、クロック分周回路33、クロック計数回路34、周波数誤差計算回路35は、上述のTS生成回路10におけるバッファメモリ11、分周比制御回路12、クロック分周回路13、クロック計数回路14、周波数誤差計算回路15と同じもしくは同様の機能を持つ回路であればよく、説明は省略する。
減算回路37は、同期回路109から供給されるFFTウインドウ位置変化量を周波数誤差計算回路35により算出された周波数誤差から減算する。
このTS生成回路30において、周波数誤差計算回路35は、1フレームのデータの個数(伝送パラメタで一意に決まる値)yとクロック分周回路33により固定周波数クロックCLK_Aを分周することにより生成されるTSクロックをクロック計数回路14でカウントすることにより得られるクロック数xとの差分Δ=x−yが、Δ<0のときにはクロック分周回路13の分周比を小さくしてTSクロックを速くし、また、Δ>0のときにはクロック分周回路13の分周比を大きくTSクロックを遅くする。
なお、上述の図4に示したTS生成回路20においても、同期回路109から供給されるFFTウインドウ位置変化量を減算する減算回路を周波数誤差計算回路25の後段に設けるようにしてもよい。
さらに、上記OFDM受信装置100におけるTS生成回路120には、例えば図6に示すように構成されたTS生成回路40を用いるようにしてもよい。
このTS生成回路40は、バッファメモリ41と、分周比制御回路42と、クロック分周回路43と、クロック計数回路44と、周波数誤差計算回路45と、周期計数回路46と、減算回路47と、FFTウインドウ位置変化量検出回路48とを備えている。
ここで、このTS生成回路40は、上述の図4に示したTS生成回路20に減算回路47とFFTウインドウ位置変化量検出回路48を設けることによりFFT演算の切り出しウインドウの変動などによる誤ったクロックの発生を防止することができるようにしたものであって、このTS生成回路40におけるバッファメモリ41、分周比制御回路42、クロック分周回路43、クロック計数回路44、周波数誤差計算回路45、周期計数回路46は、上述のTS生成回路20におけるバッファメモリ21、分周比制御回路22、クロック分周回路23、クロック計数回路24、周波数誤差計算回路25、周期計数回路26と同じもしくは同様の機能を持つ回路であればよく、説明は省略する。
FFTウインドウ位置変化量検出回路48は、例えば図7に示すように、クロック計数回路51、周波数誤差検出回路52、閾値判定回路53、出力制御回路54からなる。
このFFTウインドウ位置変化量検出回路48において、クロック計数回路51は、クロック分周回路43から供給されるTS出力クロックを計数するもので、同期回路109から供給される周期信号に基づいて伝送フレーム周期毎に上記TS出力クロックの計数結果を周波数誤差検出回路52に出力する。周波数誤差検出回路52は、上記クロック計数回路51による伝送フレーム周期毎の計数結果と上記伝送制御信号復号回路121から供給される伝送パラメータに基づいて、TS出力クロックの周波数誤差Δを計算するもので、伝送フレーム周期毎に計算したTS出力クロックの周波数誤差Δを閾値判定回路53と出力制御回路54に出力する。そして、閾値判定回路53は、上記周波数誤差検出回路52から伝送フレーム周期毎に出力されるTS出力クロックの周波数誤差Δを所定の閾値と比較し、周波数誤差Δが閾値よりも大きくなっている場合に、FFTウインドウ位置変化量とみなし、上記周波数誤差検出回路52により検出されたTS出力クロックの周波数誤差ΔをFFTウインドウ位置変化量として出力するように出力制御回路54の動作を制御する。
減算回路47は、FFTウインドウ位置変化量検出回路48から供給されるFFTウインドウ位置変化量を周波数誤差計算回路35により算出された周波数誤差から減算する。
このTS生成回路40では、上述の如き減算回路47とFFTウインドウ位置変化量検出回路48を備えることにより、FFT演算の切り出しウインドウの変動などによる誤ったクロックの発生を防止することができる。
10,20,30,40 TS生成回路、11,21,31,41 バッファメモリ、12,22,32,42 分周比制御回路、13,23,33,43 クロック分周回路、14,24,34,44 クロック計数回路、15,25,35,45 周波数誤差計算回路、26,46 周期計数回路、37,47 減算回路、48 FFTウインドウ位置変化量検出回路、51 クロック計数回路、52 周波数誤差検出回路、53 閾値判定回路、54 出力制御回路、100 OFDM受信装置、101 アンテナ、102 チューナ、102a 局部発振器、102b 乗算器、103 バンドパスフィルタ(BPF)、104 A/D変換回路、105 DCキャンセル回路、106 デジタル直交復調回路、107 FFT演算回路、108 フレーム抽出回路、109 同期回路、110 キャリア復調回路、111 周波数デインターリーブ回路、112 時間デインターリーブ回路、113 デマッピング回路、114 ビットデインターリーブ回路、115 デパンクチャ回路、116 ビタビ回路、117 バイトデインターリーブ回路、118 拡散信号除去回路、119 RS復号回路、120 トランスポートストリーム(TS)生成回路、121 伝送制御信号復号回路、122 CPUチャンネル選択回路
Claims (6)
- 直交周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)信号を復調し、OFDM復調出力信号をスムージングしてトランスポートストリーム(TS)を出力するOFDM受信装置であって、
受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出するクロック周波数誤差検出手段と、OFDM復調出力信号をバッファリングする記憶手段と、固定周波数クロックを分周することによりクロックを生成するクロック生成手段と、上記クロック生成手段の分周比を制御する分周比制御手段とを備え、上記分周比制御手段は、上記クロック周波数誤差検出手段により検出されたクロック周波数誤差に基づいて上記クロック生成手段の分周比を制御し、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを上記クロック生成手段により生成して上記記憶手段に与える構成のTS生成回路を備えることを特徴とするOFDM受信装置。 - 直交周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)信号を復調し、OFDM復調出力信号をスムージングしてトランスポートストリーム(TS)を出力するOFDM受信装置におけるTS生成回路であって、
受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出するクロック周波数誤差検出手段と、
OFDM復調出力信号をバッファリングする記憶手段と、
固定周波数クロックを分周することによりクロックを生成するクロック生成手段と、
上記クロック生成手段の分周比を制御する分周比制御手段とを備え、
上記分周比制御手段は、上記クロック周波数誤差検出手段により検出されたクロック周波数誤差に基づいて上記クロック生成手段の分周比を制御し、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを上記クロック生成手段により生成して上記記憶手段に与えることを特徴とするOFDM受信装置におけるTS生成回路。 - 上記クロック周波数誤差検出手段は、上記クロック生成手段により生成されたスムージング出力クロックを受信OFDM信号の伝送フレーム周期毎にカウントする計数手段を備え、上記計数手段による計数出力と伝送制御情報から上記クロック周波数誤差を検出することを特徴とする請求項2記載のOFDM受信装置におけるTS生成回路。
- 上記クロック周波数誤差検出手段は、伝送フレーム周期の周期信号を計数してn(nは任意の正の整数)フレームの計測周期信号を生成する周期計数手段と、上記周期計数手段により生成された計測周期信号に基づく計測周期毎に、上記クロック生成手段により生成されたスムージング出力クロックをカウントする計数手段を備え、上記計数手段による計数出力と伝送制御情報から上記クロック周波数誤差を検出することを特徴とする請求項2記載のOFDM受信装置におけるTS生成回路。
- さらに、OFDM時間信号領域信号から1つの有効OFDMシンボルを抜き出すためのFFT演算を行う演算範囲の位置変化量に応じて、上記クロック周波数誤差検出手段により検出されたクロック周波数誤差を補正する補正手段を備えることを特徴とする請求項2記載のOFDM受信装置におけるTS生成回路。
- 直交周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)信号を復調し、OFDM復調出力信号をスムージングしてトランスポートストリーム(TS)を出力するOFDM受信装置におけるTS生成方法であって、
受信OFDM信号の周期及び伝送制御情報から求められる周期内のデータの個数からクロック周波数誤差を検出し、
検出されたクロック周波数誤差に基づいて分周比を制御して、固定周波数クロックを分周することにより、OFDM信号復調データ速度とスムージング出力速度とを一致させたスムージング出力クロックを生成し、
生成したスムージング出力クロックにより、OFDM復調出力信号をスムージングしたトランスポートストリーム(TS)を出力することを特徴とするOFDM受信装置におけるTS生成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006116041A JP2007288692A (ja) | 2006-04-19 | 2006-04-19 | Ofdm受信装置及びそのts生成回路並びにts生成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006116041A JP2007288692A (ja) | 2006-04-19 | 2006-04-19 | Ofdm受信装置及びそのts生成回路並びにts生成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007288692A true JP2007288692A (ja) | 2007-11-01 |
Family
ID=38760017
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006116041A Pending JP2007288692A (ja) | 2006-04-19 | 2006-04-19 | Ofdm受信装置及びそのts生成回路並びにts生成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007288692A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272887A (ja) * | 2008-05-07 | 2009-11-19 | Canon Inc | 送信装置及び方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004214959A (ja) * | 2002-12-27 | 2004-07-29 | Sony Corp | 復調装置及び復調方法 |
JP2005064741A (ja) * | 2003-08-08 | 2005-03-10 | Sony Corp | 伝送データ再生装置及び方法 |
-
2006
- 2006-04-19 JP JP2006116041A patent/JP2007288692A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004214959A (ja) * | 2002-12-27 | 2004-07-29 | Sony Corp | 復調装置及び復調方法 |
JP2005064741A (ja) * | 2003-08-08 | 2005-03-10 | Sony Corp | 伝送データ再生装置及び方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272887A (ja) * | 2008-05-07 | 2009-11-19 | Canon Inc | 送信装置及び方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20190104008A1 (en) | Transmitters, receivers and methods of transmitting and receiving | |
US7289765B2 (en) | OFDM demodulator | |
EP2282466B1 (en) | Receiving apparatus and method and program | |
JP5379145B2 (ja) | Dmb−tシステムのための時間周波数同期化およびフレーム番号検出 | |
KR100587310B1 (ko) | 주파수 동기 장치 및 이를 적용한 dvb-h 수신 시스템 | |
US8953431B2 (en) | Apparatus and method for estimating channel in digital video broadcasting system | |
JP2007028201A (ja) | ドップラー周波数算出装置及び方法、並びにofdm復調装置 | |
JP2004214961A (ja) | Ofdm復調装置 | |
WO2015001298A1 (en) | Implicit signalling in ofdm preamble with embedded signature sequence, and cyclic prefix aided signature detection | |
JP2008160478A (ja) | Ofdm受信機 | |
JP2001292124A (ja) | 受信装置 | |
CA3001901C (en) | Method and apparatus for providing time synchronization in a digital television system | |
JP2004304455A (ja) | Ofdm信号復調装置および方法 | |
JP4567088B2 (ja) | Ofdm信号受信装置および受信方法 | |
JP4867652B2 (ja) | 検出装置および方法、並びに、受信装置 | |
JP2007208748A (ja) | Ofdm復調装置、ofdm復調方法、プログラム及びコンピュータ読み取り可能な記録媒体 | |
JP2008148230A (ja) | 放送受信装置と放送受信方法 | |
JP4285038B2 (ja) | Ofdm復調装置 | |
JP2007288692A (ja) | Ofdm受信装置及びそのts生成回路並びにts生成方法 | |
JP4211461B2 (ja) | Ofdm信号復調装置および方法 | |
JP2004304454A (ja) | Ofdm信号復調装置および方法 | |
JPH10135924A (ja) | 直交周波数分割多重信号伝送方法及びそれに用いる受信装置 | |
JP2007202082A (ja) | Ofdm復調装置及び方法 | |
JP2004214959A (ja) | 復調装置及び復調方法 | |
JP4114524B2 (ja) | Ofdm復調装置及び方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081027 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110118 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110705 |