JP2006268919A - メモリの組み込み自己テスト回路および自己テスト方法 - Google Patents
メモリの組み込み自己テスト回路および自己テスト方法 Download PDFInfo
- Publication number
- JP2006268919A JP2006268919A JP2005082356A JP2005082356A JP2006268919A JP 2006268919 A JP2006268919 A JP 2006268919A JP 2005082356 A JP2005082356 A JP 2005082356A JP 2005082356 A JP2005082356 A JP 2005082356A JP 2006268919 A JP2006268919 A JP 2006268919A
- Authority
- JP
- Japan
- Prior art keywords
- register
- test
- setting
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【解決手段】 メモリの組み込み自己テスト回路に備えたレジスタ回路106が、外部から受信したテスト設定データtdに基づいて、アドレス生成回路101、入力データ生成回路102、制御信号生成回路103及び期待値データ生成回路104の設定変更を行うことによりテスト内容を変更する。
【選択図】 図1
Description
101 アドレス生成回路
102 入力データ生成回路
103 制御信号生成回路
104 期待値データ生成回路
105 データ比較器
106 レジスタ回路
107 クロック発生器
115 ローアドレス初期値設定レジスタ
(アドレス設定用レジスタの一つ)
116 カラムアドレス初期値設定レジスタ
(アドレス設定用レジスタの一つ)
117 アドレス設定レジスタ
(アドレス設定用レジスタの一つ)
124 入力データ設定レジスタ
(入力データ用レジスタの一つ)
125、126、127 データレジスタ
(入力データ用レジスタ、期待値データ用レジスタ)
131 制御信号設定レジスタ
(制御信号用レジスタの一つ)
144 期待値データ設定レジスタ
(期待値データ用レジスタの一つ)
150 シフトレジスタ
151 バッファ
152 レジスタ識別子デコーダー(レジスタ識別手段)
153 アドレス設定バッファ(所定のバッファ)
200、201 外部端子
202 アドレス設定用レジスタ
203 入力データ用レジスタ
204 制御信号用レジスタ
205 期待値データ用レジスタ
300 テスト信号生成手段
td テスト設定データ
ck 基準クロック
Claims (6)
- メモリを有する半導体集積回路の内部に組み込まれ、前記メモリの機能をテストするメモリの組み込み自己テスト回路において、
前記メモリの機能をテストするためのテスト信号を生成するテスト信号生成手段と、
前記メモリの組み込み自己テスト回路の外部から入力されるテスト設定データを受けて、このテスト設定データの出力値を前記テスト信号生成手段に入力することにより、このテスト信号生成手段が生成する前記テスト信号を変更して前記テストの内容を変更するレジスタ回路とを備える
ことを特徴とするメモリの組み込み自己テスト回路。 - 請求項1に記載のメモリの組み込み自己テスト回路において、
前記テスト信号生成手段は、
前記レジスタ回路からの出力値を受けて、前記メモリ上のアドレスを制御するアドレス制御信号を生成するアドレス生成回路と、
前記レジスタ回路からの出力値を受けて、前記メモリに書き込むテスト用の入力データを生成する入力データ生成回路と、
前記レジスタ回路からの出力値を受けて、前記メモリに対する書き込み及び読み出し制御をする制御信号を生成する制御信号生成回路と、
前記レジスタ回路からの出力値を受けて、前記アドレス制御信号、前記入力データ及び前記制御信号を用いた前記テストにより前記メモリが出力する出力データと比較するための期待値データを生成する期待値データ生成回路とを備える
ことを特徴とするメモリの組み込み自己テスト回路。 - 請求項1又は2に記載のメモリの組み込み自己テスト回路において、
前記レジスタ回路は、
アドレス設定用のアドレス用レジスタと、入力データ設定用の入力データ用レジスタと、制御信号設定用の制御信号用レジスタと、期待値データ設定用の期待値データ用レジスタとを備える
ことを特徴とするメモリの組み込み自己テスト回路。 - 請求項2に記載のメモリの組み込み自己テスト回路において、
前記メモリの組み込み自己テスト回路の外部から入力される基準クロック信号に基づいて、前記アドレス生成回路と、前記入力データ生成回路と、前記制御信号生成回路と、前記期待値データ生成回路との夫々に入力する少なくとも1つのクロック信号を発生するクロック発生器を備える
ことを特徴とするメモリの組み込み自己テスト回路。 - 請求項3に記載のメモリの組み込み自己テスト回路において、
前記レジスタ回路は、
前記アドレス用レジスタ、前記入力データ用レジスタ、前記制御信号用レジスタ、及び前記期待値データ用レジスタに設定するレジスタ用データと、これら4つの設定用レジスタの中から、前記レジスタ用データを設定する1つのレジスタを識別するためのレジスタ識別子とからなる前記テスト設定データを外部から受信するシフトレジスタと、
前記シフトレジスタで受信した前記テスト設定データに含まれる前記レジスタ識別子に基づき、前記レジスタ用データを設定する前記4つの設定用レジスタの中から1つのレジスタを識別すると共に、前記レジスタ識別子と対になって前記テスト設定データに含まれる前記レジスタ設定データを出力するレジスタ識別処理を、前記4つの設定用レジスタのそれぞれに対して行うレジスタ識別手段と、
前記レジスタ識別手段から出力された前記レジスタ設定データを一時保管し、前記レジスタ設定データを一時保管している間に実行されていた一のテストの終了時に、一時保管していた前記レジスタ設定データを前記4つの設定用レジスタのそれぞれへ出力する複数の所定のバッファとを備える
ことを特徴とするメモリの組み込み自己テスト回路。 - メモリを有する半導体集積回路の前記メモリの機能をテストするメモリの組み込み自己テスト方法において、
対になったレジスタ識別子とレジスタ設定データとを複数対含むテスト設定データを外部から受信するテスト設定データ受信工程と、
前記テスト設定データ受信工程において受信した前記テスト設定データに含まれる前記レジスタ識別子に基づき、アドレス設定用のアドレス用レジスタと、入力データ設定用の入力データ用レジスタと、制御信号設定用の制御信号用レジスタと、期待値データ設定用の期待値データ用レジスタとからなる4つの設定用レジスタの中から前記レジスタ設定データを設定する1つのレジスタを識別すると共に、前記4つの設定用レジスタのうち識別された前記1つのレジスタに対して、前記レジスタ設定データを出力するレジスタ識別工程と、
前記レジスタ識別工程において出力された前記レジスタ設定データを一時保管し、前記レジスタ設定データを一時保管している間に実行されていた一のテスト終了時に、一時保管していた前記レジスタ設定データを、前記4つの設定用レジスタのそれぞれへ出力するバッファ工程とを含む
ことを特徴とするメモリの組み込み自己テスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005082356A JP2006268919A (ja) | 2005-03-22 | 2005-03-22 | メモリの組み込み自己テスト回路および自己テスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005082356A JP2006268919A (ja) | 2005-03-22 | 2005-03-22 | メモリの組み込み自己テスト回路および自己テスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006268919A true JP2006268919A (ja) | 2006-10-05 |
Family
ID=37204720
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005082356A Pending JP2006268919A (ja) | 2005-03-22 | 2005-03-22 | メモリの組み込み自己テスト回路および自己テスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006268919A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11494317B1 (en) | 2020-12-29 | 2022-11-08 | Waymo Llc | Memory validation |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6356567B2 (ja) * | 1977-11-22 | 1988-11-08 | Haneiueru Infuoomeishon Shisutemusu Inc | |
JPH0258800A (ja) * | 1988-08-24 | 1990-02-27 | Nec Corp | 半導体メモリ用オンチップテスト回路及びテスト方式 |
JPH0727011B2 (ja) * | 1988-03-18 | 1995-03-29 | 日本電気株式会社 | 大規模集積回路 |
JPH09293393A (ja) * | 1996-04-24 | 1997-11-11 | Mitsubishi Electric Corp | メモリシステムおよびそれに用いられる半導体記憶装置 |
JP2002025292A (ja) * | 2000-07-11 | 2002-01-25 | Hitachi Ltd | 半導体集積回路 |
JP2002521674A (ja) * | 1998-07-23 | 2002-07-16 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 集積回路のセルフテストを実施するためのセルフテスト装置を有する集積回路 |
JP2003229000A (ja) * | 2001-12-26 | 2003-08-15 | Arm Ltd | メモリ自己テストの方法と装置 |
JP2004095028A (ja) * | 2002-08-30 | 2004-03-25 | Nec Electronics Corp | メモリのテスト回路 |
JP2007164839A (ja) * | 2005-12-09 | 2007-06-28 | Toshiba Corp | 不揮発性半導体記憶装置及びその自己テスト方法 |
-
2005
- 2005-03-22 JP JP2005082356A patent/JP2006268919A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6356567B2 (ja) * | 1977-11-22 | 1988-11-08 | Haneiueru Infuoomeishon Shisutemusu Inc | |
JPH0727011B2 (ja) * | 1988-03-18 | 1995-03-29 | 日本電気株式会社 | 大規模集積回路 |
JPH0258800A (ja) * | 1988-08-24 | 1990-02-27 | Nec Corp | 半導体メモリ用オンチップテスト回路及びテスト方式 |
JPH09293393A (ja) * | 1996-04-24 | 1997-11-11 | Mitsubishi Electric Corp | メモリシステムおよびそれに用いられる半導体記憶装置 |
JP2002521674A (ja) * | 1998-07-23 | 2002-07-16 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 集積回路のセルフテストを実施するためのセルフテスト装置を有する集積回路 |
JP2002025292A (ja) * | 2000-07-11 | 2002-01-25 | Hitachi Ltd | 半導体集積回路 |
JP2003229000A (ja) * | 2001-12-26 | 2003-08-15 | Arm Ltd | メモリ自己テストの方法と装置 |
JP2004095028A (ja) * | 2002-08-30 | 2004-03-25 | Nec Electronics Corp | メモリのテスト回路 |
JP2007164839A (ja) * | 2005-12-09 | 2007-06-28 | Toshiba Corp | 不揮発性半導体記憶装置及びその自己テスト方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11494317B1 (en) | 2020-12-29 | 2022-11-08 | Waymo Llc | Memory validation |
US11868286B1 (en) | 2020-12-29 | 2024-01-09 | Waymo Llc | Memory validation |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7225379B2 (en) | Circuit and method for testing semiconductor device | |
JP3893238B2 (ja) | 半導体記憶装置の不良解析装置 | |
US20030120985A1 (en) | Method and apparatus for memory self testing | |
US7308623B2 (en) | Integrated circuit and method for testing memory on the integrated circuit | |
KR100597771B1 (ko) | 메모리용 테스트 회로 | |
Du et al. | Full-speed field-programmable memory BIST architecture | |
JP2010123159A (ja) | 半導体集積回路 | |
JP2010152939A (ja) | 半導体装置とテスト方法 | |
US6198669B1 (en) | Semiconductor integrated circuit | |
US20050262401A1 (en) | Central processing unit and micro computer | |
JP2007205933A (ja) | 半導体集積回路 | |
US7315479B2 (en) | Redundant memory incorporating serially-connected relief information storage | |
US7088627B1 (en) | Column redundancy scheme for non-volatile flash memory using JTAG input protocol | |
US20060107142A1 (en) | Semiconductor integrated circuit | |
US7870453B2 (en) | Circuit arrangement and method of testing an application circuit provided in said circuit arrangement | |
US7168004B2 (en) | Technique for testability of semiconductor integrated circuit | |
JP2017010273A (ja) | 半導体故障検出装置 | |
JP2007272982A (ja) | 半導体記憶装置およびその検査方法 | |
JP2006268919A (ja) | メモリの組み込み自己テスト回路および自己テスト方法 | |
US7716549B2 (en) | Semiconductor apparatus and testing method | |
US20070070739A1 (en) | Semiconductor memory device and its test method | |
JP2005257366A (ja) | 半導体回路装置及び半導体回路に関するスキャンテスト方法 | |
JP4874391B2 (ja) | 試験装置 | |
JP2015090719A (ja) | 半導体装置 | |
JP4894376B2 (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101026 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110201 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110712 |